CN101986379B

CN101986379B - 脉冲输出电路

Info

Publication number: CN101986379B
Application number: CN201010549877A
Authority: CN
Inventors: 蔡宗廷
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2010-11-16
Filing date: 2010-11-16
Publication date: 2012-09-05
Anticipated expiration: 2030-11-16
Also published as: CN101986379A

Abstract

本发明公开一种脉冲输出电路，包含具有相同的通道类型的一第一、一第二、一第三，以及一第四晶体管。第一晶体管的第一电极与栅极皆用来接收信号。第二晶体管的第一电极耦接至第一晶体管的第二电极，第二晶体管的第二电极与栅极皆用来接收信号。第三晶体管的第一电极用来接收信号，第三晶体管的栅极耦接至第一晶体管的第二电极。第四晶体管的第一电极耦接至第三晶体管的第二电极，第四晶体管的第二电极与栅极皆用来接收信号。脉冲输出电路根据各晶体管所接收的信号，通过第四晶体管的第一电极产生脉冲信号。

Description

脉冲输出电路

技术领域

本发明涉及一种脉冲输出电路，更明确地说，有关于一种可节省功耗与电路面积的脉冲输出电路。

背景技术

在有机发光二极管(OLED)显示器中，当薄膜晶体管驱动OLED像素时，补偿电路须提供补偿电压给薄膜晶体管，以使OLED像素可显示正确的亮度。由于补偿电路根据一输入信号与一脉冲信号，来产生补偿电压，因此在OLED显示器中，设有一脉冲输出电路，以提供补偿电路所需的脉冲信号。

请参考图1。图1为说明现有技术的脉冲输出电路100的电路图。脉冲输出电路100用来依据输入信号S_IN，产生一脉冲信号S_P。脉冲输出电路100包含晶体管Q₁与Q₂。晶体管Q₁与Q₂皆为N型金属氧化物半导体(N-type channelmetal oxide semiconductor，NMOS)晶体管。晶体管Q₁与Q₂皆具有一漏极(D)、一源极(S)，以及一栅极(G)。晶体管Q₂的驱动能力被设计成较晶体管Q₁的驱动能力为佳。晶体管Q₁的漏极接收电压源V_DD所提供的高电压V_DD，晶体管Q₁的栅极耦接于晶体管Q₁的漏极，并接收高电压V_DD。由于晶体管Q₁的栅极接收电压源V_DD所提供的高电压V_DD，因此晶体管Q₁随时保持导通。晶体管Q₂的漏极耦接于晶体管Q₁的源极，晶体管Q₂的栅极用来接收输入信号S_IN，晶体管Q₂的源极接收电压源V_SS所提供的低电压V_SS。

当输入信号S_IN为低电位时，晶体管Q₂关闭。此时，由于晶体管Q₁保持导通，因此电压源V_DD通过晶体管Q₁将晶体管Q₁的源极上的电压拉升至高电位。当输入信号S_IN为高电位时，晶体管Q₂导通。此时，虽然晶体管Q₁也为导通，然而由于晶体管Q₂的驱动能力较晶体管Q₁的驱动能力佳，因此电压源V_SS通过晶体管Q₂可将晶体管Q₂的漏极上的电压拉低至低电位。因此，由上述说明可知，当输入信号S_IN具有一正脉冲时，脉冲输出电路100通过Q₁的源极与晶体管Q₂的漏极，产生一负脉冲的脉冲信号S_P(如图1所示)。

然而，为了确保当晶体管Q₂导通时可将晶体管Q₂的漏极上的电压拉低至低电位，晶体管Q₂的驱动能力必须被设计成远较晶体管Q₁佳。换句话说，晶体管Q₂的宽长比须被设计成远大于晶体管Q₁的宽长比。如此，造成晶体管Q₂占据太多电路面积。另外，由于当输入信号S_IN为高电位时，晶体管Q₁与Q₂同时导通，因此在脉冲输出电路100中，会产生漏电流I_LEAK从高电压源V_DD通过晶体管Q₁与Q₂流至低电压源V_SS，而浪费功耗。此外，脉冲输出电路100仅能提供与输入信号S_IN完全反相的脉冲信号S_P。然而，补偿电路所需的脉冲信号不一定是与输入信号S_IN完全反相的脉冲信号S_P。如此，造成补偿电路无法产生适当的补偿电压，而导致OLED像素无法显示正确的亮度。

发明内容

本发明提供一种脉冲输出电路。该脉冲输出电路包含一第一晶体管、一第二晶体管、一第三晶体管，以及一第四晶体管。该第一晶体管包含一第一电极、一第二电极，以及一栅极。该第一晶体管的该第一电极用来接收一第一信号。该第一晶体管的该栅极用来接收一第二信号。该第二晶体管包含一第一电极、一第二电极，以及一栅极。该第二晶体管的该第一电极耦接至该第一晶体管的该第二电极。该第二晶体管的该第二电极用来接收一第三信号。该第二晶体管的该栅极用来接收一第四信号。该第三晶体管包含一第一电极、一第二电极，以及一栅极。该第三晶体管的该第一电极用来接收一第五信号。该第三晶体管的该栅极耦接至该第一晶体管的该第二电极。该第四晶体管包含一第一电极、一第二电极，以及一栅极。该第四晶体管的该第一电极耦接至该第三晶体管的该第二电极。该第四晶体管的该第一电极用来产生一脉冲信号。该第四晶体管的该第二电极用来接收一第六信号。该第四晶体管的该栅极用来接收该第四信号。该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管具有相同的通道类型。该脉冲输出电路根据该第一信号、该第二信号、该第三信号、该第四信号、该第五信号与该第六信号，产生该脉冲信号。

附图说明

图1为说明现有技术的脉冲输出电路的电路图；

图2为说明本发明第一实施例的脉冲输出电路的电路图；

图3为说明根据第一种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

图4为说明根据第二种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

图5为说明根据第三种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

图6为说明根据第四种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

图7为说明根据第五种设定，本发明第一实施例的脉冲输出电路的工作原理的示意图；

图8为说明本发明第二实施例的脉冲输出电路的电路图；

图9为说明根据第一种设定，本发明第二实施例的脉冲输出电路的工作原理的示意图；

图10为说明本发明第三实施例的脉冲输出电路的电路图；

图11为说明根据第一种设定，本发明第三实施例的脉冲输出电路的工作原理的示意图；

图12为说明根据第二种设定，本发明第三实施例的脉冲输出电路的工作原理的示意图。

其中，附图标记

1、2 端点 100、200、800、1000 脉冲输出电路

D 漏极 G 栅极

I_LEAK 漏电流 Q₁～Q₆ 晶体管

S 源极 S₁～S₁₀ 信号

S_CLK 时钟脉冲信号 S_IN 输入信号

S_P 脉冲信号 S_XCLK 反相时钟脉冲信号

T₁～T₄ 时段 T_DELAY 延迟时间

V_C1、V_S3、V_G3、V_DD、V_SS 电压

具体实施方式

请参考图2。图2为本发明第一实施例的脉冲输出电路200的电路图。脉冲输出电路200用来依据信号S₁、S₂、S₃、S₄、S₅与S₆，产生一脉冲信号S_P。脉冲输出电路200包含晶体管Q₁～Q₄与一电容C₁。晶体管Q₁～Q₄皆具有相同的通道类型，可以减少脉冲输出电路在制造中所需的掩膜数目。例如在图2中，晶体管Q₁～Q₄皆为N型金属氧化物半导体(N-type channel metal oxidesemiconductor，NMOS)晶体管。晶体管Q₁～Q₄皆包含一漏极(D)、一源极(S)，以及一栅极(G)。晶体管Q₁～Q₄与电容C₁之间的耦接关系如图2所示，晶体管Q₁的漏极接收信号S₁，晶体管Q₁的栅极接收信号S₂。晶体管Q₂的漏极耦接至晶体管Q₁的源极，晶体管Q₂的栅极接收信号S₄，晶体管Q₂的源极接收信号S₃。晶体管Q₃的漏极接收信号S₅，晶体管Q₃的栅极耦接至晶体管Q₁的源极，晶体管Q₃的源极用来产生脉冲信号S_P。晶体管Q₄的漏极耦接至晶体管Q₃的源极，晶体管Q₄的栅极耦接至晶体管Q₂的栅极，并接收信号S₄，晶体管Q₄的源极接收信号S₆。晶体管Q₃的源极(或晶体管Q₄的漏极)输出脉冲信号S_P。电容C₁包含第一端(1)与第二端(2)，电容C₁的第一端耦接至晶体管Q₁的源极与晶体管Q₃的栅极。此外，在图2中，V_G3表示晶体管Q₃的栅极电压，V_S3表示晶体管Q₃的源极电压，V_C1表示电容C₁的跨压。

图3为说明根据第一种设定，本发明的脉冲输出电路200的工作原理的示意图。如图3所示，在脉冲输出电路200中，根据第一种设定，信号S₁与S₅为电压源V_DD所提供的高电压V_DD；信号S₃与S₆为电压源V_SS所提供的低电压V_SS；信号S₂为一时钟脉冲信号S_CLK；且信号S₄为一输入信号S_IN。以下将说明当输入信号S_IN为一正脉冲时，脉冲输出电路200产生负脉冲的脉冲信号S_P的工作原理。

请参考图3所示的时段T₁～T₃中，根据第一种设定，脉冲输出电路200的信号的波形。在时段T₁中，时钟脉冲信号S_CLK处于高电位且输入信号S_IN处于低电位。此时，晶体管Q₁导通且晶体管Q₂与Q₄关闭。电压源V_DD通过晶体管Q₁将晶体管Q₃的栅极电压V_G3拉至高电位，而使得晶体管Q₃导通。如此，电压源V_DD通过晶体管Q₃将晶体管Q₃的源极电压V_S3拉至高电位。此外，电压源V_DD通过晶体管Q₁对电容C₁充电，以使电容储存电压V_C1。如此，当源极电压V_S3上升至较高的电位时，通过电容C₁所储存的电压V_C1，可提升栅极电压V_G3的电位。换句话说，当源极电压V_S3上升至较高的电位时，晶体管Q₃的栅极-源极电压差V_GS3仍可保持大于晶体管Q₃的临界电压V_TH3，而使得晶体管Q₃保持完全导通。因此电压源V_DD可通过晶体管Q₃将源极电压V_S3的电位提升至高电压V_DD的电位。在时段T₂中，时钟脉冲信号S_CLK处于低电位且输入信号S_IN处于高电位。此时，晶体管Q₁关闭且晶体管Q₂与Q₄导通。电压源V_SS通过晶体管Q₂将晶体管Q₃的栅极电压V_G3拉至低电位，而使得晶体管Q₃关闭，电压源V_SS通过晶体管Q₄将晶体管Q₃的源极电压V_S3拉至低电位。在时段T₃中，时钟脉冲信号S_CLK处于高电位且输入信号S_IN处于低电位。此时，与时段T₁的情况类似，晶体管Q₁导通且晶体管Q₂与Q₄关闭。如此，电压源V_DD通过晶体管Q₃将晶体管Q₃的源极电压V_S3拉至高电位。

因此，由上述说明可知，当输入信号S_IN为一正脉冲时，脉冲输出电路200同时通过晶体管Q₃的源极(或晶体管Q₄的漏极)输出负脉冲的脉冲信号S_P。此外，由图3的时段T₂可看出，当时钟脉冲信号S_CLK处于低电位的时间减少时，脉冲信号S_P的脉冲宽度也随之减少。换句话说，脉冲输出电路200依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。此外，相较于现有技术的脉冲输出电路100，在脉冲输出电路200中，由于晶体管Q₁与Q₂不同时导通，且晶体管Q₃与Q₄不同时导通，因此可避免于电压源V_DD与V_SS之间产生漏电路径，如此，可减少浪费功耗。此外，晶体管Q₁～Q₄皆不需较强的驱动能力，因此可节省晶体管Q₁～Q₄所需的电路面积。

另外，在图3的时段T₄中，输入信号S_IN处于低电位且时钟脉冲信号S_CLK也处于低电位，而使得晶体管Q₁、Q₂、Q₄皆关闭。此时，电容C₁作为一稳压电容来稳定晶体管Q₃的栅极电压V_G3，以维持晶体管Q₃的栅极-源极电压差V_GS3大于晶体管Q₃的临界电压V_TH3。如此，晶体管Q₃保持导通，使得电压源V_DD可通过晶体管Q₃，维持源极电压V_S3处于高电位。此外，时钟脉冲信号S_CLK的切换会通过晶体管Q₁的栅极与源极之间的寄生电容耦合至栅极电压V_G3，而导致栅极电压V_G3不稳定。然而，通过设计电容C₁的电容值相对于晶体管Q₁的寄生电容的电容值的比例，即可明显地减少时钟脉冲信号S_CLK于切换时对栅极电压V_G3所造成的影响。值得注意的是，由于晶体管Q₃的栅极与源极之间具有一寄生电容，因此通过适当地设计晶体管Q₃的寄生电容的电容值，即可使晶体管Q₃的寄生电容与电容C₁具有相同的作用。换句话说，通过设计晶体管Q₃，亦可省略在图2中的电容C₁。

请参考图4。图4为说明根据第二种设定，本发明的脉冲输出电路200的工作原理的示意图。如图4所示，在脉冲输出电路200中，根据第二种设定，信号S₁与S₅为电压源V_DD所提供的高电压V_DD；信号S₃与S₆为电压源V_SS所提供的低电压V_SS；信号S₄为时钟脉冲信号S_CLK；且信号S₂为一输入信号S_IN。以下将说明当输入信号S_IN为一正脉冲时，脉冲输出电路200产生正脉冲的脉冲信号S_P的工作原理。

请参考图4所示的时段T₁～T₃中，根据第二种设定，脉冲输出电路200的信号的波形。在时段T₁中，时钟脉冲信号S_CLK处于高电位且输入信号S_IN处于低电位。此时，晶体管Q₁关闭且晶体管Q₂与Q₄导通。电压源V_SS通过晶体管Q₂将晶体管Q₃的栅极电压V_G3拉至低电位，而使得晶体管Q₃关闭，电压源V_SS通过晶体管Q₄将晶体管Q₃的源极电压V_S3拉至低电位。在时段T₂中，时钟脉冲信号S_CLK处于低电位且输入信号S_IN处于高电位，此时，晶体管Q₁导通且晶体管Q₂与Q₄关闭。电压源V_DD通过晶体管Q₁将晶体管Q₃的栅极电压V_G3拉至高电位，而使得晶体管Q₃导通。如此，电压源V_DD通过晶体管Q₃将晶体管Q₃的源极电压V_S3拉至高电位。在时段T₃中，时钟脉冲信号S_CLK处于高电位且输入信号S_IN处于低电位。此时，与时段T₁的情况类似，晶体管Q₁关闭且晶体管Q₂与Q₄导通。电压源V_SS通过晶体管Q₂将晶体管Q₃的栅极电压V_G3拉至低电位，而使得晶体管Q₃关闭，电压源V_SS通过晶体管Q₄将晶体管Q₃的源极电压V_S3拉至低电位。

因此，由上述说明可知，在根据第二种设定的脉冲输出电路200中，当输入信号S_IN为一正脉冲时，脉冲输出电路200同时通过晶体管Q₃的源极(或晶体管Q₄的漏极)输出正脉冲的脉冲信号S_P。此外，由图4的时段T₂可看出，当时钟脉冲信号S_CLK处于低电位的时间减少时，脉冲信号S_P的脉冲宽度也随之减少。换句话说，脉冲输出电路200依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。

此外，在根据第一种设定或第二种设定的脉冲输出电路200中，晶体管Q₁与Q₂不同时导通，且晶体管Q₃与Q₄不同时导通。因此相较现有技术的脉冲输出电路100，在脉冲输出电路200中，可避免于电压源V_DD与V_SS之间产生漏电路径，而减少浪费功耗。此外，晶体管Q₁～Q₄皆不需较强的驱动能力，因此可节省晶体管Q₁～Q₄所需的电路面积。

请参考图5。图5为说明根据第三种设定，本发明的脉冲输出电路200的工作原理的示意图。如图5所示，在脉冲输出电路200中，根据第三种设定，信号S₁与S₅为时钟脉冲信号S_CLK；信号S₃与S₆为电压源V_SS所提供的低电压V_SS；信号S₄为反相于时钟脉冲信号S_CLK的一反相时钟脉冲信号S_XCLK；且信号S₂为输入信号S_IN。以下将说明当输入信号S_IN为一正脉冲时，脉冲输出电路200产生正脉冲的脉冲信号S_P的工作原理。

请参考图5所示的时段T₁～T₃中，根据第三种设定，脉冲输出电路200的信号的波形。在时段T₁中，时钟脉冲信号S_CLK处于低电位，反相时钟脉冲信号S_XCLK处于高电位，且输入信号S_IN处于低电位。此时，晶体管Q₁关闭且晶体管Q₂与Q₄导通。电压源V_SS通过晶体管Q₂将晶体管Q₃的栅极电压V_G3拉至低电位，而使得晶体管Q₃关闭，电压源V_SS通过晶体管Q₄将晶体管Q₃的源极电压V_S3拉至低电位。在时段T₂中，时钟脉冲信号S_CLK处于高电位，反相时钟脉冲信号S_XCLK处于低电位，且输入信号S_IN处于高电位。此时，晶体管Q₁导通且晶体管Q₂与Q₄关闭。高电位的时钟脉冲信号S_CLK通过晶体管Q₁将晶体管Q₃的栅极电压V_G3拉至高电位，而使得晶体管Q₃导通。如此，高电位的时钟脉冲信号S_CLK通过晶体管Q₃将晶体管Q₃的源极电压V_S3拉至高电位。在时段T₃中，时钟脉冲信号S_CLK处于低电位，反相时钟脉冲信号S_XCLK处于高电位，且输入信号S_IN处于高电位。此时，晶体管Q₁、Q₂、Q₄导通。电压源V_SS通过晶体管Q₂将晶体管Q₃的栅极电压V_G3拉至低电位，而使得晶体管Q₃关闭，电压源V_SS通过晶体管Q₄将晶体管Q₃的源极电压V_S3拉至低电位。值得注意的是，虽然此时晶体管Q₁、Q₂与Q₄同时导通，然而由于此时时钟脉冲信号S_CLK处于低电位，因此可避免晶体管Q₁与Q₂(或Q₄)形成漏电路径。

由上述说明可知，在根据第三种设定的脉冲输出电路200中，当输入信号S_IN为一正脉冲时，脉冲输出电路200通过晶体管Q₃的源极(或晶体管Q₄的漏极)输出正脉冲的脉冲信号S_P。此外，由图5的时段T₂与T₃可看出，脉冲输出电路200所产生的脉冲信号S_P的脉冲宽度可与输入信号S_IN的脉冲宽度不同，且脉冲输出电路200依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。另外，相较于图4的第二种设定，根据图5的第三种设定的脉冲输出电路200不需要高电压V_DD，因此可减少电源线，以降低脉冲输出电路200的成本。

请参考图6。图6为说明根据第四种设定，本发明的脉冲输出电路200的工作原理的示意图。如图6所示，在脉冲输出电路200中，根据第四种设定，信号S₁为时钟脉冲信号S_CLK；信号S₅为电压源V_DD所提供的高电压V_DD。信号S₃与S₆为电压源V_SS所提供的低电压V_SS；信号S₄为反相于时钟脉冲信号S_CLK的一反相时钟脉冲信号S_XCLK；且信号S₂为一输入信号S_IN。图6所说明的根据第四种设定的脉冲输出电路200的工作原理与图5所说明的工作原理类似，故不再赘述。由图6可看出，在根据第四种设定的脉冲输出电路200中，当输入信号S_IN为一正脉冲时，脉冲输出电路200通过晶体管Q₃的源极(或晶体管Q₄的漏极)输出正脉冲的脉冲信号S_P。此外，由图6的时段T₂与T₃可看出，脉冲输出电路200所产生的脉冲信号S_P的脉冲宽度可与输入信号S_IN的脉冲宽度不同，且脉冲输出电路200系依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。

请参考图7。图7为说明根据第五种设定，本发明的脉冲输出电路200的工作原理的示意图。如图7所示，在脉冲输出电路200中，根据第五种设定，信号S₁、S₃、S₅与S₆皆为时钟脉冲信号S_CLK；信号S₄为反相于时钟脉冲信号S_CLK的一反相时钟脉冲信号S_XCLK；且信号S₂为一输入信号S_IN。以下将说明当输入信号S_IN为一正脉冲时，脉冲输出电路200产生正脉冲的脉冲信号S_P的工作原理。

请参考图7所示的时段T₁～T₃中，根据第五种设定，脉冲输出电路200的信号的波形。在时段T₁中，时钟脉冲信号S_CLK处于低电位，反相时钟脉冲信号S_XCLK处于高电位，且输入信号S_IN处于低电位。此时，晶体管Q₁关闭且晶体管Q₂与Q₄导通。低电位的时钟脉冲信号S_CLK通过晶体管Q₂将晶体管Q₃的栅极电压V_G3拉至低电位，而使得晶体管Q₃关闭。低电位的时钟脉冲信号S_CLK通过晶体管Q₄将晶体管Q₃的源极电压V_S3拉至低电位。在时段T₂中，时钟脉冲信号S_CLK处于高电位，反相时钟脉冲信号S_XCLK处于低电位，且输入信号S_IN处于高电位。此时，晶体管Q₁导通且晶体管Q₂与Q₄关闭。高电位的时钟脉冲信号S_CLK通过晶体管Q₁将晶体管Q₃的栅极电压V_G3拉至高电位，而使得晶体管Q₃导通。如此，高电位的时钟脉冲信号S_CLK通过晶体管Q₃将晶体管Q₃的源极电压V_S3拉至高电位。在时段T₃中，时钟脉冲信号S_CLK处于低电位，反相时钟脉冲信号S_XCLK处于高电位，且输入信号S_IN处于高电位。此时，晶体管Q₁、Q₂、Q₄导通。低电位的时钟脉冲信号S_CLK通过晶体管Q₂将晶体管Q₃的栅极电压V_G3拉至低电位，而使得晶体管Q₃关闭，低电位的时钟脉冲信号S_CLK通过晶体管Q₄将晶体管Q₃的源极电压V_S3拉至低电位。值得注意的是，虽然此时晶体管Q₁、Q₂与Q₄同时导通，然而信号S₁与S₃皆为低电位的时钟脉冲信号S_CLK，因此可避免晶体管Q₁与Q₂(或Q₄)形成漏电路径。

由上述说明可知，在根据第五种设定的脉冲输出电路200中，当输入信号S_IN为一正脉冲时，脉冲输出电路200通过晶体管Q₃的源极(或晶体管Q₄的漏极)输出正脉冲的脉冲信号S_P。此外，由图7的时段T₂与T₃可看出，脉冲输出电路200所产生的脉冲信号S_P的脉冲宽度可与输入信号S_IN的脉冲宽度不同，且脉冲输出电路200系依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。另外，相较于图4的第二种设定，根据图7的第五种设定的脉冲输出电路200不需要高电压V_DD与低电压V_SS，因此可减少电源线，以降低脉冲输出电路200的成本。

请参考图8。图8为说明本发明第二实施例的脉冲输出电路800的电路图。相较于脉冲输出电路200，脉冲输出电路800另包含晶体管Q₅与Q₆。晶体管Q₅与Q₆皆为NMOS晶体管。晶体管Q₁～Q₆与电容C₁之间的耦接关系如图8所示，晶体管Q₁的漏极接收信号S₁，晶体管Q₁的栅极接收信号S₂。晶体管Q₂的漏极耦接至晶体管Q₁的源极，晶体管Q₂的栅极接收信号S₄，晶体管Q₂的源极接收信号S₃。晶体管Q₃的漏极接收信号S₅，晶体管Q₃的栅极耦接至晶体管Q₁的源极，晶体管Q₃的源极用来产生脉冲信号S_P。晶体管Q₄的漏极耦接至晶体管Q₃的源极，晶体管Q₄的栅极耦接至晶体管Q₂的栅极，并接收信号S₄，晶体管Q₄的源极接收信号S₆。晶体管Q₃的源极(或晶体管Q₄的漏极)输出脉冲信号S_P。电容C₁的第一端耦接至晶体管Q₁的源极与晶体管Q₃的栅极。晶体管Q₅的漏极接收信号S₇，晶体管Q₅的栅极接收信号S₈。晶体管Q₆的漏极耦接至晶体管Q₅的源极，晶体管Q₆的栅极接收信号S₉，晶体管Q₆的源极接收信号S₁₀。晶体管Q₆的漏极(或晶体管Q₅的源极)输出信号S₄。

请参考图9。图9为说明根据第一种设定，本发明的脉冲输出电路800的工作原理的示意图。如图9所示，在脉冲输出电路800中，根据第一种设定，信号S₁与S₅皆为电压源V_DD所提供的高电压V_DD；信号S₃、S₆与S₁₀皆为电压源V_SS所提供的低电压V_SS；信号S₂与S₉皆为时钟脉冲信号S_CLK；信号S₇为反相于时钟脉冲信号S_CLK的一反相时钟脉冲信号S_XCLK；且信号S₈为输入信号S_IN。以下将说明当输入信号S_IN为一正脉冲时，脉冲输出电路800产生负脉冲的脉冲信号S_P的工作原理。

请参考图9所示的时段T₁～T₄中，根据第一种设定，脉冲输出电路800的信号的波形。设初始时晶体管Q₃的源极电压V_S3处于高电位。在时段T₁中，时钟脉冲信号S_CLK处于低电位，反相时钟脉冲信号S_XCLK处于高电位，且输入信号S_IN处于低电位。此时，晶体管Q₁、Q₅与Q₆关闭。由于电容C₁稳定晶体管Q₃的栅极电压V_G3，以维持晶体管Q₃的栅极-源极电压差V_GS3大于晶体管Q₃的临界电压V_TH3。因此晶体管Q₃导通。如此，电压源V_DD通过晶体管Q₃，可维持源极电压V_S3处于高电位。在时段T₂中，时钟脉冲信号S_CLK处于高电位，反相时钟脉冲信号S_XCLK处于低电位，且输入信号S_IN处于高电位。此时，晶体管Q₁、Q₅与Q₆导通。电压源V_SS与低电位的反相时钟脉冲信号S_XCLK分别通过晶体管Q₆与Q₅将信号S₄拉至低电位，因此晶体管Q₂与Q₄关闭。电压源V_DD通过晶体管Q₁提升栅极电压V_G3至高电位，而使得晶体管Q₃保持导通。如此，电压源V_DD通过晶体管Q₃，维持源极电压V_S3处于高电位。在时段T₃中，时钟脉冲信号S_CLK处于低电位，反相时钟脉冲信号S_XCLK处于高电位，且输入信号S_IN处于高电位。此时，晶体管Q₅导通，晶体管Q₁与Q₆关闭。高电位的反相时钟脉冲信号S_XCLK通过晶体管Q₅将信号S₄拉至高电位，而使得晶体管Q₂与Q₄导通。电压源V_SS通过晶体管Q₂将栅极电压V_G3拉至低电位，使得晶体管Q₃关闭，且电压源V_SS通过晶体管Q₄将源极电压V_S3拉至低电位。在时段T₄中，时钟脉冲信号S_CLK处于高电位，反相时钟脉冲信号S_XCLK处于低电位，且输入信号S_IN处于低电位。此时，晶体管Q₁与Q₆导通，晶体管Q₅关闭。电压源V_SS通过晶体管Q₆将信号S₄拉至低电位，因此，晶体管Q₂与Q₄关闭。电压源V_DD通过晶体管Q₁将栅极电压V_G3拉至高电位，使得晶体管Q₃导通。如此，电压源V_DD通过晶体管Q₃，维持源极电压V_S3处于高电位。

由上述说明可知，在根据第一种设定的脉冲输出电路800中，当输入信号S_IN为一正脉冲时，脉冲输出电路800通过晶体管Q₃的源极(或晶体管Q₄的漏极)输出负脉冲的脉冲信号S_P。此外，由图9的时段T₂与T₃可看出，脉冲输出电路800所产生的脉冲信号S_P的脉冲宽度可与输入信号S_IN的脉冲宽度不同，且脉冲输出电路800可依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。除此之外，相较于脉冲输出电路200，当输出信号S_IN上升至高电位之后，经过一延迟时间T_D(如图9所示)，脉冲输出电路800才产生负脉冲的脉冲信号S_P，且脉冲输出电路800可通过调整时钟脉冲信号S_CLK，以调整延迟时间T_D。换句话说，相较于脉冲输出电路200，脉冲输出电路800可通过调整时钟脉冲信号S_CLK，以调整脉冲信号S_P所产生的时机，提供给使用者设计上更大的弹性。

请参考图10。图10为本发明第三实施例的脉冲输出电路1000的电路图。与脉冲输出电路200类似，脉冲输出电路1000用来依据信号S₁、S₂、S₃、S₄、S₅与S₆，产生一脉冲信号S_P。不同的是，在脉冲输出电路1000中，晶体管Q₁～Q₄为P型金属氧化物半导体(P-type channel metal oxide semiconductor，PMOS)晶体管。在脉冲输出电路1000中，晶体管Q₁的漏极接收信号S₁，晶体管Q₁的栅极接收信号S₂。晶体管Q₂的漏极耦接至晶体管Q₁的源极，晶体管Q₂的栅极接收信号S₄，晶体管Q₂的源极接收信号S₃。晶体管Q₃的漏极接收信号S₅，晶体管Q₃的栅极耦接至晶体管Q₁的源极，晶体管Q₃的源极用来产生脉冲信号S_P。晶体管Q₄的漏极耦接至晶体管Q₃的源极，晶体管Q₄的栅极耦接至晶体管Q₂的栅极，并接收信号S₄，晶体管Q₄的源极接收信号S₆。晶体管Q₃的源极(或晶体管Q₄的漏极)输出脉冲信号S_P。电容C₁的第一端耦接至晶体管Q₁的源极与晶体管Q₃的栅极。

图11为说明根据第一种设定，本发明的脉冲输出电路1000的工作原理的示意图。如图11所示，在脉冲输出电路1000中，根据第一种设定，信号S₁与S₅为电压源V_SS所提供的低电压V_SS；信号S₃与S₆为电压源V_DD所提供的高电压V_DD；信号S₂为时钟脉冲信号S_CLK；且信号S₄为输入信号S_IN。如图11所示，当输入信号S_IN为一负脉冲时，脉冲输出电路1000产生正脉冲的脉冲信号S_P，其工作原理与图3的说明类似，故不再赘述。由图11的时段T₂可看出，当时钟脉冲信号S_CLK处于高电位的时间减少时，脉冲信号S_P的脉冲宽度也随之减少。换句话说，脉冲输出电路1000依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。

图12为说明根据第二种设定，本发明的脉冲输出电路1000的工作原理的示意图。如图12所示，在脉冲输出电路1000中，根据第二种设定，信号S₁与S₅为电压源V_SS所提供的低电压V_SS；信号S₃与S₆为电压源V_DD所提供的高电压V_DD；信号S₄为时钟脉冲信号S_CLK；且信号S₂为输入信号S_IN。如图12所示，当输入信号S_IN为一负脉冲时，脉冲输出电路1000产生负脉冲的脉冲信号S_P，其工作原理与图4的说明类似，故不再赘述。由图12的时段T₂可看出，当时钟脉冲信号S_CLK处于高电位的时间减少时，脉冲信号S_P的脉冲宽度也随之减少。换句话说，脉冲输出电路1000依据时钟脉冲信号S_CLK，调整脉冲信号S_P的脉冲宽度。

综上所述，相较于现有技术的脉冲输出电路，在本发明所提供的脉冲输出电路中，可避免于电压源V_DD与V_SS之间产生漏电路径，以避免浪费功耗。此外，由于本发明的脉冲输出电路中的晶体管皆不需较强的驱动能力，因此可节省晶体管所需的电路面积。另外，通过调整晶体管各电极所接收的信号，可决定脉冲输出电路所产生的脉冲信号为正脉冲或负脉冲。通过时钟脉冲信号，可调整脉冲信号的脉冲宽度与产生的时机，如此，可提供给使用者设计上更大的弹性。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims

1.一种脉冲输出电路，其特征在于，包含：

一第一晶体管，包含：一第一电极，用来接收一第一信号；一第二电极；以及一栅极，用来接收一第二信号；

一第二晶体管，包含：一第一电极，耦接至该第一晶体管的该第二电极；一第二电极，用来接收一第三信号；以及一栅极，用来接收一第四信号；

一第三晶体管，包含：一第一电极，用来接收一第五信号；一第二电极；以及一栅极，耦接至该第一晶体管的该第二电极；以及

一第四晶体管，包含：一第一电极，耦接至该第三晶体管的该第二电极，用来产生一脉冲信号；一第二电极，用来接收一第六信号；以及一栅极，用来接收该第四信号；

其中该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管具有相同的通道类型；

其中该脉冲输出电路根据该第一信号、该第二信号、该第三信号、该第四信号、该第五信号与该第六信号，产生该脉冲信号。

2.根据权利要求1所述的脉冲输出电路出电路，其特征在于，另包含：

一电容，包含：一第一端，耦接至该第三晶体管的该栅极；以及一第二端，耦接至该第三晶体管的该第二电极。

3.根据权利要求1所述的脉冲输出电路出电路，其特征在于，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管皆为N型金属氧化物半导体晶体管。

4.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一高电压，该第二信号为一时钟脉冲信号，该第三信号与该第六信号皆为一低电压，该第四信号为一输入信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路同时产生该脉冲信号，该脉冲信号为一负脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

5.根据权利要求3所述的脉冲输出电路出电路，其特征在于，另包含：

一第五晶体管，包含：一第一电极，用来接收一第七信号；一第二电极；以及一栅极，用来接收一第八信号；以及

一第六晶体管，包含：一第一电极，耦接于该第五晶体管的该第二电极，用来产生该第四信号；一第二电极，用来接收一第十信号；以及一栅极，用来接收一第九信号；其中该第五晶体管与该第六晶体管皆为N型金属氧化物半导体晶体管。

6.根据权利要求5所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一高电压，该第二信号与该第九信号皆为一时钟脉冲信号，该第三信号、该第六信号与该第十信号皆为一低电压，该第七信号为与该时钟脉冲信号反相的一反相时钟脉冲信号，该第八信号为一输入信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号为一负脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

7.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一高电压，该第二信号为一输入信号，该第三信号与该第六信号皆为一低电压，该第四信号为一时钟脉冲信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号也为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

8.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一时钟脉冲信号，该第二信号为一输入信号，该第三信号与该第六信号皆为一低电压，该第四信号为与该时钟脉冲信号反相的一反相时钟脉冲信号；

其中当该输入信号为一正脉冲时，该脉冲输出电路同时产生该脉冲信号，该脉冲信号也为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

9.如根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号为一时钟脉冲信号，该第五信号为一高电压，该第二信号为一输入信号，该第三信号与该第六信号皆为一低电压，该第四信号为与该时钟脉冲信号反相的一反相时钟脉冲信号；

10.根据权利要求3所述的脉冲输出电路出电路，其特征在于，该第一信号、该第三信号、该第五信号与该第六信号皆为一时钟脉冲信号，该第二信号为一输入信号，该第四信号为与该时钟脉冲信号反相的一反相时钟脉冲信号；

11.根据权利要求1所述的脉冲输出电路出电路，其特征在于，该第一晶体管、该第二晶体管、该第三晶体管与该第四晶体管皆为P型金属氧化物半导体晶体管。

12.根据权利要求11所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一低电压，该第二信号为一时钟脉冲信号，该第三信号与该第六信号皆为一高电压，该第四信号为一输入信号；

其中当该输入信号为一负脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号为一正脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。

13.根据权利要求11所述的脉冲输出电路出电路，其特征在于，该第一信号与该第五信号皆为一低电压，该第二信号为一输入信号，该第三信号与该第六信号皆为一高电压，该第四信号为一时钟脉冲信号；

其中当该输入信号为一负脉冲时，该脉冲输出电路产生该脉冲信号，该脉冲信号也为一负脉冲，该脉冲输出电路依据该时钟脉冲信号，调整该脉冲信号的脉冲宽度。