JP2013157731A - 受光回路 - Google Patents
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Abstract
【解決手段】実施形態に係る受光回路は、MOSFETと、光信号により誘起される電圧を前記MOSFETのゲート・ソース間に印加し、前記MOSFETをON/OFF制御する第1の受光素子と、前記MOS型FETの閾値電圧を制御する第2の受光素子と、を備える。さらに、前記MOSFETのゲートとソースと間に設けられた第1の放電経路と、前記MOSFETのバックゲートとソースとの間に設けられた第2の放電経路と、を備える。
【選択図】図1
Description
図1(a)および図1(b)は、それぞれ、第1実施形態に係る受光回路10および20を表す回路図である。
図4(a)および図4(b)は、それぞれ第2実施形態に係る受光回路50および55を表す回路図である。
図7(a)および図7(b)は、それぞれ第3実施形態に係る受光回路80および90を表す回路図である。
図8(a)は、第4実施形態に係る受光回路100を表す回路図である。同図に示すように、受光回路100は、第1のMOSFET101と、第2のMOSFET103と、を含む出力段と、第1の受光素子105と、第2の受光素子107と、を備える。
|VTH|<VBE ・・・(1)
これにより、第1の受光素子105により、第1のMOSFET101をON/OFF制御することが可能となる。また、第2の受光素子107により、第2のMOSFET103をON/OFF制御することが可能となる。
図9は、第5実施形態に係る受光回路200を表す回路図である。受光回路200は、第1のMOSFET201と、第2のMOSFET203と、を含む出力段と、第1の受光素子205と、第2の受光素子207と、を備える。
図10は、第6実施形態に係る受光回路300を表す回路図である。受光回路300は、第1のMOSFET301と、第2のMOSFET303と、を含む出力段と、第1の受光素子311と、第2の受光素子313と、を備える。さらに、受光回路300は、第1のMOSFET301のバックゲート側に設けられた第3の受光素子315と、第2のMOSFET303のバックゲート側に設けられた第4の受光素子317と、を備える。
|VBE|<|VTH| ・・・(2)
であっても、第1の受光素子311により、第1のMOSFET301をON/OFF制御することができる。また、第1の受光素子313により、第2のMOSFET303をON/OFF制御することができる。
図12は、第7実施形態に係る受光回路500を表す回路図である。受光回路500は、第1のMOSFET501と、第2のMOSFET503と、を含む出力段と、第1の受光素子511と、第2の受光素子513と、を備える。さらに、受光回路500は、第1のMOSFET501のバックゲート側に設けられた第3の受光素子515と、第2のMOSFET503のバックゲート側に設けられた第4の受光素子517と、を備える。
図13は、第8実施形態に係る受光回路600を表す回路図である。受光回路600は、第1のMOSFET601と、第2のMOSFET603と、を含む出力段を備える。そして、第1のMOSFET601を制御する第3のMOSFET605と、第3のMOSFET605を制御する第1の受光素子611と、第2のMOSFET603を制御する第2の受光素子613と、を備える。
まず、光照射のないとき、第1の受光素子611には光電流が流れず、抵抗R16にも電流が流れない。このため、第3のMOSFET605のゲート・ソース間電圧VGS3は0Vとなり、第3のMOSFET605はOFF状態である。そして、第1のMOSFET601のゲート電圧も上昇せず、第1のMOSFET601のゲート・ソース間電圧VGS2は0Vであり、第1のMOSFET601はOFF状態にある。第2の受光素子613においても起電力が発生せず、第2のMOSFET603のゲート・ソース間電圧VGS2は0Vとなり、第2のMOSFET603は、ON状態となる。
そして、第1のMOSFET601と、第2のMOSFET603と、の間の接続点における出力電圧VOUTは、H(=Vdd)となる。
図15は、第9実施形態に係る受光回路800を表す回路図である。受光回路800は、第1のMOSFET801と、第2のMOSFET803と、を含む出力段を備える。そして、第1のMOSFET801と第2のMOSFET803とを制御する第3のMOSFET805と、第3のMOSFET805を制御する第1の受光素子811と、を備える。
ID1>ID2 ・・・(3)
の関係が成立する場合、第1のMOSFET801および第2のMOSFET803のゲート電圧が上昇する。これにより、第1のMOSFET801のゲート・ソース間電圧VGS1は正になり、第1のMOSFET801はON状態となる。一方、第2のMOSFET803のゲート・ソース間電圧VGS2は0Vに近づき、第2のMOSFET803はOFF状態となる。よって、第1のMOSFET801と第2のMOSFET803との間の出力電圧VOUTは、L(=0V)となる。
第1のMOSFETと、前記第1のMOSFETに直列に接続された第2のMOSFETと、を含み、前記第1のMOSFETと、前記第2のMOSFETと、の接続点において、ハイおよびローの電圧を交互に出力する出力段と、
前記第1のMOSFETをON/OFF制御する第1の受光素子と、前記第2のMOSFETをON/OFF制御する第2の受光素子と、
を備えた受光回路。
(付記2)
第1のMOSFETと、前記第1のMOSFETに直列に接続された第2のMOSFETと、を含み、前記第1のMOSFETと、前記第2のMOSFETと、の接続点において、ハイおよびローの電圧を交互に出力する出力段と、
前記第1のMOSFETをON/OFF制御する第1の受光素子と、前記第2のMOSFETをON/OFF制御する第2の受光素子と、
を備え、
前記第1の受光素子および前記第2の受光素子の少なくともいずれか一方は、太陽電池モードで動作する受光回路。
(付記3)
前記第1のMOSFETのゲートとソースとの間に設けられた第1の放電経路と、
前記第2のMOSFETのゲートとソースとの間に設けられた第2の放電経路と、を備えた付記1または2記載の受光回路。
(付記4)
前記第1の受光素子および前記第2の受光素子の他方は、PDモードで動作する付記2または3に記載の受光回路。
(付記5)
前記第1の受光素子および前記第2の受光素子の両方が、太陽電池モードで動作する付記2または3に記載の受光回路。
(付記6)
前記第1のMOSFETのバックゲートに接続され第3の受光素子と、
前記第2のMOSFETのバックゲートに接続された第4の受光素子と、
をさらに備え、
前記第3の受光素子および前記第4の受光素子の少なくともいずれか一方は、太陽電池モードで動作する付記2〜5のいずれか1つに記載の受光回路。
(付記7)
前記第1のMOSFETのバックゲートとソースとの間に設けられた第3の放電経路と、
前記第2のMOSFETのバックゲートとソースとの間に設けられた第4の放電経路と、
を備えた付記6記載の受光回路。
(付記8)
前記第3の受光素子および前記第4の受光素子の他方は、PDモードで動作する付記6または7に記載の受光回路。
(付記9)
前記第3の受光素子および前記第4の受光素子の両方が、太陽電池モードで動作する付記6または7に記載の受光回路。
(付記10)
前記第1のMOSFETのゲート電圧を制御する第3のMOSFETをさらに備え、
前記第1の受光素子は、前記第3のMOSFETのゲート電圧を制御することにより、前記第1のMOSFETをON/OFF制御する付記2〜4のいずれか1つに記載の受光回路。
(付記11)
前記第1のMOSFET、前記第2のMOSFETおよび前記第3のMOSFETにおいて、バックゲートがゲートに接続された付記10記載の受光回路。
(付記12)
前記第1のMOSFETおよび前記第2のMOSFETの一方はエンハンスメント型FETであり、他方はデプレッション型FETである付記1〜11のいずれか1つに記載の受光回路。
(付記13)
第1のMOSFETと、前記第1のMOSFETに直列に接続された第2のMOSFETと、を含み、前記第1のMOSFETと、前記第2のMOSFETと、の接続点において、ハイおよびローの電圧を交互に出力する出力段と、
前記第1のMOSFETのゲート電圧と、前記第2のMOSFETのゲート電圧と、を制御する第3のMOSFETと、
光信号を受けて前記第3のMOSFETのゲート電極を変化させ、前記出力段の出力を前記ハイおよび前記ローのいずれか一方から他方に反転させる受光素子と、
を備えた受光回路。
(付記14)
前記前記第1のMOSFETおよび前記第2のMOSFETの一方はPチャネル型MOSFETであり、他方はNチャネル型MOSFETである付記13記載の受光回路。
Claims (6)
- MOSFETと、
光信号により誘起される電圧を前記MOSFETのゲート・ソース間に印加し、前記MOSFETをON/OFF制御する第1の受光素子と、
前記MOSFETの閾値電圧を制御する第2の受光素子と、
を備えた受光回路。 - 前記第2の受光素子は、前記光信号により誘起される電圧を前記MOSFETのバックゲート・ソース間に印加し、前記MOSFETの閾値電圧を制御する請求項1記載の受光回路。
- 前記第2の受光素子は、前記光信号を受けて前記MOSFETのバックゲート電圧を変化させ前記MOSFETの閾値電圧を制御する請求項1記載の受光回路。
- 前記MOSFETのゲートとソースとの間に設けられた第1の放電経路と、
前記MOSFETのバックゲートとソースとの間に設けられた第2の放電経路と、
をさらに備えた請求項1〜3のいずれか1つに記載の受光回路。 - 前記第1の受光素子と、前記第2の受光素子と、が同一の受光素子である請求項1記載の受光回路。
- 第1のMOSFETと、前記第1のMOSFETに直列に接続された第2のMOSFETと、を含み、前記第1のMOSFETと、前記第2のMOSFETと、の接続点において、ハイおよびローの電圧を交互に出力する出力段と、
前記第1のMOSFETおよび前記第2のMOSFETのゲートに光信号により誘起される電圧を印加し、前記出力段の出力を前記ハイおよび前記ローのいずれか一方から他方に反転させる受光素子と、
を備え、
前記受光素子は、前記第1のMOSFETおよび前記第2のMOSFETの少なくともいずれか一方のバックゲート・ソース間に前記光信号により誘起された電圧を印加し、少なくとも前記いずれか一方の閾値電圧を制御する受光回路。
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