JPH09321548A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09321548A JPH09321548A JP8138868A JP13886896A JPH09321548A JP H09321548 A JPH09321548 A JP H09321548A JP 8138868 A JP8138868 A JP 8138868A JP 13886896 A JP13886896 A JP 13886896A JP H09321548 A JPH09321548 A JP H09321548A
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- JP
- Japan
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- mos transistor
- type mos
- channel type
- channel
- amplifier
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/08—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light
- H03F3/082—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only controlled by light with FET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Optical Communication System (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【課題】 フォトダイオードなどの出力を電流から電圧
に変換する機能や増幅する機能のＩＣの消費電流を低減
することを目的とする。 【解決手段】 ＣＭＯＳ構成の回路形式、しかも新規の
カレントインバータ要素を使用しＩＣを構成する。
に変換する機能や増幅する機能のＩＣの消費電流を低減
することを目的とする。 【解決手段】 ＣＭＯＳ構成の回路形式、しかも新規の
カレントインバータ要素を使用しＩＣを構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の回路構成にかかわるもので、特にはフォトダイオード
などのセンサの出力を、特には電流出力を電圧に変換
（ＩーＶ変換）する機能やインピーダンス変換（トラン
スインピーダンス変換）機能やアンプ（増幅）機能やい
くつかの演算機能にかかわって高性能かつ低コストの新
規の半導体集積回路装置の技術を提供するものである。
の回路構成にかかわるもので、特にはフォトダイオード
などのセンサの出力を、特には電流出力を電圧に変換
（ＩーＶ変換）する機能やインピーダンス変換（トラン
スインピーダンス変換）機能やアンプ（増幅）機能やい
くつかの演算機能にかかわって高性能かつ低コストの新
規の半導体集積回路装置の技術を提供するものである。
【０００２】
【従来の技術】図１７はＩーＶ変換回路の一例を示す回
路図である。フォトダイオード（フォトディテクタ、Ｐ
ｈｏｔｏ ＤｅｔｅｃｔｏｒやＰｈｏｔｏ Ｄｉｏｄｅ
を略してＰＤと称することがある）１７００１は差動増
幅器（アンプ、プリアンプ、フロントエンドアンプ、オ
ペアンプなどと称される）１７００５の入力端子［−
（マイナス）］１７００３に接続されかつフィードバッ
ク（帰還）抵抗（ＲＦなどとも称される）１７００２を
介して出力端子１７００６へ接続される。入力端子［＋
（プラス）］１７００７にはある基準電圧Ｖs が接続さ
れる。
路図である。フォトダイオード（フォトディテクタ、Ｐ
ｈｏｔｏ ＤｅｔｅｃｔｏｒやＰｈｏｔｏ Ｄｉｏｄｅ
を略してＰＤと称することがある）１７００１は差動増
幅器（アンプ、プリアンプ、フロントエンドアンプ、オ
ペアンプなどと称される）１７００５の入力端子［−
（マイナス）］１７００３に接続されかつフィードバッ
ク（帰還）抵抗（ＲＦなどとも称される）１７００２を
介して出力端子１７００６へ接続される。入力端子［＋
（プラス）］１７００７にはある基準電圧Ｖs が接続さ
れる。
【０００３】図１８は従来のアンプ（差動増幅器）を示
す回路１８００７の図であり、前述の図１７の差動増幅
器（アンプ）の内部回路の従来例である。入力端子
（−、＋）１８００４を有し、Ｖdd端子１８００１を有
し、出力端子（Ｖout ）１８００５を有し、ＧＮＤ端子
１８００８を有し、定電流源１８００２やＰＮＰ型バイ
ポーラトランジスタ１８００３やＮＰＮ型バイポーラト
ランジスタ１８００６などを複数有し図示するような回
路構成をとるものである。
す回路１８００７の図であり、前述の図１７の差動増幅
器（アンプ）の内部回路の従来例である。入力端子
（−、＋）１８００４を有し、Ｖdd端子１８００１を有
し、出力端子（Ｖout ）１８００５を有し、ＧＮＤ端子
１８００８を有し、定電流源１８００２やＰＮＰ型バイ
ポーラトランジスタ１８００３やＮＰＮ型バイポーラト
ランジスタ１８００６などを複数有し図示するような回
路構成をとるものである。
【０００４】
【発明が解決しようとする課題】従来のアンプ回路は前
述したようなバイポーラトランジスタで構成されるため
どうしても消帯電流が下げられない（ベース電流を必ず
流さなければならない）という問題（例えばＶdd５Ｖで
信号がベースバンドとしても帯域１６ＭＨz の信号を扱
えるスピードで動作させると約８ｍＡ、帯域３２ＭＨz
の信号を扱えるスピードだとその約２2 倍で３２ｍＡと
なってしまう）がある。また同様にベース電流駆動なの
で（ＶBEON電圧が少なからず必要）回路全体の動作電圧
を３Ｖ以下にするのが困難であるという問題がある。
述したようなバイポーラトランジスタで構成されるため
どうしても消帯電流が下げられない（ベース電流を必ず
流さなければならない）という問題（例えばＶdd５Ｖで
信号がベースバンドとしても帯域１６ＭＨz の信号を扱
えるスピードで動作させると約８ｍＡ、帯域３２ＭＨz
の信号を扱えるスピードだとその約２2 倍で３２ｍＡと
なってしまう）がある。また同様にベース電流駆動なの
で（ＶBEON電圧が少なからず必要）回路全体の動作電圧
を３Ｖ以下にするのが困難であるという問題がある。
【０００５】
【課題を解決するための手段】かかる課題を解決するた
め本発明では以下の手段をとった。第１の手段として、
バイポーラトランジスタの替わりにＰチャネルＭＯＳト
ランジスタ（ＰＭＯＳ）、ＮチャネルＭＯＳトランジス
タ（ＮＭＯＳ）より成るＣＭＯＳ構成で差動アンプを構
成し、これを使用して半導体集積回路装置（ＩＣ）を構
成したというものである。
め本発明では以下の手段をとった。第１の手段として、
バイポーラトランジスタの替わりにＰチャネルＭＯＳト
ランジスタ（ＰＭＯＳ）、ＮチャネルＭＯＳトランジス
タ（ＮＭＯＳ）より成るＣＭＯＳ構成で差動アンプを構
成し、これを使用して半導体集積回路装置（ＩＣ）を構
成したというものである。
【０００６】第２の手段として、該ＣＭＯＳ型差動アン
プの出力段の構成をＮＭＯＳの２段積み構成としたとい
うものである。第３の手段として、差動アンプの替わり
に、カレントインバータ要素（詳細後述）を使用しＩＣ
を構成したというものである。
プの出力段の構成をＮＭＯＳの２段積み構成としたとい
うものである。第３の手段として、差動アンプの替わり
に、カレントインバータ要素（詳細後述）を使用しＩＣ
を構成したというものである。
【０００７】該カレントインバータはトランスインピー
ダンス機能だけでなくワイヤードで和算や差算の演算も
行なえるようにしたというものである。第４の手段とし
て、該カレントインバータの定電流バイアス部分をＰＭ
ＯＳを使用したカスコード接続としたというものであ
る。
ダンス機能だけでなくワイヤードで和算や差算の演算も
行なえるようにしたというものである。第４の手段とし
て、該カレントインバータの定電流バイアス部分をＰＭ
ＯＳを使用したカスコード接続としたというものであ
る。
【０００８】第５の手段として、該カレントインバータ
の電流極性反転用ＮＭＯＳを複数の種類のＷ／Ｌ長を持
つトランジスタで構成したというものである。第６の手
段として、該ＩＣのＩーＶ変換アンプ以降に直列に容量
要素を挿入し、以降の回路を微分信号で処理し、最終段
でデジタル信号に戻してやる（復調）というものであ
る。
の電流極性反転用ＮＭＯＳを複数の種類のＷ／Ｌ長を持
つトランジスタで構成したというものである。第６の手
段として、該ＩＣのＩーＶ変換アンプ以降に直列に容量
要素を挿入し、以降の回路を微分信号で処理し、最終段
でデジタル信号に戻してやる（復調）というものであ
る。
【０００９】第７の手段として、該ＩＣを用いて光ファ
イバ用の光リンクケーブルモジュールを構成したという
ものである。
イバ用の光リンクケーブルモジュールを構成したという
ものである。
【００１０】
【発明の実施の形態】図１は本発明第１実施例の半導体
集積回路装置（以下本発明のアンプＩＣと称する）１０
０８を使用した光ピックアップモジュールを示す外形図
である。ＣＤ−ＲＯＭ装置やレーザディスク装置やＤＶ
Ｄ（Ｄigital Ｖideo Ｄiscシステム）装置などに使
われる、レーザダイオード（半導体レーザ、ＬＤなどと
称される）１００４を使用したデジタルＤisc のデータ
読み取り部分（光ピックアップ、レーザピックアップ、
ピックアップモジュールなどと称される）である。レー
ザダイオード１００４から発光され前方（プリズム１０
０１側）へ出たレーザ光１００２はプリズム１００１の
斜面で反射して上方（Ｄisc 面方向）へ向いＤisc のド
ット（デジタルデータ）で反射された光がプリズムに戻
ってきてプリズム中で反射し、本発明のアンプＩＣ１０
０８と同一半導体基板上に形成され配列された複数のＰ
Ｄ（フォトダイオード）（ＰＤアレイ）はＲear （後方
の、後方側の、リア）ＰＤアレイ部１００７とＦront
（前方の、前側の、フロント）ＰＤアレイ１００９に入
射される。該Ｒear ＰＤ部とＦrontＰＤ部に入射される
光のスポット（図２、２００９）サイズは後述するが焦
点（Ｆocus）深さ（ピックアップとＤisc との距離）や
進路（Ｔrack）ズレに応じて配分される。レーザダイオ
ード１００４は同時にその後方にもレーザー光１００５
を放射するが図１中のもう１つのＰＤ１００６は該後方
レーザー光をその光強度（レーザパワー）をモニターす
る役目をはたす。該レーザパワーモニター用ＰＤと該本
発明アンプＩＣは図１に示すようにプリズムとの位置関
係を適正にするようにそれぞれひとつの側面を接するよ
うに配置されるものである。
集積回路装置（以下本発明のアンプＩＣと称する）１０
０８を使用した光ピックアップモジュールを示す外形図
である。ＣＤ−ＲＯＭ装置やレーザディスク装置やＤＶ
Ｄ（Ｄigital Ｖideo Ｄiscシステム）装置などに使
われる、レーザダイオード（半導体レーザ、ＬＤなどと
称される）１００４を使用したデジタルＤisc のデータ
読み取り部分（光ピックアップ、レーザピックアップ、
ピックアップモジュールなどと称される）である。レー
ザダイオード１００４から発光され前方（プリズム１０
０１側）へ出たレーザ光１００２はプリズム１００１の
斜面で反射して上方（Ｄisc 面方向）へ向いＤisc のド
ット（デジタルデータ）で反射された光がプリズムに戻
ってきてプリズム中で反射し、本発明のアンプＩＣ１０
０８と同一半導体基板上に形成され配列された複数のＰ
Ｄ（フォトダイオード）（ＰＤアレイ）はＲear （後方
の、後方側の、リア）ＰＤアレイ部１００７とＦront
（前方の、前側の、フロント）ＰＤアレイ１００９に入
射される。該Ｒear ＰＤ部とＦrontＰＤ部に入射される
光のスポット（図２、２００９）サイズは後述するが焦
点（Ｆocus）深さ（ピックアップとＤisc との距離）や
進路（Ｔrack）ズレに応じて配分される。レーザダイオ
ード１００４は同時にその後方にもレーザー光１００５
を放射するが図１中のもう１つのＰＤ１００６は該後方
レーザー光をその光強度（レーザパワー）をモニターす
る役目をはたす。該レーザパワーモニター用ＰＤと該本
発明アンプＩＣは図１に示すようにプリズムとの位置関
係を適正にするようにそれぞれひとつの側面を接するよ
うに配置されるものである。
【００１１】図２（ａ）〜（ｄ）は本発明第１実施例の
本発明アンプＩＣ上の配列されたＰＤアレイの平面図で
ある。Ａ１という名称のＰＤ２００１とＡ２のＰＤ２０
０２とＡ３のＰＤ２００３とＡ４のＰＤ２００４とで構
成されるＦront ＰＤアレイ部１００９と、Ｂ１のＰＤ
２００５とＢ２のＰＤと２００６とＢ３のＰＤ２００７
とＢ４のＰＤ２００８とで構成されるＲear ＰＤアレイ
部１００７とを有する［図２（ａ）］ものである。
本発明アンプＩＣ上の配列されたＰＤアレイの平面図で
ある。Ａ１という名称のＰＤ２００１とＡ２のＰＤ２０
０２とＡ３のＰＤ２００３とＡ４のＰＤ２００４とで構
成されるＦront ＰＤアレイ部１００９と、Ｂ１のＰＤ
２００５とＢ２のＰＤと２００６とＢ３のＰＤ２００７
とＢ４のＰＤ２００８とで構成されるＲear ＰＤアレイ
部１００７とを有する［図２（ａ）］ものである。
【００１２】図２（ｂ）は前述したようにＤisc に反射
して戻ってきたレーザー光のスポット２００９がＦront
ＰＤアレイ部とＲear ＰＤアレイ部に均等に照射されて
いる様子を示す。すなわち前述したＦocusがＪust （ジ
ャスト、ちょうど良い）の状態を示している。
して戻ってきたレーザー光のスポット２００９がＦront
ＰＤアレイ部とＲear ＰＤアレイ部に均等に照射されて
いる様子を示す。すなわち前述したＦocusがＪust （ジ
ャスト、ちょうど良い）の状態を示している。
【００１３】これに対して図２（ｃ）はＲear ＰＤアレ
イ部により強く光のスポットが照射されており、例えば
（ＰＤアレイの位置関係の設定にもよるのでここでは仮
にＲear とＦrontと称している) Ｆocusが近すぎる（Ｄ
isc とピックアップが近い）状態となり図２（ｄ）では
今度はＦocusが遠すぎる状態となる。
イ部により強く光のスポットが照射されており、例えば
（ＰＤアレイの位置関係の設定にもよるのでここでは仮
にＲear とＦrontと称している) Ｆocusが近すぎる（Ｄ
isc とピックアップが近い）状態となり図２（ｄ）では
今度はＦocusが遠すぎる状態となる。
【００１４】ここで該Ｆocusを識別する信号をＦocus信
号とすると、Ａ１〜Ｂ４の名ＰＤの出力信号の演算とし
ては Ｆocus信号＝（Ａ１＋Ａ２＋Ｂ３＋Ｂ４）−（Ｂ１＋Ｂ
２＋Ａ３＋Ａ４） となり、また該Ｔrack信号は Ｔrack信号＝（Ａ２＋Ａ４＋Ｂ１＋Ｂ３）−（Ａ１＋Ａ
３＋Ｂ２＋Ｂ４） となる。ここで肝心のＤisc からのデジタル信号（ＲＦ
信号）は ＲＦ信号＝（Ａ１＋Ａ２＋Ａ３＋Ａ４）＋（Ｂ１＋Ｂ２
＋Ｂ３＋Ｂ４） となる。いずれもＰＤからの出力信号（電流）をＩ−Ｖ
変換を行い、さらに上述した演算（たし算を加算、引き
算を減算と称するのが通例だがここでは混乱をさけるた
め信号の加算を和算と称し、特に信号の引き算は差をと
ることなので差算と称することとする）を行い、電圧と
して出力されなければならないので本発明アンプＩＣは
この機能をはたすものである。
号とすると、Ａ１〜Ｂ４の名ＰＤの出力信号の演算とし
ては Ｆocus信号＝（Ａ１＋Ａ２＋Ｂ３＋Ｂ４）−（Ｂ１＋Ｂ
２＋Ａ３＋Ａ４） となり、また該Ｔrack信号は Ｔrack信号＝（Ａ２＋Ａ４＋Ｂ１＋Ｂ３）−（Ａ１＋Ａ
３＋Ｂ２＋Ｂ４） となる。ここで肝心のＤisc からのデジタル信号（ＲＦ
信号）は ＲＦ信号＝（Ａ１＋Ａ２＋Ａ３＋Ａ４）＋（Ｂ１＋Ｂ２
＋Ｂ３＋Ｂ４） となる。いずれもＰＤからの出力信号（電流）をＩ−Ｖ
変換を行い、さらに上述した演算（たし算を加算、引き
算を減算と称するのが通例だがここでは混乱をさけるた
め信号の加算を和算と称し、特に信号の引き算は差をと
ることなので差算と称することとする）を行い、電圧と
して出力されなければならないので本発明アンプＩＣは
この機能をはたすものである。
【００１５】図３は本発明第１実施例のアンプＩＣ３０
０２の回路を示すシステムブロック図である。Ａ１〜Ｂ
４までのＰＤにフィードバック抵抗ＲB ３００１を介し
てつながったＣＭＯＳ型（後述する）アンプ（差動増幅
器）回路部ａ1 （３００３）、ａ2 （３００６）、ａ3
（３０１０）、ａ4 （３０１４）、ａ5 （３０２１）、
ａ6 （３０２８）、ａ7 （３０３２）、ａ8 （３０４
０）とで構成されるＩ−Ｖ変換段３０４１を有し、電圧
和算用抵抗Ｒ1 （２０ｋΩ程度で良い）（３００４）、
Ｒ2 （３００７）、Ｒ3 （３００８）、Ｒ4 （３００
９）、Ｒ5 （３０１１）、Ｒ6 （３０１５）、Ｒ7 （３
０１７）、Ｒ8 （３０２０）、Ｒ9 （３０２２）、Ｒ10
（３０２６）、Ｒ11（３０２５）、Ｒ12（３０２４）、
Ｒ13（３０３１）、Ｒ14（３０３３）、Ｒ15（３０３
６）、Ｒ16（３０３７）を介してアンプ回路部ｂ1 （３
００５）、ｂ2 （３０１６）、ｂ3 （３０２７）、ｂ4
（３０３４）とで構成される和算段３０４２を有し、ア
ンプ回路部ｃ1 （３０１２）、ｃ 2 （３０１８）、ｃ3
（３０２９）とで構成される差算および和算および出力
バッファ段３０４３を有し、Ｆocus信号出力端子３０１
３を有し、ＲＦ信号出力端子３０１９を有し、Ｖ5 電圧
入力端子３０２３を有し、Ｔrack信号出力端子３０３０
を有し、ＧＮＤ（接地）端子３０３５を有し、Ｖｄｄ端
子３０３８を有し、Ｖｓｓ端子３０３９（必要に応じて
ということ。アナログＧＮＤとデジタルＧＮＤを別に設
けたい場合など複数の接地端子を用意してもよい。Ｖｄ
ｄも同様である）を有する構成とするというものであ
る。図示したような構成をとることで和算段３０４２で
の各ｂ1 〜ｂ4 からの出力は各ＰＤ出力が和算されるだ
けでなく極性（正負）反転もされた状態となっている。
すなわち ｂ1 出力；−（Ａ１＋Ａ２＋Ｂ３＋Ｂ４） ｂ2 出力；−（Ａ３＋Ａ４＋Ｂ１＋Ｂ２） ｂ3 出力；−（Ａ２＋Ａ４＋Ｂ１＋Ｂ３） ｂ4 出力；−（Ａ１＋Ａ３＋Ｂ２＋Ｂ４） の出力となる。さらに差算・和算・出力バッファ段３０
４３では該Ｆocus信号やＴrack信号の演算の必要に応じ
て差算および和算を行い、また再度極性の反転も行う。
そして最終的に ｃ1 出力（Ｆocus信号）；（Ａ１＋Ａ２＋Ｂ３＋Ｂ４）
−（Ｂ１＋Ｂ２＋Ａ３＋Ａ４） ｃ2 出力（ＲＦ信号） ；（Ａ１＋Ａ２＋Ａ３＋Ａ４）
＋（Ｂ１＋Ｂ２＋Ｂ３＋Ｂ４） ｃ3 出力（Ｔrack信号）；（Ａ２＋Ａ４＋Ｂ１＋Ｂ３）
−（Ａ１＋Ａ３＋Ｂ２＋Ｂ４） が得られる。
０２の回路を示すシステムブロック図である。Ａ１〜Ｂ
４までのＰＤにフィードバック抵抗ＲB ３００１を介し
てつながったＣＭＯＳ型（後述する）アンプ（差動増幅
器）回路部ａ1 （３００３）、ａ2 （３００６）、ａ3
（３０１０）、ａ4 （３０１４）、ａ5 （３０２１）、
ａ6 （３０２８）、ａ7 （３０３２）、ａ8 （３０４
０）とで構成されるＩ−Ｖ変換段３０４１を有し、電圧
和算用抵抗Ｒ1 （２０ｋΩ程度で良い）（３００４）、
Ｒ2 （３００７）、Ｒ3 （３００８）、Ｒ4 （３００
９）、Ｒ5 （３０１１）、Ｒ6 （３０１５）、Ｒ7 （３
０１７）、Ｒ8 （３０２０）、Ｒ9 （３０２２）、Ｒ10
（３０２６）、Ｒ11（３０２５）、Ｒ12（３０２４）、
Ｒ13（３０３１）、Ｒ14（３０３３）、Ｒ15（３０３
６）、Ｒ16（３０３７）を介してアンプ回路部ｂ1 （３
００５）、ｂ2 （３０１６）、ｂ3 （３０２７）、ｂ4
（３０３４）とで構成される和算段３０４２を有し、ア
ンプ回路部ｃ1 （３０１２）、ｃ 2 （３０１８）、ｃ3
（３０２９）とで構成される差算および和算および出力
バッファ段３０４３を有し、Ｆocus信号出力端子３０１
３を有し、ＲＦ信号出力端子３０１９を有し、Ｖ5 電圧
入力端子３０２３を有し、Ｔrack信号出力端子３０３０
を有し、ＧＮＤ（接地）端子３０３５を有し、Ｖｄｄ端
子３０３８を有し、Ｖｓｓ端子３０３９（必要に応じて
ということ。アナログＧＮＤとデジタルＧＮＤを別に設
けたい場合など複数の接地端子を用意してもよい。Ｖｄ
ｄも同様である）を有する構成とするというものであ
る。図示したような構成をとることで和算段３０４２で
の各ｂ1 〜ｂ4 からの出力は各ＰＤ出力が和算されるだ
けでなく極性（正負）反転もされた状態となっている。
すなわち ｂ1 出力；−（Ａ１＋Ａ２＋Ｂ３＋Ｂ４） ｂ2 出力；−（Ａ３＋Ａ４＋Ｂ１＋Ｂ２） ｂ3 出力；−（Ａ２＋Ａ４＋Ｂ１＋Ｂ３） ｂ4 出力；−（Ａ１＋Ａ３＋Ｂ２＋Ｂ４） の出力となる。さらに差算・和算・出力バッファ段３０
４３では該Ｆocus信号やＴrack信号の演算の必要に応じ
て差算および和算を行い、また再度極性の反転も行う。
そして最終的に ｃ1 出力（Ｆocus信号）；（Ａ１＋Ａ２＋Ｂ３＋Ｂ４）
−（Ｂ１＋Ｂ２＋Ａ３＋Ａ４） ｃ2 出力（ＲＦ信号） ；（Ａ１＋Ａ２＋Ａ３＋Ａ４）
＋（Ｂ１＋Ｂ２＋Ｂ３＋Ｂ４） ｃ3 出力（Ｔrack信号）；（Ａ２＋Ａ４＋Ｂ１＋Ｂ３）
−（Ａ１＋Ａ３＋Ｂ２＋Ｂ４） が得られる。
【００１６】すなわちこのように反転増幅（とはいって
もゲインは１である）を２段かけることでＣＭＯＳ型ア
ンプを使用しても非反転増幅で動作させた場合のように
オフセット電圧キャンセルのための施策を行う必要がな
くて済むものである。なおかつ前述したような信号の演
算も同時に可能としたものである。ＣＭＯＳ型アンプを
使用したので帯域１６ＭＨｚでＩＣ全体の消費電流は約
４ｍＡTyp （バイポーラでは８ｍＡTyp ）、帯域３２Ｍ
Ｈｚでは約２０ｍＡTyp （バイポーラでは３２ｍ
ＡTyp ）にまで消費電流の低減がはかれた。
もゲインは１である）を２段かけることでＣＭＯＳ型ア
ンプを使用しても非反転増幅で動作させた場合のように
オフセット電圧キャンセルのための施策を行う必要がな
くて済むものである。なおかつ前述したような信号の演
算も同時に可能としたものである。ＣＭＯＳ型アンプを
使用したので帯域１６ＭＨｚでＩＣ全体の消費電流は約
４ｍＡTyp （バイポーラでは８ｍＡTyp ）、帯域３２Ｍ
Ｈｚでは約２０ｍＡTyp （バイポーラでは３２ｍ
ＡTyp ）にまで消費電流の低減がはかれた。
【００１７】図４は本発明・第１実施例のアンプＩＣの
Ｉ−Ｖ変換段のカソードコモンのＰＤ（アレイ）を配置
した場合を示す回路図である。４００１はＶｄｄ、４０
０２はＰＤ、４００５はＶS 、４００３はフィードバッ
ク抵抗ＲB 、３００４は本発明ＣＭＯＳ型アンプ回路部
を表わす。図３ではアノードコモン（接地）のＰＤアレ
イでの結線で回路例を示したがこのようにカソードコモ
ン（Ｖｄｄ）のＰＤアレイでの結線でも同様の構成が可
能である。ＰＤをＰＩＮ構造としたい場合は基板タイプ
がＮ型の基板の方が便利なのでＩＣにする場合、特にバ
イポーラではなくＣＭＯＳと集積する場合はこのような
カソードコモンがより現実的である。
Ｉ−Ｖ変換段のカソードコモンのＰＤ（アレイ）を配置
した場合を示す回路図である。４００１はＶｄｄ、４０
０２はＰＤ、４００５はＶS 、４００３はフィードバッ
ク抵抗ＲB 、３００４は本発明ＣＭＯＳ型アンプ回路部
を表わす。図３ではアノードコモン（接地）のＰＤアレ
イでの結線で回路例を示したがこのようにカソードコモ
ン（Ｖｄｄ）のＰＤアレイでの結線でも同様の構成が可
能である。ＰＤをＰＩＮ構造としたい場合は基板タイプ
がＮ型の基板の方が便利なのでＩＣにする場合、特にバ
イポーラではなくＣＭＯＳと集積する場合はこのような
カソードコモンがより現実的である。
【００１８】図５（ａ）は本発明第１実施例のアンプＩ
ＣのＣＭＯＳ型アンプ回路部（差動増幅器）５０１６の
構成の第１の例を示す回路図である。ＰＭＯＳ（Ｐチャ
ネル型ＭＯＳトランジスタ）１（５００４）とＰＭＯＳ
２（５００３）とＮＭＯＳ（Ｎチャネル型ＭＯＳトラン
ジスタ）１（５００９）とＮＭＯＳ２（５００８）とＮ
ＭＯＳ３（５０１３）とで構成されるカレントミラー型
差動回路部を有し、ＰＭＯＳ３（５００５）とＮＭＯＳ
４（５０１４）とで構成される出力バッファ部を有し、
出力端子（Ｖout ）５０１０を有し、Ｖｄｄ端子５００
１を有し、ＮＭＯＳ２のゲート（Ｇ）につながる入力端
子、−５００２を有し、ＧＮＤ端子５０１２を有し、Ｎ
ＭＯＳ１のゲート（Ｇ）につながる入力端子（＋）５０
１５を有する構成をとっている。ＮＭＯＳ３（５０１
３）およびＮＭＯＳ４（５０１４）のゲート（Ｇ）はＶ
ref ５０１１［ＧＮＤを基準とする基準電圧、図５
（ｂ）］に接続され定電流を得ている。
ＣのＣＭＯＳ型アンプ回路部（差動増幅器）５０１６の
構成の第１の例を示す回路図である。ＰＭＯＳ（Ｐチャ
ネル型ＭＯＳトランジスタ）１（５００４）とＰＭＯＳ
２（５００３）とＮＭＯＳ（Ｎチャネル型ＭＯＳトラン
ジスタ）１（５００９）とＮＭＯＳ２（５００８）とＮ
ＭＯＳ３（５０１３）とで構成されるカレントミラー型
差動回路部を有し、ＰＭＯＳ３（５００５）とＮＭＯＳ
４（５０１４）とで構成される出力バッファ部を有し、
出力端子（Ｖout ）５０１０を有し、Ｖｄｄ端子５００
１を有し、ＮＭＯＳ２のゲート（Ｇ）につながる入力端
子、−５００２を有し、ＧＮＤ端子５０１２を有し、Ｎ
ＭＯＳ１のゲート（Ｇ）につながる入力端子（＋）５０
１５を有する構成をとっている。ＮＭＯＳ３（５０１
３）およびＮＭＯＳ４（５０１４）のゲート（Ｇ）はＶ
ref ５０１１［ＧＮＤを基準とする基準電圧、図５
（ｂ）］に接続され定電流を得ている。
【００１９】入力端子（−）５００２にはＰＤ５００７
が接続されフィードバック抵抗ＲB（５００６）を介し
て出力端子（Ｖout ）５０１０に接続される。入力端子
（＋）５０１５には外部よりの基準電圧（ＶS ）が入力
される。このような回路構成のＣＭＯＳ型差動増幅器を
構成することで、従来のバイポーラ型差動増幅器に比べ
大巾な消費電流の低減がはかれたものである。
が接続されフィードバック抵抗ＲB（５００６）を介し
て出力端子（Ｖout ）５０１０に接続される。入力端子
（＋）５０１５には外部よりの基準電圧（ＶS ）が入力
される。このような回路構成のＣＭＯＳ型差動増幅器を
構成することで、従来のバイポーラ型差動増幅器に比べ
大巾な消費電流の低減がはかれたものである。
【００２０】図５（ｂ）は本発明第１実施例のアンプＩ
ＣのＣＭＯＳ型アンプ回路部内の基準電圧（Ｖref ）の
構成の一例を示す回路図である。エンハンスメント型Ｎ
ＭＯＳトランジスタ５０１８とデプレッション型ＮＭＯ
Ｓトランジスタの５０２０を図示するように結線するこ
とでＶref ５０１９が得られる。
ＣのＣＭＯＳ型アンプ回路部内の基準電圧（Ｖref ）の
構成の一例を示す回路図である。エンハンスメント型Ｎ
ＭＯＳトランジスタ５０１８とデプレッション型ＮＭＯ
Ｓトランジスタの５０２０を図示するように結線するこ
とでＶref ５０１９が得られる。
【００２１】図５（ｃ）は本発明第１実施例のアンプＩ
ＣのＣＭＯＳ型アンプ回路部５０３７の構成の第２の例
を示す回路図である。ＰＭＯＳ１（５０２３）とＰＭＯ
Ｓ２（５０２２）とＮＭＯＳ１（５０２９）とＮＭＯＳ
２（５０２７）とで構成されるカレントミラー型差動回
路部を有し、ＮＭＯＳ５（５０２４）とＮＭＯＳ４（５
０３０）とで構成される出力バッファ部を有し、出力端
子（Ｖout ）５０３１を有し、Ｖｄｄ端子５０２１を有
し、ＮＭＯＳ１のゲート（Ｇ）につながる入力端子
（−）５０３４を有し、ＧＮＤ端子５０３６を有し、Ｎ
ＭＯＳ２のゲート（Ｇ）につながる入力端子（＋）５０
２８を有する構成をとっている。ＮＭＯＳ３（５０３
３）およびＮＭＯＳ４（５０３０）のゲート（Ｇ）はＶ
ref ５０３５［基準電圧、図５（ｂ）に同様］に接続さ
れ定電流を得ている。
ＣのＣＭＯＳ型アンプ回路部５０３７の構成の第２の例
を示す回路図である。ＰＭＯＳ１（５０２３）とＰＭＯ
Ｓ２（５０２２）とＮＭＯＳ１（５０２９）とＮＭＯＳ
２（５０２７）とで構成されるカレントミラー型差動回
路部を有し、ＮＭＯＳ５（５０２４）とＮＭＯＳ４（５
０３０）とで構成される出力バッファ部を有し、出力端
子（Ｖout ）５０３１を有し、Ｖｄｄ端子５０２１を有
し、ＮＭＯＳ１のゲート（Ｇ）につながる入力端子
（−）５０３４を有し、ＧＮＤ端子５０３６を有し、Ｎ
ＭＯＳ２のゲート（Ｇ）につながる入力端子（＋）５０
２８を有する構成をとっている。ＮＭＯＳ３（５０３
３）およびＮＭＯＳ４（５０３０）のゲート（Ｇ）はＶ
ref ５０３５［基準電圧、図５（ｂ）に同様］に接続さ
れ定電流を得ている。
【００２２】入力端子（−）５０３４にはＰＤ５０３２
が接続されフィードバック抵抗ＲB（５０２５）を介し
て出力端子（Ｖout ）５０３１に接続される。入力端子
（＋）５０２８には外部よりの基準電圧５０２６
（ＶS ）が入力される。図５（ａ）の構成と異なるとこ
ろは出力バッファ部の一方のトランジスタがＰＭＯＳで
はなくＮＭＯＳ（ＮＭＯＳ５）になっている点と入力端
子の−、＋に接続されるＮＭＯＳ１、２が入れ替わって
いる点にある。このような構成にすることで図５（ａ）
のＣＭＯＳ型アンプの利点に加えてさらには位相補正が
要らなくなるという利点があげられる。
が接続されフィードバック抵抗ＲB（５０２５）を介し
て出力端子（Ｖout ）５０３１に接続される。入力端子
（＋）５０２８には外部よりの基準電圧５０２６
（ＶS ）が入力される。図５（ａ）の構成と異なるとこ
ろは出力バッファ部の一方のトランジスタがＰＭＯＳで
はなくＮＭＯＳ（ＮＭＯＳ５）になっている点と入力端
子の−、＋に接続されるＮＭＯＳ１、２が入れ替わって
いる点にある。このような構成にすることで図５（ａ）
のＣＭＯＳ型アンプの利点に加えてさらには位相補正が
要らなくなるという利点があげられる。
【００２３】図６（ａ）、（ｂ）は本発明第２実施例の
アンプＩＣを構成するカレントインバータ（Ｃｕｒｒｅ
ｎｔ Ｉｎｖｅｒｔｅｒ、電流反転器）要素を示す回路
図である。本発明アンプＩＣの構成要素として第１実施
例で説明してきたＣＭＯＳ型アンプ回路部に替えてカレ
ントインバータを用いた例を示すが、そのためにまず該
カレントインバータの基本動作を説明するものである。
定電流Ｉ1 ６００３と６００４は同じ定電流があたえら
れており、ＮＭＯＳ６００１のゲート（Ｇ）およびドレ
イン（Ｄ）には電流成分Ｉin ６００５が与えられた
時、同ゲート（Ｇ）が接続されたＮＭＯＳ６００２のド
レイン（Ｄ）からＩout ６００６が得られる。この時Ｉ
out ＝−Ｉinが成り立つ。
アンプＩＣを構成するカレントインバータ（Ｃｕｒｒｅ
ｎｔ Ｉｎｖｅｒｔｅｒ、電流反転器）要素を示す回路
図である。本発明アンプＩＣの構成要素として第１実施
例で説明してきたＣＭＯＳ型アンプ回路部に替えてカレ
ントインバータを用いた例を示すが、そのためにまず該
カレントインバータの基本動作を説明するものである。
定電流Ｉ1 ６００３と６００４は同じ定電流があたえら
れており、ＮＭＯＳ６００１のゲート（Ｇ）およびドレ
イン（Ｄ）には電流成分Ｉin ６００５が与えられた
時、同ゲート（Ｇ）が接続されたＮＭＯＳ６００２のド
レイン（Ｄ）からＩout ６００６が得られる。この時Ｉ
out ＝−Ｉinが成り立つ。
【００２４】実際の回路は図６（ｂ）のような構成とな
る。ＰＭＯＳ１（６００８）とＰＭＯＳ２（６００９）
はゲート（Ｇ）をＶref ［Ｖｄｄ基準の基準電圧、図５
（ｂ）で説明したものに対してＰＭＯＳのエンハンスメ
ントとデプレッションなどで構成しても良い］に接続さ
れ同じ定電流をそれぞれＮＭＯＳ１（６０１１）とＮＭ
ＯＳ２（６０１２）に与え、ＰＤ６００７から出力電流
Ｉin（６０１３）はＩout （−Ｉin）６０１４として出
力される。
る。ＰＭＯＳ１（６００８）とＰＭＯＳ２（６００９）
はゲート（Ｇ）をＶref ［Ｖｄｄ基準の基準電圧、図５
（ｂ）で説明したものに対してＰＭＯＳのエンハンスメ
ントとデプレッションなどで構成しても良い］に接続さ
れ同じ定電流をそれぞれＮＭＯＳ１（６０１１）とＮＭ
ＯＳ２（６０１２）に与え、ＰＤ６００７から出力電流
Ｉin（６０１３）はＩout （−Ｉin）６０１４として出
力される。
【００２５】図７は本発明第２実施例のアンプＩＣ７０
０２を示す回路図である。全体の機能（Ｆocus信号やＴ
rack信号などの演算ロジックも含めて）は図３で示した
第１実施例で示してアンプＩＣと同様の機能をはたすも
のであるが、構成要素としてＣＭＯＳ型アンプ回路の替
わりに前述したカレントインバータ要素を使用している
点が特徴である。Ａ１のＰＤ２００１の出力はカレント
インバータ要素７００１を介して−Ａ１信号出力（電
流）７００５として取り出されて、同様に取り出された
−Ａ２（７００９）、−Ａ３（７０１４）、−Ａ４（７
０１９）、−Ｂ１（７０２３）、−Ｂ２（７０２８）、
−Ｂ３（７０３３）、−Ｂ４（７０３７）と図示するご
とく結線され、すなわちワイヤード和算（電流のまま和
算・差算段７０３９）された後アンプ回路部ｄ３（７０
２４）にて極性反転およびＩ−Ｖ変換（Ｉ−Ｖ変換段７
０４０）されてＲＦ信号［（Ａ１＋Ａ２＋Ａ３＋Ａ４）
＋（Ｂ１＋Ｂ２＋Ｂ３＋Ｂ４）］としてＲＦ信号出力端
子７０２５へ出力される。一方、さらにもう一段のカレ
ントインバータ７００７を経たＡ１信号出力（電流）は
＋Ａ１（７００６）として、−Ａ２（７００８）、＋Ａ
３（７０１３）、−Ａ４（７０１８）、−Ｂ１（７０２
２）、＋Ｂ２（７０２７）、−Ｂ３（７０３２）、＋Ｂ
４（７０３６）と同様ワイヤード和算された後アンプ回
路部ｄ２（７０１５）で反転およびＩ−Ｖ変換されてＴ
rack信号［（Ａ２＋Ａ４＋Ｂ１＋Ｂ３）−（Ａ１＋Ａ３
＋Ｂ２＋Ｂ４）］としてＴrack信号出力端子７０１６へ
出力される。さらに−Ａ１（７００５）と同様の極性Ａ
１出力信号の−Ａ１（７００４）は同様、−Ａ２（７０
１０）、＋Ａ３（７０１７）、＋Ａ４（７０２０）、＋
Ｂ１（７０２６）、＋Ｂ２（７０３０）、−Ｂ３（７０
３５）、−Ｂ４（７０３４）とワイヤード和算された後
アンプ回路部ｄ１（７０１１）で反転およびＩ−Ｖ変換
されてＦocus信号［（Ａ１＋Ａ２＋Ｂ３＋Ｂ４）−（Ｂ
１＋Ｂ２＋Ａ３＋Ａ４）］としてＦocus信号出力端子７
０１２へ出力される。ここで７００３はＰＭＯＳ定電流
を与えるＶref 、７０２１はＶS 電圧入力端子、７０２
９はＧＮＤ端子、７０３１はＶｄｄ端子、７０３４はＶ
ｓｓ（必要な場合）端子をあらわす。
０２を示す回路図である。全体の機能（Ｆocus信号やＴ
rack信号などの演算ロジックも含めて）は図３で示した
第１実施例で示してアンプＩＣと同様の機能をはたすも
のであるが、構成要素としてＣＭＯＳ型アンプ回路の替
わりに前述したカレントインバータ要素を使用している
点が特徴である。Ａ１のＰＤ２００１の出力はカレント
インバータ要素７００１を介して−Ａ１信号出力（電
流）７００５として取り出されて、同様に取り出された
−Ａ２（７００９）、−Ａ３（７０１４）、−Ａ４（７
０１９）、−Ｂ１（７０２３）、−Ｂ２（７０２８）、
−Ｂ３（７０３３）、−Ｂ４（７０３７）と図示するご
とく結線され、すなわちワイヤード和算（電流のまま和
算・差算段７０３９）された後アンプ回路部ｄ３（７０
２４）にて極性反転およびＩ−Ｖ変換（Ｉ−Ｖ変換段７
０４０）されてＲＦ信号［（Ａ１＋Ａ２＋Ａ３＋Ａ４）
＋（Ｂ１＋Ｂ２＋Ｂ３＋Ｂ４）］としてＲＦ信号出力端
子７０２５へ出力される。一方、さらにもう一段のカレ
ントインバータ７００７を経たＡ１信号出力（電流）は
＋Ａ１（７００６）として、−Ａ２（７００８）、＋Ａ
３（７０１３）、−Ａ４（７０１８）、−Ｂ１（７０２
２）、＋Ｂ２（７０２７）、−Ｂ３（７０３２）、＋Ｂ
４（７０３６）と同様ワイヤード和算された後アンプ回
路部ｄ２（７０１５）で反転およびＩ−Ｖ変換されてＴ
rack信号［（Ａ２＋Ａ４＋Ｂ１＋Ｂ３）−（Ａ１＋Ａ３
＋Ｂ２＋Ｂ４）］としてＴrack信号出力端子７０１６へ
出力される。さらに−Ａ１（７００５）と同様の極性Ａ
１出力信号の−Ａ１（７００４）は同様、−Ａ２（７０
１０）、＋Ａ３（７０１７）、＋Ａ４（７０２０）、＋
Ｂ１（７０２６）、＋Ｂ２（７０３０）、−Ｂ３（７０
３５）、−Ｂ４（７０３４）とワイヤード和算された後
アンプ回路部ｄ１（７０１１）で反転およびＩ−Ｖ変換
されてＦocus信号［（Ａ１＋Ａ２＋Ｂ３＋Ｂ４）−（Ｂ
１＋Ｂ２＋Ａ３＋Ａ４）］としてＦocus信号出力端子７
０１２へ出力される。ここで７００３はＰＭＯＳ定電流
を与えるＶref 、７０２１はＶS 電圧入力端子、７０２
９はＧＮＤ端子、７０３１はＶｄｄ端子、７０３４はＶ
ｓｓ（必要な場合）端子をあらわす。
【００２６】このようにカレントインバータ要素を使用
する構成で電流のまま和算・差算を行い（ワイヤードで
できる）最終段のアンプでＩ−Ｖ変換を行うというアン
プＩＣを実現した結果帯域３２ＭＨｚでも１６ｍＡTyp
と第１実施例よりさらに低消費電流化がはかれたもので
ある。逆に言うと消費電流が同等とした場合はさらに高
速化が可能となることも意味する。それは電流のまま演
算を行い最終段でＩ−Ｖ変換するという手段が重要な役
割をはたしていると言える。加えて、なんといっても効
果が大きかったのがチップサイズの低減が大巾にはかれ
たことがあげられる。第１実施例に比べて３０％以上の
チップ面積の縮小化が可能となったものである。
する構成で電流のまま和算・差算を行い（ワイヤードで
できる）最終段のアンプでＩ−Ｖ変換を行うというアン
プＩＣを実現した結果帯域３２ＭＨｚでも１６ｍＡTyp
と第１実施例よりさらに低消費電流化がはかれたもので
ある。逆に言うと消費電流が同等とした場合はさらに高
速化が可能となることも意味する。それは電流のまま演
算を行い最終段でＩ−Ｖ変換するという手段が重要な役
割をはたしていると言える。加えて、なんといっても効
果が大きかったのがチップサイズの低減が大巾にはかれ
たことがあげられる。第１実施例に比べて３０％以上の
チップ面積の縮小化が可能となったものである。
【００２７】Ｆocus信号とかＴrack信号とかの算出のロ
ジック（演算）はＰＤアレイの配置の仕方や数等色々な
ケースが考えられる。ここまでの第１および第２実施例
で紹介してきたのはその一例である。しかしながらここ
で開示してきた技術の骨子はたとえＰＤの数が変わった
り算出ロジックが変わったりしても充分有効であり、適
応可能であることは言うまでもない。
ジック（演算）はＰＤアレイの配置の仕方や数等色々な
ケースが考えられる。ここまでの第１および第２実施例
で紹介してきたのはその一例である。しかしながらここ
で開示してきた技術の骨子はたとえＰＤの数が変わった
り算出ロジックが変わったりしても充分有効であり、適
応可能であることは言うまでもない。
【００２８】図８は本発明第３実施例のアンプＩＣの１
chあたり（１チャネル、１chとはＰＤ１つあたりという
意味）の回路８００１を示すシステムブロック図であ
る。ＰＤ８００４からの信号が入力されるステージ１回
路部（初段アンプ部、カレントインバータ、ゲインコン
トロールなどで構成される）８０１３が構成する電流の
ままの和算・差算段（複数チャネルの場合演算ができる
が本実施例においては当面１ch、単チャネルで説明して
いくので演算については第２実施例と同様の構成をとれ
ば良いものである）８０３９を有し、ステージ２回路部
（Ｉ−Ｖ変換アンプ）が構成するＩ−Ｖ変換段８０４０
を有し、信号微分用容量（２．０ｐＦ）８０１５とステ
ージ３回路部（トランスインピーダンスアンプ）８０２
１とステージ４回路部（アナログ波形→デジタル波形、
コンパレータ）８００８（立ち上がり検出コンパレータ
部）および８０２５（立ち下がり検出コンパレータ部）
の入力側で構成される微分波形回路段８０４１を有し、
該ステージ４回路部８００８および８０２５の出力側と
複数のロジックゲート回路部（インバータ：ＩＮＶ１
（８００９）、ＩＮＶ２（８０２８）、ＩＮＶ３（８０
２９））とステージ５（出力バッファ部）８０１７とで
構成されるデジタル回路段８０４２を有し、該ステージ
１回路部および該ステージ２回路部および該ステージ３
回路部に同時に作用する機能を有するバイアス制御回路
部８００３を有する構成をとるものである。８００２は
外付け抵抗Ｒ１（Ｉref ：消費電流を決定するＲref 、
２〜１０ＫΩの範囲で調整する）、８０３１〜８０３４
はゲインコントロール用外付け抵抗Ｒ１〜Ｒ５（いずれ
も１００ＫΩ）、８０３５〜８０３８はゲインコントロ
ール用ビット選択外付けスイッチ（ＳＷ）である。８０
０５は抵抗Ｒ６（２３ＫΩ）、８００６は抵抗Ｒ７（２
ＫΩ）、８０２２は抵抗Ｒ８（２ＫΩ）、８０２３は抵
抗Ｒ９（２３ＫΩ）、８００７は外付け抵抗Ｒ１０（１
ＭΩ）、８０１２は外付け抵抗Ｒ１１（０〜５ＫΩポテ
ンショ）、８０２４は外付け抵抗Ｒ１２（１ＭΩ），８
０２７は出力端子、８０１１はＶｄｄ端子（８０４４は
Ｖｄｄ）、８０３０はＧＮＤ端子（８０４５はＧＮＤ）
［ＶｄｄやＧＮＤは前にも記述したがシステム構成によ
ってはアナログＶｄｄ、デジタルＶｄｄ、アナログＧＮ
Ｄ、デジタルＶｓｓ等の複数の電源構成をとるものでも
良い。］を表す。
chあたり（１チャネル、１chとはＰＤ１つあたりという
意味）の回路８００１を示すシステムブロック図であ
る。ＰＤ８００４からの信号が入力されるステージ１回
路部（初段アンプ部、カレントインバータ、ゲインコン
トロールなどで構成される）８０１３が構成する電流の
ままの和算・差算段（複数チャネルの場合演算ができる
が本実施例においては当面１ch、単チャネルで説明して
いくので演算については第２実施例と同様の構成をとれ
ば良いものである）８０３９を有し、ステージ２回路部
（Ｉ−Ｖ変換アンプ）が構成するＩ−Ｖ変換段８０４０
を有し、信号微分用容量（２．０ｐＦ）８０１５とステ
ージ３回路部（トランスインピーダンスアンプ）８０２
１とステージ４回路部（アナログ波形→デジタル波形、
コンパレータ）８００８（立ち上がり検出コンパレータ
部）および８０２５（立ち下がり検出コンパレータ部）
の入力側で構成される微分波形回路段８０４１を有し、
該ステージ４回路部８００８および８０２５の出力側と
複数のロジックゲート回路部（インバータ：ＩＮＶ１
（８００９）、ＩＮＶ２（８０２８）、ＩＮＶ３（８０
２９））とステージ５（出力バッファ部）８０１７とで
構成されるデジタル回路段８０４２を有し、該ステージ
１回路部および該ステージ２回路部および該ステージ３
回路部に同時に作用する機能を有するバイアス制御回路
部８００３を有する構成をとるものである。８００２は
外付け抵抗Ｒ１（Ｉref ：消費電流を決定するＲref 、
２〜１０ＫΩの範囲で調整する）、８０３１〜８０３４
はゲインコントロール用外付け抵抗Ｒ１〜Ｒ５（いずれ
も１００ＫΩ）、８０３５〜８０３８はゲインコントロ
ール用ビット選択外付けスイッチ（ＳＷ）である。８０
０５は抵抗Ｒ６（２３ＫΩ）、８００６は抵抗Ｒ７（２
ＫΩ）、８０２２は抵抗Ｒ８（２ＫΩ）、８０２３は抵
抗Ｒ９（２３ＫΩ）、８００７は外付け抵抗Ｒ１０（１
ＭΩ）、８０１２は外付け抵抗Ｒ１１（０〜５ＫΩポテ
ンショ）、８０２４は外付け抵抗Ｒ１２（１ＭΩ），８
０２７は出力端子、８０１１はＶｄｄ端子（８０４４は
Ｖｄｄ）、８０３０はＧＮＤ端子（８０４５はＧＮＤ）
［ＶｄｄやＧＮＤは前にも記述したがシステム構成によ
ってはアナログＶｄｄ、デジタルＶｄｄ、アナログＧＮ
Ｄ、デジタルＶｓｓ等の複数の電源構成をとるものでも
良い。］を表す。
【００２９】図９は本発明第３実施例のアンプＩＣの図
８におけるノード２（８０１４）（定性的には電流では
あるがノード１（８０１３）も同じと考えてよい）、ノ
ード３（８０２０）（定性的にはノード４（８０１６）
も同じと考えてよい）、ノード５（８０１０）、ノード
６（８０３０）、ノード７（８０２６）（＝出力端子波
形）それぞれにおける信号電圧波形を表す模式図であ
る。横軸は時間軸である。ノード２の電圧波形が微分回
路を経ることでノード３のような波形となりＴＨＨigh
（スレッショルド上側）とＴＨ Ｌow（スレッショルド
下側）を規定したコンパレータ回路部８００８と８０２
５を経ることでノード５、ノード６のような元々の波形
の立上りと立下りだけを取りだしたデジタル波形を得
る。
８におけるノード２（８０１４）（定性的には電流では
あるがノード１（８０１３）も同じと考えてよい）、ノ
ード３（８０２０）（定性的にはノード４（８０１６）
も同じと考えてよい）、ノード５（８０１０）、ノード
６（８０３０）、ノード７（８０２６）（＝出力端子波
形）それぞれにおける信号電圧波形を表す模式図であ
る。横軸は時間軸である。ノード２の電圧波形が微分回
路を経ることでノード３のような波形となりＴＨＨigh
（スレッショルド上側）とＴＨ Ｌow（スレッショルド
下側）を規定したコンパレータ回路部８００８と８０２
５を経ることでノード５、ノード６のような元々の波形
の立上りと立下りだけを取りだしたデジタル波形を得
る。
【００３０】さらにステージ５のロジックゲート回路部
を経ることでノード７の波形（矩形波に復調）を得るも
のである。各回路部の詳細は後述するがこのような波形
処理の構成をとることで、入力波形における直流成分に
近いノイズやオフセット成分の増幅を抑えることが可能
となった。
を経ることでノード７の波形（矩形波に復調）を得るも
のである。各回路部の詳細は後述するがこのような波形
処理の構成をとることで、入力波形における直流成分に
近いノイズやオフセット成分の増幅を抑えることが可能
となった。
【００３１】つまり、各アンプ回路部でのバイアス電流
をしぼってもＳ／Ｎの低下が発生せずさらに低消費電流
化（逆に言うと高速化）がはかれたものである。この場
合帯域３０ＭＨｚで１．２５ｍＡTyp ／チャネルあたり
（第２実施例までの説明との比較では×８で約１０ｍＡ
と考えれば良い）が得られた。第１および第２実施例ま
でで説明してきたような複数ＰＤ信号の和算・差算演算
を行う場合、同様にステージ１のカレントインバータで
行ってももちろん良いが、例えばＲＦ信号のように全て
の信号の和をとるような演算ではデジタル段以降で演算
処理するような構成としてもより低消費電流化がはかれ
るものである。
をしぼってもＳ／Ｎの低下が発生せずさらに低消費電流
化（逆に言うと高速化）がはかれたものである。この場
合帯域３０ＭＨｚで１．２５ｍＡTyp ／チャネルあたり
（第２実施例までの説明との比較では×８で約１０ｍＡ
と考えれば良い）が得られた。第１および第２実施例ま
でで説明してきたような複数ＰＤ信号の和算・差算演算
を行う場合、同様にステージ１のカレントインバータで
行ってももちろん良いが、例えばＲＦ信号のように全て
の信号の和をとるような演算ではデジタル段以降で演算
処理するような構成としてもより低消費電流化がはかれ
るものである。
【００３２】図１０は本発明第３実施例のアンプＩＣに
おけるバイアス制御回路部１０００２を示す回路図であ
る。１０００４はＰＭＯＳ［Ｗ／Ｌ（ゲートのＷidth／
Ｌength ）が１００／１．４μｍということ、以下単
に”１００／１．４”というような表現に略す］、１０
００７はＰＭＯＳ（１００／１．４）、１０００３はＰ
ＭＯＳ（１００／１．４）、１０００６はＰＭＯＳ（１
００／１．４）、１００１０はＮＭＯＳ（４０／３．
６）、１００１２はＮＭＯＳ（４０／１．２），１００
０８はＩＩＮ（ＶＭＩＨ）端子、１０００５はＶＨＩ
（出力）端子、１０００９はＶＭＩ（出力）端子、１０
０１１はＶＬＯ（出力）端子、１０００１はＶｄｄ端
子、１００１３はＧＮＤ端子である。
おけるバイアス制御回路部１０００２を示す回路図であ
る。１０００４はＰＭＯＳ［Ｗ／Ｌ（ゲートのＷidth／
Ｌength ）が１００／１．４μｍということ、以下単
に”１００／１．４”というような表現に略す］、１０
００７はＰＭＯＳ（１００／１．４）、１０００３はＰ
ＭＯＳ（１００／１．４）、１０００６はＰＭＯＳ（１
００／１．４）、１００１０はＮＭＯＳ（４０／３．
６）、１００１２はＮＭＯＳ（４０／１．２），１００
０８はＩＩＮ（ＶＭＩＨ）端子、１０００５はＶＨＩ
（出力）端子、１０００９はＶＭＩ（出力）端子、１０
０１１はＶＬＯ（出力）端子、１０００１はＶｄｄ端
子、１００１３はＧＮＤ端子である。
【００３３】このような構成の回路をとることで、ステ
ージ２およびステージ３回路部のアンプの直流成分が飽
和するのを防ぐため各バイアス（ＶＨＩ、ＶＭＩ、ＶＬ
ＯこれらとＶＭＩＨの関係において）を制御してやると
いうものである。図１１は本発明第３実施例のアンプＩ
Ｃにおけるステージ１回路部（カレントインバータ＋ゲ
インコントロール）１１００２を示す回路図である。
ージ２およびステージ３回路部のアンプの直流成分が飽
和するのを防ぐため各バイアス（ＶＨＩ、ＶＭＩ、ＶＬ
ＯこれらとＶＭＩＨの関係において）を制御してやると
いうものである。図１１は本発明第３実施例のアンプＩ
Ｃにおけるステージ１回路部（カレントインバータ＋ゲ
インコントロール）１１００２を示す回路図である。
【００３４】１１００４はＰＭＯＳ（６４／１．４）、
１１００５はＰＭＯＳ（１２／１．４）、１１００６は
ＰＭＯＳ（１２／１．４）、１１００７はＰＭＯＳ（２
２／１．４）、１１００８はＰＭＯＳ（４５／１．
４）、１１００９はＰＭＯＳ（９０／１．４）、１１０
１０はＰＭＯＳ（６４／１．４）、１１０１１はＰＭＯ
Ｓ（１２／１．４）、１１０１２はＰＭＯＳ（１２／
１．４）、１１０１３はＰＭＯＳ（２２／１．４）、１
１０１４はＰＭＯＳ（４５／１．４）、１１０１５はＰ
ＭＯＳ（９０／１．４）、１１０１７はＰＭＯＳ（１２
／１．４）、１１０１８はＰＭＯＳ（２２／１．４）、
１１０１９はＰＭＯＳ（４５／１．４）、１１０２０は
ＰＭＯＳ（９０／１．４）、１１０２２はＮＭＯＳ（３
２／２）、１１０２３はＮＭＯＳ（６４／２）、１１０
２４はＮＭＯＳ（１２８／２）、１１０２５はＮＭＯＳ
（２５６／２）、１１０２８はＮＭＯＳ（２５６／
２）、１１０２９はＮＭＯＳ（３２／２）、１１０３０
はＮＭＯＳ（３２／２）、１１０３１はＮＭＯＳ（６４
／２）、１１０３２はＮＭＯＳ（１２８／２）、１１０
３３はＮＭＯＳ（２５６／２）、１１０３４はロジック
ゲートのインバータ（ＩＮＶ、以降ロジックゲート類の
ＶｄｄとＧＮＤは省略する）１１０３５はＩＮＶ、１１
０３６はＩＮＶ、１１０３７はＩＮＶ、１１０２６はフ
ィードバック抵抗ＲＦ（２０ＫΩ）、１１００３ＶＨＩ
（入力）端子、１１０１６はＶＭＩＨ（入力）端子、１
１０２７はＡＩＮ（ＰＤからの信号入力）端子、１１０
３８はＡＤＪ０端子、１１０３９はＡＤＪ１端子、１１
０４０はＡＤＪ２端子、１１０４１はＡＤＪ３端子、１
１０４２はＧＮＤ端子１１０２１はＡＯＵＴ（出力）端
子、１１００１はＶｄｄ端子である。１１００４から１
１０１５の定電流用ＰＭＯＳはＶＨＩおよびＶＭＩＨで
制御されるカスコード接続なのでインピーダンスを高く
して使用できる。図８に示したＳＷ８０３５〜８０３８
の状態では図１１における１１０３０〜１１０３３のＮ
ＭＯＳは全て動作可能となるがＳＷ８０３５〜８０３８
を全てＯＮにすると１１０２９のＮＭＯＳのみがカレン
トインバータとして動作することになる。カレントイン
バータをこのような構成にすることにより、単にトラン
スインピーダンスだけでなくゲイン可変のアンプ機能を
も持たすことが可能となった。したがって、アプリケー
ション（光の強さ）に応じたカレントインバータのゲイ
ンの調整が可能であり広いダイナミックレンヂに対応で
きるアンプＩＣである。
１１００５はＰＭＯＳ（１２／１．４）、１１００６は
ＰＭＯＳ（１２／１．４）、１１００７はＰＭＯＳ（２
２／１．４）、１１００８はＰＭＯＳ（４５／１．
４）、１１００９はＰＭＯＳ（９０／１．４）、１１０
１０はＰＭＯＳ（６４／１．４）、１１０１１はＰＭＯ
Ｓ（１２／１．４）、１１０１２はＰＭＯＳ（１２／
１．４）、１１０１３はＰＭＯＳ（２２／１．４）、１
１０１４はＰＭＯＳ（４５／１．４）、１１０１５はＰ
ＭＯＳ（９０／１．４）、１１０１７はＰＭＯＳ（１２
／１．４）、１１０１８はＰＭＯＳ（２２／１．４）、
１１０１９はＰＭＯＳ（４５／１．４）、１１０２０は
ＰＭＯＳ（９０／１．４）、１１０２２はＮＭＯＳ（３
２／２）、１１０２３はＮＭＯＳ（６４／２）、１１０
２４はＮＭＯＳ（１２８／２）、１１０２５はＮＭＯＳ
（２５６／２）、１１０２８はＮＭＯＳ（２５６／
２）、１１０２９はＮＭＯＳ（３２／２）、１１０３０
はＮＭＯＳ（３２／２）、１１０３１はＮＭＯＳ（６４
／２）、１１０３２はＮＭＯＳ（１２８／２）、１１０
３３はＮＭＯＳ（２５６／２）、１１０３４はロジック
ゲートのインバータ（ＩＮＶ、以降ロジックゲート類の
ＶｄｄとＧＮＤは省略する）１１０３５はＩＮＶ、１１
０３６はＩＮＶ、１１０３７はＩＮＶ、１１０２６はフ
ィードバック抵抗ＲＦ（２０ＫΩ）、１１００３ＶＨＩ
（入力）端子、１１０１６はＶＭＩＨ（入力）端子、１
１０２７はＡＩＮ（ＰＤからの信号入力）端子、１１０
３８はＡＤＪ０端子、１１０３９はＡＤＪ１端子、１１
０４０はＡＤＪ２端子、１１０４１はＡＤＪ３端子、１
１０４２はＧＮＤ端子１１０２１はＡＯＵＴ（出力）端
子、１１００１はＶｄｄ端子である。１１００４から１
１０１５の定電流用ＰＭＯＳはＶＨＩおよびＶＭＩＨで
制御されるカスコード接続なのでインピーダンスを高く
して使用できる。図８に示したＳＷ８０３５〜８０３８
の状態では図１１における１１０３０〜１１０３３のＮ
ＭＯＳは全て動作可能となるがＳＷ８０３５〜８０３８
を全てＯＮにすると１１０２９のＮＭＯＳのみがカレン
トインバータとして動作することになる。カレントイン
バータをこのような構成にすることにより、単にトラン
スインピーダンスだけでなくゲイン可変のアンプ機能を
も持たすことが可能となった。したがって、アプリケー
ション（光の強さ）に応じたカレントインバータのゲイ
ンの調整が可能であり広いダイナミックレンヂに対応で
きるアンプＩＣである。
【００３５】図１２は本発明第３実施例のアンプＩＣに
おけるステージ２回路部（Ｉ−Ｖ変換アンプ）およびス
テージ３回路部（トランスインピーダンスアンプ）を構
成する差動アンプ１２００２を示す回路図である。１２
００４はＰＭＯＳ（５０／１．４）、１２００６はＰＭ
ＯＳ（５０／１．４）、１２０１２はＮＭＯＳ（１２８
／２）、１２０１１はＮＭＯＳ（１２８／２）、１２０
１４はＮＭＯＳ（８０／１．２）、１２００７はフィー
ドバック抵抗ＲＦ（２０ＫΩ）、１２００３はＶＨＩ
（入力）端子、１２００５はＶＭＩＨ（入力）端子、１
２００９はＡＩＮ（入力）端子、１２０１０はＶＭＩＬ
（入力）端子、１２０１３はＶＬＯ（入力）端子、１２
０１５はＧＮＤ端子、１２００８はＡＯＵＴ（出力）端
子、１２００１はＶｄｄ端子を表わす。
おけるステージ２回路部（Ｉ−Ｖ変換アンプ）およびス
テージ３回路部（トランスインピーダンスアンプ）を構
成する差動アンプ１２００２を示す回路図である。１２
００４はＰＭＯＳ（５０／１．４）、１２００６はＰＭ
ＯＳ（５０／１．４）、１２０１２はＮＭＯＳ（１２８
／２）、１２０１１はＮＭＯＳ（１２８／２）、１２０
１４はＮＭＯＳ（８０／１．２）、１２００７はフィー
ドバック抵抗ＲＦ（２０ＫΩ）、１２００３はＶＨＩ
（入力）端子、１２００５はＶＭＩＨ（入力）端子、１
２００９はＡＩＮ（入力）端子、１２０１０はＶＭＩＬ
（入力）端子、１２０１３はＶＬＯ（入力）端子、１２
０１５はＧＮＤ端子、１２００８はＡＯＵＴ（出力）端
子、１２００１はＶｄｄ端子を表わす。
【００３６】図１３は本発明第３実施例のアンプＩＣに
おけるステージ４回路部８００８および８０２５を構成
するコンパレータを示す回路図である。１３００３はＰ
ＭＯＳ（３６／４．２）、１３００４はＰＭＯＳ（３０
／４．２）、１３００５はＰＭＯＳ（３６／４．２）、
１３００７はＮＭＯＳ（２４／１．２）、１３００８は
ＮＭＯＳ（２４／１．２）、１３０１１はＮＭＯＳ（２
４／３．６）、１３０１２はＮＭＯＳ（１２／３．
６）、１３００６はＡＩＮＰ（入力）端子、１３０１０
はＡＩＮＮ（入力）端子、１３０１３はＧＮＤ端子、１
３００９はＤＯＵＴ（出力）端子、１３００１はＶｄｄ
端子を表わす。
おけるステージ４回路部８００８および８０２５を構成
するコンパレータを示す回路図である。１３００３はＰ
ＭＯＳ（３６／４．２）、１３００４はＰＭＯＳ（３０
／４．２）、１３００５はＰＭＯＳ（３６／４．２）、
１３００７はＮＭＯＳ（２４／１．２）、１３００８は
ＮＭＯＳ（２４／１．２）、１３０１１はＮＭＯＳ（２
４／３．６）、１３０１２はＮＭＯＳ（１２／３．
６）、１３００６はＡＩＮＰ（入力）端子、１３０１０
はＡＩＮＮ（入力）端子、１３０１３はＧＮＤ端子、１
３００９はＤＯＵＴ（出力）端子、１３００１はＶｄｄ
端子を表わす。
【００３７】図１４は本発明第３実施例のアンプＩＣに
おけるステージ５回路部を構成する出力バッファ部１４
００１を示す回路図である。１４００３及び１４０１１
はＭＵＸ回路部（詳しくは後述する）、１４００５はバ
ッファ（ＢＵＦ）、１４００７はＮＯＲゲート、１４０
０８および１４０１２はインバータ、１４００２はＳＨ
（入力）端子、１４０１０はＳＬ（入力）端子、１４０
１３はＲＥＳＥＴ（入力）端子、１４００７および１４
０１４はＮＯＲゲート、１４０１５はＧＮＤ端子、１４
００９はＤＯＵＴ（出力）端子、１４００６はＯＰＴ
（出力）端子、１４００４はＶｄｄ端子を表わす。ロジ
ックゲート類のＶｄｄ、ＧＮＤは記載を省略してある。
おけるステージ５回路部を構成する出力バッファ部１４
００１を示す回路図である。１４００３及び１４０１１
はＭＵＸ回路部（詳しくは後述する）、１４００５はバ
ッファ（ＢＵＦ）、１４００７はＮＯＲゲート、１４０
０８および１４０１２はインバータ、１４００２はＳＨ
（入力）端子、１４０１０はＳＬ（入力）端子、１４０
１３はＲＥＳＥＴ（入力）端子、１４００７および１４
０１４はＮＯＲゲート、１４０１５はＧＮＤ端子、１４
００９はＤＯＵＴ（出力）端子、１４００６はＯＰＴ
（出力）端子、１４００４はＶｄｄ端子を表わす。ロジ
ックゲート類のＶｄｄ、ＧＮＤは記載を省略してある。
【００３８】図１５は本発明第３実施例のアンプＩＣに
おけるステージ５回路部内のＭＵＸ回路部１５００１を
示す回路図である。１５００３および１５００６および
１５０１０はＮＡＮＤゲート、１５００９はインバー
タ、１５００２はＳＥＬＨ（入力）端子、１５００５は
ＳＥＬＬ（入力）端子、１５００８はＳＥＬ（入力）端
子、１５０１１はＧＮＤ端子、１５００７はＯＵＴ端
子、１５００４はＶｄｄ端子を表わす。
おけるステージ５回路部内のＭＵＸ回路部１５００１を
示す回路図である。１５００３および１５００６および
１５０１０はＮＡＮＤゲート、１５００９はインバー
タ、１５００２はＳＥＬＨ（入力）端子、１５００５は
ＳＥＬＬ（入力）端子、１５００８はＳＥＬ（入力）端
子、１５０１１はＧＮＤ端子、１５００７はＯＵＴ端
子、１５００４はＶｄｄ端子を表わす。
【００３９】図１６は本発明第３実施例のアンプＩＣを
用いた光ファイバ使用の通信ケーブルモジュール１６０
０３を示すシステムブロック図である。１６００４は送
信モジュール部、１６００５は受信モジュール部、１６
００１は入力デジタル信号、１６００６は発光ダイオー
ド（ＬＥＤ）、１６００７発光光、１６００８は光ファ
イバーケーブル、１６０１０は入射光、１６００９はＰ
Ｄ、１６０１１は本発明第３実施例のアンプＩＣで複数
チャネル対応に集積化されたもの、１６０１２は出力デ
ジタル信号、１６００２は入力端子、１６０１６はＬＥ
ＤドライバＩＣ、１６０１４は光コネクタ部、１６０１
５は光ファイババンドルケーブル（光ファイバーが例え
ば１０本とか束ねられたもの）、１６０１３は出力端子
を表す。本発明第３実施例のアンプＩＣはこのように、
シングルモードのベースバンド信号を多（複数）チャネ
ル並べて使用するシステムに使用すると有効であるが、
もちろん第１・第２実施例で説明してきたＰＤアレイの
和算・差算演算に使用しても有効である。
用いた光ファイバ使用の通信ケーブルモジュール１６０
０３を示すシステムブロック図である。１６００４は送
信モジュール部、１６００５は受信モジュール部、１６
００１は入力デジタル信号、１６００６は発光ダイオー
ド（ＬＥＤ）、１６００７発光光、１６００８は光ファ
イバーケーブル、１６０１０は入射光、１６００９はＰ
Ｄ、１６０１１は本発明第３実施例のアンプＩＣで複数
チャネル対応に集積化されたもの、１６０１２は出力デ
ジタル信号、１６００２は入力端子、１６０１６はＬＥ
ＤドライバＩＣ、１６０１４は光コネクタ部、１６０１
５は光ファイババンドルケーブル（光ファイバーが例え
ば１０本とか束ねられたもの）、１６０１３は出力端子
を表す。本発明第３実施例のアンプＩＣはこのように、
シングルモードのベースバンド信号を多（複数）チャネ
ル並べて使用するシステムに使用すると有効であるが、
もちろん第１・第２実施例で説明してきたＰＤアレイの
和算・差算演算に使用しても有効である。
【００４０】
【発明の効果】以上説明してきたように本発明によれば
フォトダイオードの出力電流を電圧に変換して出力する
半導体集積回路装置（アンプＩＣ）においてかつてない
高性能かつ低コストの該アンプＩＣを実現するという効
果がある。
フォトダイオードの出力電流を電圧に変換して出力する
半導体集積回路装置（アンプＩＣ）においてかつてない
高性能かつ低コストの該アンプＩＣを実現するという効
果がある。
【図１】本発明第１実施例の半導体集積回路装置（以下
本発明のアンプＩＣと称する）１００８を使用した光ピ
ックアップモジュールを示す外形図である。
本発明のアンプＩＣと称する）１００８を使用した光ピ
ックアップモジュールを示す外形図である。
【図２】（ａ）〜（ｄ）は本発明第１実施例の本発明ア
ンプＩＣ上の配列されたＰＤアレイの平面図である。
ンプＩＣ上の配列されたＰＤアレイの平面図である。
【図３】図３は本発明第１実施例のアンプＩＣ３００２
の回路を示すシステムブロック図である。
の回路を示すシステムブロック図である。
【図４】図４は本発明・第１実施例のアンプＩＣのＩ−
Ｖ変換段のカソードコモンのＰＤ（アレイ）を配置した
場合を示す回路図である。
Ｖ変換段のカソードコモンのＰＤ（アレイ）を配置した
場合を示す回路図である。
【図５】（ａ）は本発明第１実施例のアンプＩＣのＣＭ
ＯＳ型アンプ回路部５０１６の構成の第１の例を示す回
路図である。（ｂ）は本発明第１実施例のアンプＩＣの
ＣＭＯＳ型アンプ回路部内の基準電圧（Ｖref ）の構成
の一例を示す回路図である。（ｃ）は本発明第１実施例
のアンプＩＣのＣＭＯＳ型アンプ回路部５０３７の構成
の第２の例を示す回路図である。
ＯＳ型アンプ回路部５０１６の構成の第１の例を示す回
路図である。（ｂ）は本発明第１実施例のアンプＩＣの
ＣＭＯＳ型アンプ回路部内の基準電圧（Ｖref ）の構成
の一例を示す回路図である。（ｃ）は本発明第１実施例
のアンプＩＣのＣＭＯＳ型アンプ回路部５０３７の構成
の第２の例を示す回路図である。
【図６】（ａ）、（ｂ）は本発明第２実施例のアンプＩ
Ｃを構成するカレントインバータ要素を示す回路図であ
る。
Ｃを構成するカレントインバータ要素を示す回路図であ
る。
【図７】図７は本発明第２実施例のアンプＩＣ７００２
を示す回路図である。
を示す回路図である。
【図８】図８は本発明第３実施例のアンプＩＣの１chあ
たりの回路８００１を示すシステムブロック図である。
たりの回路８００１を示すシステムブロック図である。
【図９】図９は本発明第３実施例のアンプＩＣの図８の
各ノードにおける信号電圧波形を表す模式図である。
各ノードにおける信号電圧波形を表す模式図である。
【図１０】図１０は本発明第３実施例のアンプＩＣにお
けるバイアス制御回路部１０００２を示す回路図であ
る。
けるバイアス制御回路部１０００２を示す回路図であ
る。
【図１１】図１１は本発明第３実施例のアンプＩＣにお
けるステージ１回路部１１００２を示す回路図である。
けるステージ１回路部１１００２を示す回路図である。
【図１２】図１２は本発明第３実施例のアンプＩＣにお
けるステージ２回路部およびステージ３回路部を構成す
る差動アンプ１２００２を示す回路図である。
けるステージ２回路部およびステージ３回路部を構成す
る差動アンプ１２００２を示す回路図である。
【図１３】図１３は本発明第３実施例のアンプＩＣにお
けるステージ４回路部８００８および８０２５を構成す
るコンパレータを示す回路図である。
けるステージ４回路部８００８および８０２５を構成す
るコンパレータを示す回路図である。
【図１４】図１４は本発明第３実施例のアンプＩＣにお
けるステージ５回路部を構成する出力バッファ部１４０
０１を示す回路図である。
けるステージ５回路部を構成する出力バッファ部１４０
０１を示す回路図である。
【図１５】図１５は本発明第３実施例のアンプＩＣにお
けるステージ５回路部内のＭＵＸ回路部１５００１を示
す回路図である。
けるステージ５回路部内のＭＵＸ回路部１５００１を示
す回路図である。
【図１６】図１６は本発明第３実施例のアンプＩＣを用
いた光ファイバ使用の通信ケーブルモジュール１６００
３を示すシステムブロック図である。
いた光ファイバ使用の通信ケーブルモジュール１６００
３を示すシステムブロック図である。
【図１７】図１７はＩーＶ変換回路の一例を示す回路図
である。
である。
【図１８】図１７の差動増幅器（アンプ）の内部回路の
従来例である。
従来例である。
６００７ フォトダイオード（ＰＤ） ６０１３ 出力電流（Ｉin） ６００８ ＰＭＯＳ１ ６００９ ＰＭＯＳ２ ６０１０ Ｖref （Ｖｄｄ基準） ６０１１ ＮＭＯＳ１ ６０１２ ＮＭＯＳ２ ６０１４ Ｉout
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/14 10/04 10/06 (72)発明者 池田 博一 茨城県つくば市春日１丁目１番103−506
Claims (8)
- 【請求項１】 同一半導体基板上に、第一の差動増幅器
を有し、該第１の差動増幅器に続いて直列の抵抗要素を
介して第２の差動増幅器を有し、該第２の差動増幅器に
続いて第３の差動増幅器を有する構成の半導体集積回路
装置において、該第１、第２、第３の差動増幅器はＣＭ
ＯＳ回路で構成された反転増幅器構成をとり、特には該
反転増幅器は出力段にＮＭＯＳの２段重ね構成を取るこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 同一半導体基板上に、光を電気信号に変
換する光電変換要素を有することを特徴とする請求項１
記載の半導体集積回路装置。 - 【請求項３】 同一半導体基板上に、電流反転要素を有
し、該電流反転要素に続いて電流を電圧に変換する回路
要素を有する構成の半導体集積回路装置において、該電
流反転要素は第１のＰチャネル型ＭＯＳトランジスタと
第２のＰチャネル型ＭＯＳトランジスタと該第１のＰチ
ャネル型ＭＯＳトランジスタのドレインに同様ドレイン
で接続された第１のＮチャネル型ＭＯＳトランジスタと
該第２のＰチャネル型ＭＯＳトランジスタのドレインに
同様ドレインで接続された第２のＮチャネル型ＭＯＳト
ランジスタを有し、該第１のＮチャネル型ＭＯＳトラン
ジスタのゲートは同ドレインに接続され、該第２のＮチ
ャネル型ＭＯＳトランジスタのゲートは該第１のＮチャ
ネル型ＭＯＳトランジスタのドレインに接続された構成
をとることを特徴とする半導体集積回路装置。 - 【請求項４】 同一半導体基板上に、光を電気信号に変
換する光電変換要素を有することを特徴とする請求項３
記載の半導体集積回路装置。 - 【請求項５】 該第１のＰチャネル型ＭＯＳトランジス
タと該第１のＮチャネル型ＭＯＳトランジスタの間に直
列に第３のＰチャネル型ＭＯＳトランジスタを有し、該
第２のＰチャネル型ＭＯＳトランジスタと該第２のＮチ
ャネル型ＭＯＳトランジスタの間に直列に第４のＰチャ
ネル型ＭＯＳトランジスタを有し、該第１と第３のＰチ
ャネル型ＭＯＳトランジスタはカスコード接続を構成
し、該第２と第４のＰチャネル型ＭＯＳトランジスタは
カスコード接続を構成することを特徴とする請求項３記
載の半導体集積回路装置。 - 【請求項６】 該電流を電圧に変換する回路要素に続い
て差動増幅器を有し、該電流を電圧に変換する回路要素
と該差動増幅器の間に直列に容量要素を有することを特
徴とする請求項３記載の半導体集積回路装置。 - 【請求項７】 半導体集積回路装置上に光学プリズムを
有し、該半導体集積回路にその一辺を接する形でフォト
ダイオード半導体装置を有し、該フォトダイオード半導
体装置上にレーザ発光ダイオード半導体装置を有する構
成の光ピックアップ装置において、該半導体集積回路装
置は同一半導体基板上に電流反転要素を有し、該電流反
転要素に続いて電流を電圧に変換する回路要素を有し、
該電流反転要素は第１のＰチャネル型ＭＯＳトランジス
タと第２のＰチャネル型ＭＯＳトランジスタと該第１の
ＰチャネルＭＯＳトランジスタのドレインに同様ドレイ
ンで接続された第１のＮチャネル型ＭＯＳトランジスタ
と該第２のＰチャネル型ＭＯＳトランジスタのドレイン
に同様ドレインで接続された第２のＮチャネル型ＭＯＳ
トランジスタを有し、該第１のＮチャネル型ＭＯＳトラ
ンジスタのゲートは同ドレインに接続され、該第２のＮ
チャネル型ＭＯＳトランジスタのゲートは該第１のＮチ
ャネル型ＭＯＳトランジスタのドレインに接続された構
成をとることを特徴とする光ピックアップ装置。 - 【請求項８】 同一回路基板上に光ファイバーを有し、
フォトダイオードを有し、半導体集積回路装置を有する
構成の光ファイバーケーブルコネクタ装置において、該
半導体集積回路装置は同一半導体基板上に電流反転要素
を有し、該電流反転要素に続いて電流を電圧に変換する
回路要素を有し、該電流反転要素は第１のＰチャネル型
ＭＯＳトランジスタと第２のＰチャネル型ＭＯＳトラン
ジスタと該第１のＰチャネル型ＭＯＳトランジスタのド
レインに同様ドレインで接続された第１のＮチャネル型
ＭＯＳトランジスタと該第２のＰチャネル型ＭＯＳトラ
ンジスタのドレインに同様ドレインで接続された第２の
Ｎチャネル型ＭＯＳトランジスタを有し、該第１のＮチ
ャネル型ＭＯＳトランジスタのゲートは同ドレインに接
続され、該第２のＮチャネル型ＭＯＳトランジスタのゲ
ートは該第１のＮチャネル型ＭＯＳトランジスタのドレ
インに接続された構成をとることを特徴とする光ファイ
バーケーブルコネクタ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138868A JPH09321548A (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路装置 |
| US08/866,620 US6046461A (en) | 1996-05-31 | 1997-05-30 | Semiconductor integrated circuit device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8138868A JPH09321548A (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路装置 |
| US08/866,620 US6046461A (en) | 1996-05-31 | 1997-05-30 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09321548A true JPH09321548A (ja) | 1997-12-12 |
Family
ID=26471809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8138868A Pending JPH09321548A (ja) | 1996-05-31 | 1996-05-31 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
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| JP (1) | JPH09321548A (ja) |
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