JP3711124B2 - 光半導体リレー - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、フォトダイオードカプラにより駆動されるＭＯＳトランジスタをリレー接点とする半導体リレーに関し、特にバイポーラトランジスタによる放電回路を備える光半導体リレーに関する。
【０００２】
【従来の技術】
従来の光半導体リレーの回路の構成を図３に示す。この従来の光半導体リレー３０は、同図（ａ）のように、リレー駆動信号が入力されるフォトダイオードカプラ回路３１、このフォトダイオードカプラ回路３１の光電流によりスイッチするＭＯＳトランジスタ回路３３、及びこのＭＯＳトランジスタのゲート蓄積電荷を放電する放電回路３２からなる。
【０００３】
フォトダイオードカプラ回路３１は、発光素子３１ａおよびフォトダイオードアレイ３１ｂからなり、リレー駆動信号は、発光素子３１ａの両端の入力端子３０ａ、３０ｂに入力される。
【０００４】
放電回路３２は、コレクタおよびエミッタをフォトダイオードアレイ３１ｂの両端に接続する放電トランジスタ３４を備える。放電トランジスタ３４のベースは、放電用抵抗３５が並列接続されたフォトダイオードアレイ３１ｂのカソードに接続される。さらに、ダイオード３６が、そのカソードをフォトダイオードアレイ３１ｂのカソードに接続し、放電トランジスタ３４のベース・エミッタ間に挿入接続される。
【０００５】
ＭＯＳトランジスタ回路３３のＭＯＳトランジスタ３３ａは、そのゲート３３ｂが、フォトダイオードアレイ３１ｂのアノードに接続される放電トランジスタ３４のコレクタに接続される。さらにＭＯＳトランジスタ３３ａのソース３３ｄが、放電トランジスタ３４のエミッタに接続される。リレー出力となる接点端子３０ｃ、３０ｄは、ＭＯＳトランジスタ３３ａのドレイン３３ｃとソース３３ｄである。
【０００６】
この従来の光半導体リレーの動作は、フォトダイオードカプラ回路３１の発光素子３１ａに電流を流すリレー駆動信号が入力されると、発光素子３１ａが発光する。この発光により、フォトダイオードアレイ３１ｂの光起電力による光電流３８が流れて、ＭＯＳトランジスタ３３ａのゲート３３ｂに電荷が充電される。すなわち光電流３８は、フォトダイオードアレイ３１ｂのアノードから放電トランジスタ３４のコレクタ、ＭＯＳトランジスタ３３ａのゲート３３ｂ、ソース３３ｄ、ダイオード３６のアノード、ダイオード３６のカソード、フォトダイオードアレイ３１ｂのカソードの経路で流る。この電流によるゲート３３ｂの蓄積電荷により、接点のＭＯＳトランジスタ３３ａのドレイン３３ｃとソース３３ｄ間が「オン状態」となって、リレー接点３０ｃ、３０ｄ間はクローズとなる。
【０００７】
一方、リレー信号が無くなると、発光素子３１ａ流れる電流がゼロとなり、発光素子３１ａは消光する。すなわちフォトダイオードアレイ３１ｂからの光電流は消滅して、ゲート３３ｂに蓄積された電荷が放電回路３２により放電する。
【０００８】
この放電は、先ず蓄積された電荷が放電用抵抗３５を経由して放電トランジスタ３４のベースに流れ込み、放電トランジスタ３４の電流増幅率ｈＦＥで増幅されたコレクタ電流と成って放電する。ゲートの電荷が放電した接点のＭＯＳトランジスタ３３のドレイン３３ｃとソース３３ｄ間が「オフ状態」となって、リレー接点間はオープンとなる。
【０００９】
なお、ダイオード３６は、光電流３８が流れているＭＯＳトランジスタ３３ａの「オン状態」では、放電トランジスタ３４のベース・エミッタ間を逆バイアスしてこのトランジスタ３４をオフとし、一方、光電流３８が消滅した「オフ状態」では、放電用抵抗３５を経由する放電電流に対しては高インピーダンスとなってベース電流を大量に流すことができる（例えば、特許文献１参照。）。
【００１０】
また、同図（ｂ）に示す従来の他の光半導体リレーの回路例では、放電回路４２が放電トランジスタをトランジスタ４５、４６によるダーリントン接続として構成され、放電トランジスタの電流増幅率ｈＦＥがトランジスタ４５の電流増幅率ｈＦＥとトランジスタ４６の電流増幅率ｈＦＥの積の値まで実質的に高めて、放電をより速やかに行うものである（例えば、特許文献２参照。）。
【００１１】
【特許文献１】
特開２００２−５０９５２号公報（図１）
【００１２】
【特許文献２】
特開２００２−３５３７９７号公報（図２）
【００１３】
【発明が解決しようとする課題】
上に述べた従来の光半導体リレーは、ゲート蓄積電荷の放電を、トランジスタの電流増幅率ｈＦＥにより増幅したコレクタ電流とする放電回路を構成し、ＭＯＳトランジスタのターンオフの高速化を図っている。しかし、さらに高速化したリレー作動の実現を図る上には、更なるターンオフ時間の短縮が必要となっていた。
【００１４】
この発明は上記の要求に鑑みてなされたもので、ゲート蓄積電荷の放電が急速に且つ効率良く大電流で行われ、高速のターンオフ作動を行う光半導体リレーを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の光半導体リレーは、リレー駆動信号により発光または消光する発光素子、およびこの発光素子の光を受光して起電力が発生するフォトダイオードアレイとからなるフォトダイオードカプラ回路と、前記フォトダイオードアレイのアノードに、ダーリントン回路を形成するラテラル型ｐｎｐトランジスタのエミッタ部およびバーチカル型ｎｐｎトランジスタのコレクタ部がそれそれ接続され、前記フォトダイオードアレイのカソードに、前記ラテラル型ｐｎｐトランジスタのコレクタ部および前記バーチカル型ｎｐｎトランジスタのエミッタ部がそれぞれ接続されるトランジスタ放電回路と、このトランジスタ放電回路の前記バーチカル型ｎｐｎトランジスタのコレクタと前記ラテラル型ｐｎｐトランジスタのエミッタとにゲートが接続され、前記バーチカル型ｎｐｎトランジスタのエミッタにソースが接続され、そのドレインおよび前記ソースをリレー出力端子とするＭＯＳトランジスタとからなることを特徴とするものである。
【００１６】
さらに、本発明の光半導体リレーは、ダーリントン回路を形成する前記トランジスタ放電回路は、前記フォトダイオードアレイに第１の抵抗が並列接続され、前記フォトダイオードアレイのアノードに、前記ラテラル型ｐｎｐトランジスタのベース端子およびダイオードのアノード端子が接続され、このダイオードのカソード端子に、前記ラテラル型ｐｎｐトランジスタのエミッタ端子および前記バーチカル型ｎｐｎトランジスタのコレクタ端子が接続され、前記フォトダイオードアレイのカソードに、第２の抵抗を介して前記ラテラル型ｐｎｐトランジスタのコレクタ端子および前記バーチカル型ｎｐｎトランジスタのベース端子が共通に接続され、さらに前記バーチカル型ｎｐｎトランジスタのエミッタ端子も同じく前記フォトダイオードアレイのカソードに接続されることを特徴とするものである。
【００１７】
さらに、本発明の光半導体リレーは、ダーリントン回路を形成する前記トランジスタ放電回路は、前記フォトダイオードアレイに抵抗が並列接続され、前記フォトダイオードアレイのアノードに、前記ラテラル型ｐｎｐトランジスタのベース端子および第１のダイオードのアノード端子が接続され、この第１のダイオードのカソード端子に、前記ラテラル型ｐｎｐトランジスタのエミッタ端子および前記バーチカル型ｎｐｎトランジスタのコレクタ端子が接続され、前記フォトダイオードアレイのカソードに、前記ラテラル型ｐｎｐトランジスタのコレクタ端子および前記バーチカル型ｎｐｎトランジスタのベース端子が共通に接続され、さらに第２のダイオードのカソード端子も同じく接続され、前記バーチカル型ｎｐｎトランジスタのエミッタ端子が前記第２のダイオードのアノード端子に接続されることを特徴とするものである。
【００１８】
さらに、本発明の光半導体リレーは、前記トランジスタ放電回路の前記ラテラル型ｐｎｐトランジスタおよび前記バーチカル型ｎｐｎトランジスタが、１チップ内に形成されて、前記フォトダイオードカプラ回路および前記ＭＯＳトランジスタに接続されることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、本発明の光半導体リレーを接続回路図を用いて詳細に説明する。
【００２０】
図１は、本発明の一実施形態の接続構成を示す回路図である。
【００２１】
本実施形態の構成の概略は、図１に示すように、リレー駆動信号が入力されるフォトダイオードカプラ回路１１と、２つのバイポーラトランジスタ１６，１７がダーリントン接続される放電回路１２と、リレー接点となるＭＯＳトランジスタ接点回路１３とから構成される。
【００２２】
リレー駆動信号は、フォトダイオードカプラ回路１１の発光素子１１ａに接続される。発光素子１１ａは、リレー駆動信号の入力に応じて、発光または消光のいずれかをする。この発光素子１１ａからの発光信号を受光して、フォトダイオードアレイ１１ｂのアノード・カソード間に光起電力が発生する。
【００２３】
放電回路１２は、フォトダイオードアレイ１１ｂに並列接続される第１の放電抵抗１５ａと１段目をラテラル型ｐｎｐトランジスタ１６により、２段目をバーチカル型ｎｐｎトランジスタ１７により構成するダーリントン回路が接続される。すなわち放電回路１２は、フォトダイオードアレイ１１ｂのアノードにラテラル型ｐｎｐトランジスタ１６のベースが接続される。同じくこのフォトダイオードアレイ１１ｂのアノードにダイオード１４のアノードが接続される。
【００２４】
ダーリントン接続のラテラル型ｐｎｐトランジスタ１６のエミッタ、および２バーチカル型ｎｐｎトランジスタ１７のコレクタが共通にされて、ダイオード１４のカソードに接続される。
【００２５】
一方、ラテラル型ｐｎｐトランジスタ１６のコレクタには、ダーリントン接続するバーチカル型ｎｐｎトランジスタ１７のベース、およびフォトダイオードアレイ１１ｂのカソードに接続する第２の放電抵抗１５ｂの他端が接続される。
【００２６】
さらに、バーチカル型ｎｐｎトランジスタ１７のエミッタも第２の放電抵抗１５ｂと共に、フォトダイオードアレイ１１ｂのカソードに接続される。
【００２７】
放電回路１２のバーチカル型ｎｐｎトランジスタ１７のコレクタは、ＭＯＳトランジスタ接点回路１３のＭＯＳトランジスタ１３ａのゲート１３ｂに接続される。一方、同じくトランジスタ１７のエミッタは、ＭＯＳトランジスタ１３ａのソース１３ｄに接続される。
【００２８】
光半導体リレー１０のリレー接点端子１０ｃ、１０ｄは、ＭＯＳトランジスタ接点回路１３のＭＯＳトランジスタ１３ａのドレイン１３ｃおよびソース１３ｄよりなる。
【００２９】
次に、本実施形態の作用、動作を説明する。
【００３０】
先ず、リレー駆動信号が無い場合には、フォトダイオードカプラ回路１１の発光素子１１ａは発光しないので、フォトダイオードアレイ１１ｂは光起電力を発生しない。したがって、ＭＯＳトランジスタ接点回路１３のＭＯＳトランジスタ１３ａには電気入力が無く、リレー接点端子は、非導通のオープン状態となっている。
【００３１】
次に、リレー駆動信号が入力されて、発光素子１１ａに電流が流れると、発光素子１１ａが発光する。この発光によりフォトダイオードアレイ１１ｂは光起電力を発生し、フォトダイオードアレイ１１ｂのアノードからダイオード１４の順方向に電流が流れ、ＭＯＳトランジスタ１３ａのゲート１３ｂに流れ込む。
【００３２】
このとき、放電回路１２の１段目のラテラル型ｐｎｐトランジスタ１６は、ダイオード１４の順方向電圧により逆バイアスされてオフとなり、２段目のバーチカル型ｎｐｎトランジスタ１７もそのベースがエミッタと導電位になるので同じくオフとなって、流れ込む電流により電荷がゲート１３ｂに蓄積される。
【００３３】
光起電力が発生している間、ゲート１３ｂに電荷が蓄積されて、この電荷によりリレー接点端子のＭＯＳトランジスタ１３ａのドレイン１３ｃおよびソース１３ｄ間が低インピーダンスとなり、この接点端子間が導通のクローズ状態となる。
【００３４】
その後、リレー入力信号の入力が無くなると、発光素子１１ａの発光が無くなり、受光が無いフォトダイオードアレイ１１ｂは光起電力を消滅する。この起電力が無くなると、ラテラル型ｐｎｐトランジスタ１６のベースがエミッタの電位より低くなる。これによりＭＯＳトランジスタ１３ａのゲート１３ｂに蓄積されていた電荷が、トランジスタ１６のエミッタから流出し、放電抵抗１５ａを通じて微小なベース電流となって流れ始める。このとき、ラテラル型ｐｎｐトランジスタ１６の電流増幅率ｈＦＥは、微小電流領域で非常に大きい特性を有するので、トランジスタ１６のコレクタ電流が、この放電の開始直後に比較的大きな電流値で流れる。
【００３５】
さらにこの大きな電流値のコレクタ電流は、２段目のバーチカル型ｎｐｎトランジスタ１７のベース電流となって流れる。バーチカル型ｎｐｎトランジスタ１７は、大電流領域で電流増幅率ｈＦＥが大きい特性を有するので、ゲート１３ｂに接続されるトランジスタ１７のコレクタから、ゲート１３ｂに蓄積されていた電荷が大電流となって、より速やかにソース１３ｄへ放電される。
【００３６】
この大電流によりゲート１３ｂの電荷を放電したＭＯＳトランジスタ１３ａは、そのドレイン１３ｃおよびソース１３ｄ間が、急速に高インピーダンスとなり、接点端子がオープン状態となり、高速のターオフが行われる。
【００３７】
本実施形態によれば、リレー駆動信号の入力が無くなった直後で、フォトダイオードアレイ１１ｂの起電力電位が僅かに低下した時点に、順方向のバイアスとなるラテラル型ｐｎｐトランジスタ１６を、微小なベース電流が流れ始める。このラテラル型ｐｎｐトランジスタ１６は、その特性から微小電流域において大きな電流増幅率ｈＦＥを有しており、この微小なベース電流により比較的大きなコレクタ電流が流れ、２段目のバーチカル型ｎｐｎトランジスタ１７に大きなベース電流を供給することになる。さらにこの大きなベース電流により、大電流領域での大きな電流増幅率ｈＦＥをその特性とするバーチカル型ｎｐｎトランジスタ１７のコレクタ電流は、さらに大きな電流となる。すなわちこの大電流のコレクタ電流は、ＭＯＳトランジスタ１３ａのゲート蓄積電荷を放電電流として引き出すことができる。
【００３８】
大電流で蓄積電荷が放電されるＭＯＳトランジスタ１３ａは、そのドレイン１３ｃおよびソース１３ｄ間が、急峻に非導通のオープン状態となり、高速のターンオフを実現できる。
【００３９】
図２は、本発明の他の実施形態を示す回路図である。
【００４０】
図２に示すように、本実施形態は、前述の実施形態における第２の放電抵抗１５ｂを第２のダイオード２４ｂに置き換えた放電回路２２を備えるものである。
【００４１】
すなわち、１段目のラテラル型ｐｎｐトランジスタ２６のコレクタには、２段目のバーチカル型ｎｐｎトランジスタ２７のベースが接続されて、これらは共に、フォトダイオードアレイ１１ｂのカソードに接続される。
【００４２】
さらに、第２のダイオード２４ｂが、そのカソードをフォトダイオードアレイ１１ｂのカソードに接続して、バーチカル型ｎｐｎトランジスタ２７のベース・エミッタ間に納入接続される。
【００４３】
ＭＯＳトランジスタ接点回路２３のＭＯＳトランジスタ２３ａは、前述の実施形態と同様に、ゲート２３ｂがラテラル型ｐｎｐトランジスタ２６のエミッタにも接続しているバーチカル型ｎｐｎトランジスタ２７のコレクタに接続され、ソース２３ｄがバーチカル型ｎｐｎトランジスタタ２７のエミッタに接続される。
【００４４】
リレー接点端子２０ｃ、２０ｄは、ＭＯＳトランジスタ２３ａのドレイン２３ｃおよびソース２３ｄよりなる。
【００４５】
上述の本実施形態の作用、動作は、前述の一実施形態と同様に、リレー駆動信号が無い場合には、フォトダイオードカプラ回路２１の発光素子２１ａは発光しない。したがって、フォトダイオードアレイ２１ｂの光起電力が無く、ＭＯＳトランジスタ２３ａは、非導通のオープン状態である。
【００４６】
次に、リレー駆動信号が入力されて、発光素子２１ａに電流が流れると、これが発光し、フォトダイオードアレイ２１ｂには光起電力が発生する。この起電力によりフォトダイオードアレイ２１ｂのアノードからＭＯＳトランジスタ２３ａのゲート２３ｂに流れ込み、ゲート２３ｂに電荷が蓄積され、接点端子２０ｃ、２０ｄ間が導通のクローズ状態となる。
【００４７】
その後、リレー駆動信号の入力が無くなると、発光素子２１ａが消光し、フォトダイオードアレイ２１ｂの光起電力が消滅する。この起電力が無くなると、ゲート２３ｂに蓄積されていた電荷が、微小なベース電流となって流れ始め、微小電流領域で非常に大きい電流増幅率ｈＦＥ特性を有するラテラル型ｐｎｐトランジスタ２６のコレクタ電流が、比較的大きな電流値で、放電の開始直後に流れる。
【００４８】
このとき、２段目のバーチカル型ｎｐｎトランジスタ２７のベース・エミッタ間は、前述の実施形態とは異なり第２のダイオード２４ｂによる逆方向電圧でバイアスされて損失無しとなる。したがって、ラテラル型ｐｎｐトランジスタトランジスタ２６のコレクタ電流は、大半がこのバーチカル型ｎｐｎトランジスタ２７のベース電流として流れて、大電流領域で電流増幅率ｈＦＥが大きい特性を有するトランジスタ２７のコレクタから、ゲート２３ｂに蓄積されていた電荷が大電流となって、より速やかに放電される。
【００４９】
この大電流によりゲート２３ｂの電荷を放電したＭＯＳトランジスタ２３ａは、そのドレイン２３ｃおよびソース２３ｄ間が、急速に高インピーダンスとなり、接点端子がオープン状態となり、高速のターオフが行われる。
【００５０】
本実施形態によれば、リレー入力信号の入力が無くなった直後に、微小電流域での大きな電流増幅率ｈＦＥ特性を有するラテラル型ｐｎｐトランジスタ２６のコレクタ電流の大半が、大電流領域での大きな電流増幅率ｈＦＥ特性を有するバーチカル型ｎｐｎトランジスタ２７のベース電流となる。この大きなベース電流により、バーチカル型ｎｐｎトランジスタ２７のコレクタから、リレー接点を構成するＭＯＳトランジスタ２３ａのゲート蓄積電荷をさらに大電流の放電電流として引き出すことができる。したがって、大電流で放電されるＭＯＳトランジスタは、急峻にオープン状態となり、高速のターンオフを実現できる。
【００５１】
なお、上述のラテラル型ｐｎｐトランジスタおよびバーチカル型ｎｐｎトランジスタは、１チップ内にそれぞれのプロセスで製造された各トランジスタが配される形態に形成することにより小型化が図られて、大電流用ＭＯＳトランジスタチップと共にモールドした高速ＭＯＳ半導体リレーとして実施することもできる。
【００５２】
【発明の効果】
上述のように本発明の光半導体リレーは、リレー接点となるＭＯＳトランジスタのゲート蓄積電荷を、ラテラル型ｐｎｐトランジスタとバーチカル型ｎｐｎトランジスタにより構成するダーリントン回路の放電回路により、急峻に立ち上がる電流増幅率特性による大電流放電し、ターンオフ時間を高速化することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態の回路構成を示す図。
【図２】本発明の他の実施形態の回路構成を示す図。
【図３】従来の光半導体リレーの回路接続を示す図。
【符号の説明】
１０、２０、３０・・・光半導体リレー、
１０ａ、１０ｂ、２０ａ、２０ｂ、３０ａ、３０ｂ、・・・入力端子、
１０ｃ、１０ｄ、２０ｃ、２０ｄ、３０ａ、３０ｄ・・・出力端子、
１１、２１、３１・・・フォトダイオードカプラ回路、
１１ａ、２１ａ、３１ａ・・・発光素子、
１１ｂ、２１ｂ、３１ｂ・・・フォトダイオードアレイ、
１２、２２、３２、４２・・・放電回路、
１３、２３、３３、４３・・・ＭＯＳトランジスタ接点回路、
１３ａ、２３ａ、３３ａ・・・ＭＯＳトランジスタ、
１３ｂ、２３ｂ、３３ｂ・・・ＭＯＳトランジスタのゲート、
１３ｃ、２３ｃ、３３ｃ・・・ＭＯＳトランジスタのドレイン、
１３ｄ、２３ｄ、３３ｄ・・・ＭＯＳトランジスタのソース、
１４，２４ａ、２４ｂ、３６・・・ダイオード、
１５ａ、１５ｂ、３５・・・放電抵抗、
１６、２６・・・ラテラル型ｐｎｐトランジスタ、
１７、２７・・・バーチカル型ｎｐｎトランジスタ、
３４、４５、４６・・・放電トランジスタ。
【発明の属する技術分野】
本発明は、フォトダイオードカプラにより駆動されるＭＯＳトランジスタをリレー接点とする半導体リレーに関し、特にバイポーラトランジスタによる放電回路を備える光半導体リレーに関する。
【０００２】
【従来の技術】
従来の光半導体リレーの回路の構成を図３に示す。この従来の光半導体リレー３０は、同図（ａ）のように、リレー駆動信号が入力されるフォトダイオードカプラ回路３１、このフォトダイオードカプラ回路３１の光電流によりスイッチするＭＯＳトランジスタ回路３３、及びこのＭＯＳトランジスタのゲート蓄積電荷を放電する放電回路３２からなる。
【０００３】
フォトダイオードカプラ回路３１は、発光素子３１ａおよびフォトダイオードアレイ３１ｂからなり、リレー駆動信号は、発光素子３１ａの両端の入力端子３０ａ、３０ｂに入力される。
【０００４】
放電回路３２は、コレクタおよびエミッタをフォトダイオードアレイ３１ｂの両端に接続する放電トランジスタ３４を備える。放電トランジスタ３４のベースは、放電用抵抗３５が並列接続されたフォトダイオードアレイ３１ｂのカソードに接続される。さらに、ダイオード３６が、そのカソードをフォトダイオードアレイ３１ｂのカソードに接続し、放電トランジスタ３４のベース・エミッタ間に挿入接続される。
【０００５】
ＭＯＳトランジスタ回路３３のＭＯＳトランジスタ３３ａは、そのゲート３３ｂが、フォトダイオードアレイ３１ｂのアノードに接続される放電トランジスタ３４のコレクタに接続される。さらにＭＯＳトランジスタ３３ａのソース３３ｄが、放電トランジスタ３４のエミッタに接続される。リレー出力となる接点端子３０ｃ、３０ｄは、ＭＯＳトランジスタ３３ａのドレイン３３ｃとソース３３ｄである。
【０００６】
この従来の光半導体リレーの動作は、フォトダイオードカプラ回路３１の発光素子３１ａに電流を流すリレー駆動信号が入力されると、発光素子３１ａが発光する。この発光により、フォトダイオードアレイ３１ｂの光起電力による光電流３８が流れて、ＭＯＳトランジスタ３３ａのゲート３３ｂに電荷が充電される。すなわち光電流３８は、フォトダイオードアレイ３１ｂのアノードから放電トランジスタ３４のコレクタ、ＭＯＳトランジスタ３３ａのゲート３３ｂ、ソース３３ｄ、ダイオード３６のアノード、ダイオード３６のカソード、フォトダイオードアレイ３１ｂのカソードの経路で流る。この電流によるゲート３３ｂの蓄積電荷により、接点のＭＯＳトランジスタ３３ａのドレイン３３ｃとソース３３ｄ間が「オン状態」となって、リレー接点３０ｃ、３０ｄ間はクローズとなる。
【０００７】
一方、リレー信号が無くなると、発光素子３１ａ流れる電流がゼロとなり、発光素子３１ａは消光する。すなわちフォトダイオードアレイ３１ｂからの光電流は消滅して、ゲート３３ｂに蓄積された電荷が放電回路３２により放電する。
【０００８】
この放電は、先ず蓄積された電荷が放電用抵抗３５を経由して放電トランジスタ３４のベースに流れ込み、放電トランジスタ３４の電流増幅率ｈＦＥで増幅されたコレクタ電流と成って放電する。ゲートの電荷が放電した接点のＭＯＳトランジスタ３３のドレイン３３ｃとソース３３ｄ間が「オフ状態」となって、リレー接点間はオープンとなる。
【０００９】
なお、ダイオード３６は、光電流３８が流れているＭＯＳトランジスタ３３ａの「オン状態」では、放電トランジスタ３４のベース・エミッタ間を逆バイアスしてこのトランジスタ３４をオフとし、一方、光電流３８が消滅した「オフ状態」では、放電用抵抗３５を経由する放電電流に対しては高インピーダンスとなってベース電流を大量に流すことができる（例えば、特許文献１参照。）。
【００１０】
また、同図（ｂ）に示す従来の他の光半導体リレーの回路例では、放電回路４２が放電トランジスタをトランジスタ４５、４６によるダーリントン接続として構成され、放電トランジスタの電流増幅率ｈＦＥがトランジスタ４５の電流増幅率ｈＦＥとトランジスタ４６の電流増幅率ｈＦＥの積の値まで実質的に高めて、放電をより速やかに行うものである（例えば、特許文献２参照。）。
【００１１】
【特許文献１】
特開２００２−５０９５２号公報（図１）
【００１２】
【特許文献２】
特開２００２−３５３７９７号公報（図２）
【００１３】
【発明が解決しようとする課題】
上に述べた従来の光半導体リレーは、ゲート蓄積電荷の放電を、トランジスタの電流増幅率ｈＦＥにより増幅したコレクタ電流とする放電回路を構成し、ＭＯＳトランジスタのターンオフの高速化を図っている。しかし、さらに高速化したリレー作動の実現を図る上には、更なるターンオフ時間の短縮が必要となっていた。
【００１４】
この発明は上記の要求に鑑みてなされたもので、ゲート蓄積電荷の放電が急速に且つ効率良く大電流で行われ、高速のターンオフ作動を行う光半導体リレーを提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明の光半導体リレーは、リレー駆動信号により発光または消光する発光素子、およびこの発光素子の光を受光して起電力が発生するフォトダイオードアレイとからなるフォトダイオードカプラ回路と、前記フォトダイオードアレイのアノードに、ダーリントン回路を形成するラテラル型ｐｎｐトランジスタのエミッタ部およびバーチカル型ｎｐｎトランジスタのコレクタ部がそれそれ接続され、前記フォトダイオードアレイのカソードに、前記ラテラル型ｐｎｐトランジスタのコレクタ部および前記バーチカル型ｎｐｎトランジスタのエミッタ部がそれぞれ接続されるトランジスタ放電回路と、このトランジスタ放電回路の前記バーチカル型ｎｐｎトランジスタのコレクタと前記ラテラル型ｐｎｐトランジスタのエミッタとにゲートが接続され、前記バーチカル型ｎｐｎトランジスタのエミッタにソースが接続され、そのドレインおよび前記ソースをリレー出力端子とするＭＯＳトランジスタとからなることを特徴とするものである。
【００１６】
さらに、本発明の光半導体リレーは、ダーリントン回路を形成する前記トランジスタ放電回路は、前記フォトダイオードアレイに第１の抵抗が並列接続され、前記フォトダイオードアレイのアノードに、前記ラテラル型ｐｎｐトランジスタのベース端子およびダイオードのアノード端子が接続され、このダイオードのカソード端子に、前記ラテラル型ｐｎｐトランジスタのエミッタ端子および前記バーチカル型ｎｐｎトランジスタのコレクタ端子が接続され、前記フォトダイオードアレイのカソードに、第２の抵抗を介して前記ラテラル型ｐｎｐトランジスタのコレクタ端子および前記バーチカル型ｎｐｎトランジスタのベース端子が共通に接続され、さらに前記バーチカル型ｎｐｎトランジスタのエミッタ端子も同じく前記フォトダイオードアレイのカソードに接続されることを特徴とするものである。
【００１７】
さらに、本発明の光半導体リレーは、ダーリントン回路を形成する前記トランジスタ放電回路は、前記フォトダイオードアレイに抵抗が並列接続され、前記フォトダイオードアレイのアノードに、前記ラテラル型ｐｎｐトランジスタのベース端子および第１のダイオードのアノード端子が接続され、この第１のダイオードのカソード端子に、前記ラテラル型ｐｎｐトランジスタのエミッタ端子および前記バーチカル型ｎｐｎトランジスタのコレクタ端子が接続され、前記フォトダイオードアレイのカソードに、前記ラテラル型ｐｎｐトランジスタのコレクタ端子および前記バーチカル型ｎｐｎトランジスタのベース端子が共通に接続され、さらに第２のダイオードのカソード端子も同じく接続され、前記バーチカル型ｎｐｎトランジスタのエミッタ端子が前記第２のダイオードのアノード端子に接続されることを特徴とするものである。
【００１８】
さらに、本発明の光半導体リレーは、前記トランジスタ放電回路の前記ラテラル型ｐｎｐトランジスタおよび前記バーチカル型ｎｐｎトランジスタが、１チップ内に形成されて、前記フォトダイオードカプラ回路および前記ＭＯＳトランジスタに接続されることを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、本発明の光半導体リレーを接続回路図を用いて詳細に説明する。
【００２０】
図１は、本発明の一実施形態の接続構成を示す回路図である。
【００２１】
本実施形態の構成の概略は、図１に示すように、リレー駆動信号が入力されるフォトダイオードカプラ回路１１と、２つのバイポーラトランジスタ１６，１７がダーリントン接続される放電回路１２と、リレー接点となるＭＯＳトランジスタ接点回路１３とから構成される。
【００２２】
リレー駆動信号は、フォトダイオードカプラ回路１１の発光素子１１ａに接続される。発光素子１１ａは、リレー駆動信号の入力に応じて、発光または消光のいずれかをする。この発光素子１１ａからの発光信号を受光して、フォトダイオードアレイ１１ｂのアノード・カソード間に光起電力が発生する。
【００２３】
放電回路１２は、フォトダイオードアレイ１１ｂに並列接続される第１の放電抵抗１５ａと１段目をラテラル型ｐｎｐトランジスタ１６により、２段目をバーチカル型ｎｐｎトランジスタ１７により構成するダーリントン回路が接続される。すなわち放電回路１２は、フォトダイオードアレイ１１ｂのアノードにラテラル型ｐｎｐトランジスタ１６のベースが接続される。同じくこのフォトダイオードアレイ１１ｂのアノードにダイオード１４のアノードが接続される。
【００２４】
ダーリントン接続のラテラル型ｐｎｐトランジスタ１６のエミッタ、および２バーチカル型ｎｐｎトランジスタ１７のコレクタが共通にされて、ダイオード１４のカソードに接続される。
【００２５】
一方、ラテラル型ｐｎｐトランジスタ１６のコレクタには、ダーリントン接続するバーチカル型ｎｐｎトランジスタ１７のベース、およびフォトダイオードアレイ１１ｂのカソードに接続する第２の放電抵抗１５ｂの他端が接続される。
【００２６】
さらに、バーチカル型ｎｐｎトランジスタ１７のエミッタも第２の放電抵抗１５ｂと共に、フォトダイオードアレイ１１ｂのカソードに接続される。
【００２７】
放電回路１２のバーチカル型ｎｐｎトランジスタ１７のコレクタは、ＭＯＳトランジスタ接点回路１３のＭＯＳトランジスタ１３ａのゲート１３ｂに接続される。一方、同じくトランジスタ１７のエミッタは、ＭＯＳトランジスタ１３ａのソース１３ｄに接続される。
【００２８】
光半導体リレー１０のリレー接点端子１０ｃ、１０ｄは、ＭＯＳトランジスタ接点回路１３のＭＯＳトランジスタ１３ａのドレイン１３ｃおよびソース１３ｄよりなる。
【００２９】
次に、本実施形態の作用、動作を説明する。
【００３０】
先ず、リレー駆動信号が無い場合には、フォトダイオードカプラ回路１１の発光素子１１ａは発光しないので、フォトダイオードアレイ１１ｂは光起電力を発生しない。したがって、ＭＯＳトランジスタ接点回路１３のＭＯＳトランジスタ１３ａには電気入力が無く、リレー接点端子は、非導通のオープン状態となっている。
【００３１】
次に、リレー駆動信号が入力されて、発光素子１１ａに電流が流れると、発光素子１１ａが発光する。この発光によりフォトダイオードアレイ１１ｂは光起電力を発生し、フォトダイオードアレイ１１ｂのアノードからダイオード１４の順方向に電流が流れ、ＭＯＳトランジスタ１３ａのゲート１３ｂに流れ込む。
【００３２】
このとき、放電回路１２の１段目のラテラル型ｐｎｐトランジスタ１６は、ダイオード１４の順方向電圧により逆バイアスされてオフとなり、２段目のバーチカル型ｎｐｎトランジスタ１７もそのベースがエミッタと導電位になるので同じくオフとなって、流れ込む電流により電荷がゲート１３ｂに蓄積される。
【００３３】
光起電力が発生している間、ゲート１３ｂに電荷が蓄積されて、この電荷によりリレー接点端子のＭＯＳトランジスタ１３ａのドレイン１３ｃおよびソース１３ｄ間が低インピーダンスとなり、この接点端子間が導通のクローズ状態となる。
【００３４】
その後、リレー入力信号の入力が無くなると、発光素子１１ａの発光が無くなり、受光が無いフォトダイオードアレイ１１ｂは光起電力を消滅する。この起電力が無くなると、ラテラル型ｐｎｐトランジスタ１６のベースがエミッタの電位より低くなる。これによりＭＯＳトランジスタ１３ａのゲート１３ｂに蓄積されていた電荷が、トランジスタ１６のエミッタから流出し、放電抵抗１５ａを通じて微小なベース電流となって流れ始める。このとき、ラテラル型ｐｎｐトランジスタ１６の電流増幅率ｈＦＥは、微小電流領域で非常に大きい特性を有するので、トランジスタ１６のコレクタ電流が、この放電の開始直後に比較的大きな電流値で流れる。
【００３５】
さらにこの大きな電流値のコレクタ電流は、２段目のバーチカル型ｎｐｎトランジスタ１７のベース電流となって流れる。バーチカル型ｎｐｎトランジスタ１７は、大電流領域で電流増幅率ｈＦＥが大きい特性を有するので、ゲート１３ｂに接続されるトランジスタ１７のコレクタから、ゲート１３ｂに蓄積されていた電荷が大電流となって、より速やかにソース１３ｄへ放電される。
【００３６】
この大電流によりゲート１３ｂの電荷を放電したＭＯＳトランジスタ１３ａは、そのドレイン１３ｃおよびソース１３ｄ間が、急速に高インピーダンスとなり、接点端子がオープン状態となり、高速のターオフが行われる。
【００３７】
本実施形態によれば、リレー駆動信号の入力が無くなった直後で、フォトダイオードアレイ１１ｂの起電力電位が僅かに低下した時点に、順方向のバイアスとなるラテラル型ｐｎｐトランジスタ１６を、微小なベース電流が流れ始める。このラテラル型ｐｎｐトランジスタ１６は、その特性から微小電流域において大きな電流増幅率ｈＦＥを有しており、この微小なベース電流により比較的大きなコレクタ電流が流れ、２段目のバーチカル型ｎｐｎトランジスタ１７に大きなベース電流を供給することになる。さらにこの大きなベース電流により、大電流領域での大きな電流増幅率ｈＦＥをその特性とするバーチカル型ｎｐｎトランジスタ１７のコレクタ電流は、さらに大きな電流となる。すなわちこの大電流のコレクタ電流は、ＭＯＳトランジスタ１３ａのゲート蓄積電荷を放電電流として引き出すことができる。
【００３８】
大電流で蓄積電荷が放電されるＭＯＳトランジスタ１３ａは、そのドレイン１３ｃおよびソース１３ｄ間が、急峻に非導通のオープン状態となり、高速のターンオフを実現できる。
【００３９】
図２は、本発明の他の実施形態を示す回路図である。
【００４０】
図２に示すように、本実施形態は、前述の実施形態における第２の放電抵抗１５ｂを第２のダイオード２４ｂに置き換えた放電回路２２を備えるものである。
【００４１】
すなわち、１段目のラテラル型ｐｎｐトランジスタ２６のコレクタには、２段目のバーチカル型ｎｐｎトランジスタ２７のベースが接続されて、これらは共に、フォトダイオードアレイ１１ｂのカソードに接続される。
【００４２】
さらに、第２のダイオード２４ｂが、そのカソードをフォトダイオードアレイ１１ｂのカソードに接続して、バーチカル型ｎｐｎトランジスタ２７のベース・エミッタ間に納入接続される。
【００４３】
ＭＯＳトランジスタ接点回路２３のＭＯＳトランジスタ２３ａは、前述の実施形態と同様に、ゲート２３ｂがラテラル型ｐｎｐトランジスタ２６のエミッタにも接続しているバーチカル型ｎｐｎトランジスタ２７のコレクタに接続され、ソース２３ｄがバーチカル型ｎｐｎトランジスタタ２７のエミッタに接続される。
【００４４】
リレー接点端子２０ｃ、２０ｄは、ＭＯＳトランジスタ２３ａのドレイン２３ｃおよびソース２３ｄよりなる。
【００４５】
上述の本実施形態の作用、動作は、前述の一実施形態と同様に、リレー駆動信号が無い場合には、フォトダイオードカプラ回路２１の発光素子２１ａは発光しない。したがって、フォトダイオードアレイ２１ｂの光起電力が無く、ＭＯＳトランジスタ２３ａは、非導通のオープン状態である。
【００４６】
次に、リレー駆動信号が入力されて、発光素子２１ａに電流が流れると、これが発光し、フォトダイオードアレイ２１ｂには光起電力が発生する。この起電力によりフォトダイオードアレイ２１ｂのアノードからＭＯＳトランジスタ２３ａのゲート２３ｂに流れ込み、ゲート２３ｂに電荷が蓄積され、接点端子２０ｃ、２０ｄ間が導通のクローズ状態となる。
【００４７】
その後、リレー駆動信号の入力が無くなると、発光素子２１ａが消光し、フォトダイオードアレイ２１ｂの光起電力が消滅する。この起電力が無くなると、ゲート２３ｂに蓄積されていた電荷が、微小なベース電流となって流れ始め、微小電流領域で非常に大きい電流増幅率ｈＦＥ特性を有するラテラル型ｐｎｐトランジスタ２６のコレクタ電流が、比較的大きな電流値で、放電の開始直後に流れる。
【００４８】
このとき、２段目のバーチカル型ｎｐｎトランジスタ２７のベース・エミッタ間は、前述の実施形態とは異なり第２のダイオード２４ｂによる逆方向電圧でバイアスされて損失無しとなる。したがって、ラテラル型ｐｎｐトランジスタトランジスタ２６のコレクタ電流は、大半がこのバーチカル型ｎｐｎトランジスタ２７のベース電流として流れて、大電流領域で電流増幅率ｈＦＥが大きい特性を有するトランジスタ２７のコレクタから、ゲート２３ｂに蓄積されていた電荷が大電流となって、より速やかに放電される。
【００４９】
この大電流によりゲート２３ｂの電荷を放電したＭＯＳトランジスタ２３ａは、そのドレイン２３ｃおよびソース２３ｄ間が、急速に高インピーダンスとなり、接点端子がオープン状態となり、高速のターオフが行われる。
【００５０】
本実施形態によれば、リレー入力信号の入力が無くなった直後に、微小電流域での大きな電流増幅率ｈＦＥ特性を有するラテラル型ｐｎｐトランジスタ２６のコレクタ電流の大半が、大電流領域での大きな電流増幅率ｈＦＥ特性を有するバーチカル型ｎｐｎトランジスタ２７のベース電流となる。この大きなベース電流により、バーチカル型ｎｐｎトランジスタ２７のコレクタから、リレー接点を構成するＭＯＳトランジスタ２３ａのゲート蓄積電荷をさらに大電流の放電電流として引き出すことができる。したがって、大電流で放電されるＭＯＳトランジスタは、急峻にオープン状態となり、高速のターンオフを実現できる。
【００５１】
なお、上述のラテラル型ｐｎｐトランジスタおよびバーチカル型ｎｐｎトランジスタは、１チップ内にそれぞれのプロセスで製造された各トランジスタが配される形態に形成することにより小型化が図られて、大電流用ＭＯＳトランジスタチップと共にモールドした高速ＭＯＳ半導体リレーとして実施することもできる。
【００５２】
【発明の効果】
上述のように本発明の光半導体リレーは、リレー接点となるＭＯＳトランジスタのゲート蓄積電荷を、ラテラル型ｐｎｐトランジスタとバーチカル型ｎｐｎトランジスタにより構成するダーリントン回路の放電回路により、急峻に立ち上がる電流増幅率特性による大電流放電し、ターンオフ時間を高速化することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態の回路構成を示す図。
【図２】本発明の他の実施形態の回路構成を示す図。
【図３】従来の光半導体リレーの回路接続を示す図。
【符号の説明】
１０、２０、３０・・・光半導体リレー、
１０ａ、１０ｂ、２０ａ、２０ｂ、３０ａ、３０ｂ、・・・入力端子、
１０ｃ、１０ｄ、２０ｃ、２０ｄ、３０ａ、３０ｄ・・・出力端子、
１１、２１、３１・・・フォトダイオードカプラ回路、
１１ａ、２１ａ、３１ａ・・・発光素子、
１１ｂ、２１ｂ、３１ｂ・・・フォトダイオードアレイ、
１２、２２、３２、４２・・・放電回路、
１３、２３、３３、４３・・・ＭＯＳトランジスタ接点回路、
１３ａ、２３ａ、３３ａ・・・ＭＯＳトランジスタ、
１３ｂ、２３ｂ、３３ｂ・・・ＭＯＳトランジスタのゲート、
１３ｃ、２３ｃ、３３ｃ・・・ＭＯＳトランジスタのドレイン、
１３ｄ、２３ｄ、３３ｄ・・・ＭＯＳトランジスタのソース、
１４，２４ａ、２４ｂ、３６・・・ダイオード、
１５ａ、１５ｂ、３５・・・放電抵抗、
１６、２６・・・ラテラル型ｐｎｐトランジスタ、
１７、２７・・・バーチカル型ｎｐｎトランジスタ、
３４、４５、４６・・・放電トランジスタ。
Claims (4)
- リレー駆動信号により発光または消光する発光素子、およびこの発光素子の光を受光して起電力が発生するフォトダイオードアレイとからなるフォトダイオードカプラ回路と、
前記フォトダイオードアレイのアノードに、ダーリントン回路を形成するラテラル型ｐｎｐトランジスタのエミッタ部およびバーチカル型ｎｐｎトランジスタのコレクタ部がそれそれ接続され、前記フォトダイオードアレイのカソードに、前記ラテラル型ｐｎｐトランジスタのコレクタ部および前記バーチカル型ｎｐｎトランジスタのエミッタ部がそれぞれ接続されるトランジスタ放電回路と、
このトランジスタ放電回路の前記バーチカル型ｎｐｎトランジスタのコレクタと前記ラテラル型ｐｎｐトランジスタのエミッタとにゲートが接続され、前記バーチカル型ｎｐｎトランジスタのエミッタにソースが接続され、そのドレインおよび前記ソースをリレー出力端子とするＭＯＳトランジスタとからなることを特徴とする光半導体リレー。 - ダーリントン回路を形成する前記トランジスタ放電回路は、前記フォトダイオードアレイに第１の抵抗が並列接続され、
前記フォトダイオードアレイのアノードに、前記ラテラル型ｐｎｐトランジスタのベース端子およびダイオードのアノード端子が接続され、このダイオードのカソード端子に、前記ラテラル型ｐｎｐトランジスタのエミッタ端子および前記バーチカル型ｎｐｎトランジスタのコレクタ端子が接続され、
前記フォトダイオードアレイのカソードに、第２の抵抗を介して前記ラテラル型ｐｎｐトランジスタのコレクタ端子および前記バーチカル型ｎｐｎトランジスタのベース端子が共通に接続され、さらに前記バーチカル型ｎｐｎトランジスタのエミッタ端子も同じく前記フォトダイオードアレイのカソードに接続されることを特徴とする請求項１記載の光半導体リレー。 - ダーリントン回路を形成する前記トランジスタ放電回路は、前記フォトダイオードアレイに抵抗が並列接続され、
前記フォトダイオードアレイのアノードに、前記ラテラル型ｐｎｐトランジスタのベース端子および第１のダイオードのアノード端子が接続され、この第１のダイオードのカソード端子に、前記ラテラル型ｐｎｐトランジスタのエミッタ端子および前記バーチカル型ｎｐｎトランジスタのコレクタ端子が接続され、
前記フォトダイオードアレイのカソードに、前記ラテラル型ｐｎｐトランジスタのコレクタ端子および前記バーチカル型ｎｐｎトランジスタのベース端子が共通に接続され、さらに第２のダイオードのカソード端子も同じく接続され、
前記バーチカル型ｎｐｎトランジスタのエミッタ端子が前記第２のダイオードのアノード端子に接続されることを特徴とする請求項１記載の光半導体リレー。 - 前記トランジスタ放電回路の前記ラテラル型ｐｎｐトランジスタおよび前記バーチカル型ｎｐｎトランジスタが、１チップ内に形成されて、前記フォトダイオードカプラ回路および前記ＭＯＳトランジスタに接続されることを特徴とする請求項１、２、３のいずれかに記載の光半導体リレー。
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