JP3837372B2 - 半導体リレー - Google Patents
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Description
【発明の属する技術分野】
本発明は光半導体リレーに係り、特にスイッチング時間の短縮化を図った光半導体リレーに関する。
【0002】
【従来の技術】
一般に、光半導体リレーは、LED素子のような入力側発光素子(以下LEDという。)、出力側フォトダイオードアレイ(以下PDAという。)とスイッチング用MOSFET素子から構成されており、入力側LEDの光を受光側PDAが受けて電圧変換し、この電圧がゲート電圧となって、MOSFETを駆動することによりスイッチングを行うものである。電気信号を光に変換して信号伝送するため、入・出力間を電気的に絶縁することができるとともに、メカニカルリレーと異なり接点磨耗もなく、高速、小型で低消費電力での駆動が可能である。
【0003】
図4に従来の光半導体リレーの回路構成を示す。図に示すように、LED1からの光を受光する第1のPDA2のアノード側の端部とダイオード5、MOSFET4のゲート端子が直列に接続されており、第1のPDA2のカソード側の端部がMOSFET4のソース端子が接続されている。一方、第1のPDA2のアノード側の端部には第2のPDA3のカソード側端部が接続され、第2のPDA3のアノード側端部はインピーダンス素子10を介してダイオード5のカソード電極側に接続されている。第1のPDA2および第2のPDA3は、それぞれ複数個のフォトダイオードを同一極性で直列に接続したものであり、第1のPDA2に対して第2のPDA3を構成するフォトダイオードはそれらの接合面積が小さいものが利用される。そして第1のPDA2および第2のPDA3は全体としても直列に接続されている。さらにインピーダンス素子10とともに制御回路を構成するノーマリーオン型トランジスタ(以下J−FET12)がそのゲート・ソース端子でインピーダンス素子10を挟むように接続されている。この制御回路は光半導体リレーを構成するスイッチング用のMOSFETの充放電時間を制御することにより、光半導体リレーのスピードおよび光感度を制御するための回路である。
【0004】
このような光半導体リレーは、まず、入力電気信号をオンにすると(オン状態)、LED1が発光し、この光を受光した第1のPDA2はこれを電気信号に変換する。このとき電流は、ダイオード5を通りMOSFET4のゲート端子へと流れる経路をとり、MOSFET4のゲートが充電され、オン状態に移行する。また、第1のPDA2で変換された電流はその一部がインピーダンス素子10を通ってJ−FET12のゲート端子に供給される。なおこのとき、第2のPDA3もLED1の光を受光して電流を発生し、第1のPDA2で変換された電流とともにJ−FET12のゲート端子に供給される。これによって、J−FET12のゲート・ソース間には、インピーダンス素子10の両端の電位差がバイアス電圧として印加され、オフ状態になっている。
【0005】
そして、入力電気信号をオフにすると(オフ状態)、LED1からの光信号が停止し、第1のPDA2および第2のPDA3からの電気信号も停止するため、電流が消失してJ−FET12のバイアス電圧が0となり、J−FET12はオン状態に移行する。J−FET12がオン状態に移行すると、MOSFET4のゲート・ソース間が短絡された状態となり、蓄積された電荷は速やかに放電され、オフ状態となる。図4に示した従来例は以下の特許文献1に記載されている。
【0006】
【特許文献1】
特開平2−303074(第1図)
【0007】
【発明が解決しようとする課題】
しかしながら、このような光半導体リレーにおいては、第2のPDAからMOSFETへの充電電流に対して、制御回路を構成するインピーダンス素子が直列に入るため、充電抵抗として作用し、充電時間が遅延する、すなわち、スイッチオン時間が長くなる、という問題が発生していた。
【0008】
そこで、本発明は、従来の光半導体リレーにおける欠点を取り除き、動作機能を低下させることなく、スイッチオン時間を短縮することが可能な光半導体リレーを提供することを目的とするものである。
【0009】
【課題を解決するための手段】
本発明の半導体リレーは、電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第1のフォトダイオードアレイと、
この第1のフォトダイオードアレイの一端に一方の電極が接続された第1のダイオードと、
この第1のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第1のフォトダイオードアレイの他端に接続されるMOSFETと、
前記発光素子の光信号を受光して電気信号に変換するとともに、両端が前記第1のダイオードの電極にそれぞれ接続された第2のフォトダイオードアレイと、前記MOSFETのゲート端子及びソース端子間に接続される制御回路からなることを特徴とするものである。
【0010】
また、本発明の半導体リレーにおいては、前記制御回路は、前記MOSFETのゲート端子及びソース端子間に接続されるインピーダンス素子と、
この前記インピーダンス素子の両端子にそれぞれベース端子及びコレクタ端子が接続されるバイポーラトランジスタと、
このバイポーラトランジスタのエミッタ端子および前記ベース端子間に接続される第2のダイオードからなることを特徴としている。
【0011】
さらに、本発明の半導体リレーにおいては、前記第1および第2のフォトダイオードアレイは、それぞれ複数のフォトダイオードが同一極性で直列に接続され、前記第1のフォトダイオードアレイを構成するフォトダイオードは、それらの接合部の面積が前記第2のフォトダイオードアレイを構成するフォトダイオードの接合部の面積よりも大であることを特徴としている。
【0012】
さらに、本発明の半導体リレーにおいては、前記第1のダイオードは、そのアノード電極が前記第1のフォトダイオードアレイのアノード側端部に接続されているであることを特徴としている。
【0013】
また、本発明の半導体リレーは、電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第1のフォトダイオードアレイと、
この第1のフォトダイオードアレイの一端に一方の電極が接続された第1のダイオードと、
この第1のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第1のフォトダイオードアレイの他端に接続されるMOSFETと、
前記発光素子の光信号を受光して電気信号に変換するとともに、一端が前記第1のダイオードの一方の電極に接続され、他端がインピーダンスを介して前記第1のダイオードの他方の電極に接続された第2のフォトダイオードアレイと、
前記MOSFETのゲート端子及びソース端子にソース端子およびドレイン端子が接続され、ゲート端子が前記インピーダンスおよび前記第2のフォトダイオードアレイの接続点に接続されるジャンクションFETトランジスタと、前記インピーダンスに並列に接続されたバイパスダイオードとからなることを特徴とするものである。
【0014】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
【0015】
図1に本発明の光半導体リレーの回路図を示す。図に示すように、LED1と光結合するように第1のPDA2が設けられ、第1のPDA2のカソード側端部とスイッチング用のMOSFET4のソース端子が接続されている。また、第1のPDA2のアノード側端部はダイオード5を直列に介してMOSFET4のゲート端子に接続されている。すなわち、ダイオード5はそのアノード電極が第1のPDA2のアノード側端部に接続され、カソード電極がMOSFET4のゲート端子に接続されている。
【0016】
一方、出力電圧の増大を図るために設けられ第1のPDA2より接合面積の小さい第2のPDA3のアノード側端部はMOSFET4のゲート端子に実質的にインピーダンス素子を介することなく接続され、カソード側端部は第1のPDA2のアノード側端部に接続されている。すなわち、第1のPDA2および第2のPDA3は全体としても直列に接続された状態になっている。そして、MOSFET4のゲート・ソース間には制御回路6が接続されている。
【0017】
図2に具体的な制御回路6の構成を含む光半導体リレーの回路構成を示す。制御回路6は、MOSFET4のゲートと第1のPDA2のカソード端子間に接続されたインピーダンス素子7と、インピーダンス素子7の両端にベース・コレクタ端子がそれぞれ接続されたnpnトランジスタ8と、npnトランジスタ8のエミッタ・ベース端子間に接続されたダイオード9から構成されている。ダイオード9はそのアノード電極がnpnトランジスタ8のエミッタ端子側になるように接続されている。
【0018】
このような回路構成により、入力オン状態において、第1のPDA2→ダイオード5→MOSFET4ゲートという経路と、第2のPDA3→MOSFET4ゲートという経路により、第1のPDA2、第2のPDA3により発生された電流が流れ、MOSFET4のゲートがオン状態に移行する。これらの経路においては、実質的にインピーダンス素子が存在しないため、充電抵抗は極めて小さくなるため、MOSFET4は速やかにスイッチオンされる。
【0019】
制御回路6を構成するnpnトランジスタ8は、入力オン状態においては、ダイオード9のアノードからカソードに流れる電流によりベースとエミッタ間が逆バイアス状態となるので、オフ状態となる。他方、入力オフ状態においては、MOSFETゲートに蓄積された電荷がインピーダンス素子7を通りnpnトランジスタ8のベース端子に放電され、ベース電流となるので、npnトランジスタ8はオン状態となる。
【0020】
このような制御回路6を用いることにより、インピーダンス素子がMOSFETの充電電流に対して直列に入らないため、充電抵抗として作用することなく、スイッチオン時間を短縮できるとともに、npnトランジスタ8とダイオード9は、J−FETの1/10以下のスペースで形成できるため、チップシュリンク、コストダウンを図ることが可能となる。
【0021】
なお、従来のJ−FETを用いた光半導体リレーにおいても、直列インピーダンスを低減することによりスイッチオン時間を短縮することができる。すなわち、図3に示すように、従来と同様に形成された半導体リレーのインピーダンス素子10と並列に接続するように、複数の直列に接続したダイオード素子(以下バイパスダイオード11)を設ける。通常J−FET素子12には1〜2V程度でオフするものが用いられているが、インピーダンス素子の両端の電位差が2Vを超え、J−FETがオフした時点でバイパスダイオードが動作することにより、充電抵抗となる第2のPDA3の直列インピーダンスが低減し、スイッチオン時間が短縮される。
【0022】
本発明は上述した実施形態に限定されるものではない。例えば、図2に示したnpnトランジスタに代えてpnpトランジスタを用いることができる。また、MOSFETのゲート回路に、スイッチング時間調あるいは光感度整用の微小インピーダンスを挿入しても、本発明の作用効果を達成することができる。
【0023】
【発明の効果】
本発明によれば、動作機能を低下させることなく、スイッチオン時間を短縮するとともにチップシュリンク、コストダウンを図ることが可能な光半導体リレーを提供することができる。
【図面の簡単な説明】
【図1】 本発明の光半導体リレーの回路構成を示す図。
【図2】 本発明の光半導体リレーの回路構成を示す図。
【図3】 本発明の光半導体リレーの回路構成を示す図。
【図4】 従来の光半導体リレーの回路構成を示す図。
【符号の説明】
1 LED
2 第1のPDA
3 第2のPDA
4 MOSFET
5 ダイオード
6 制御回路
7 インピーダンス素子
8 npnトランジスタ
9 ダイオード
10 インピーダンス素子
11 バイパスダイオード
12 J−FET
Claims (9)
- 電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第1のフォトダイオードアレイと、
この第1のフォトダイオードアレイの一端に一方の電極が接続された第1のダイオードと、
この第1のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第1のフォトダイオードアレイの他端に接続されるMOSFETと、
前記発光素子の光信号を受光して電気信号に変換するとともに、両端が前記第1のダイオードの電極にそれぞれ接続された第2のフォトダイオードアレイと、
前記MOSFETのゲート端子及びソース端子間に接続される制御回路からなることを特徴とする半導体リレー。 - 前記制御回路は、
前記MOSFETのゲート端子及びソース端子間に接続されるインピーダンス素子と、
このインピーダンス素子の両端子にそれぞれベース端子及びコレクタ端子が接続されるバイポーラトランジスタと、
このバイポーラトランジスタのエミッタ端子および前記ベース端子間に接続される第2のダイオードからなることを特徴とする請求項1記載の半導体リレー。 - 前記第1および第2のフォトダイオードアレイは、それぞれ複数のフォトダイオードが同一極性で直列に接続され、前記第1のフォトダイオードアレイを構成するフォトダイオードは、それらの接合部の面積が前記第2のフォトダイオードアレイを構成するフォトダイオードの接合部の面積よりも大であることを特徴とする請求項2記載の半導体リレー。
- 前記第1のダイオードは、そのアノード電極が前記第1のフォトダイオードアレイのアノード側端部に接続されているであることを特徴とする請求項3記載の半導体リレー。
- 前記インピーダンス素子は、抵抗器であることを特徴とする請求項2記載の半導体リレー。
- 前記第 2 のダイオードは、前記バイポーラトランジスタのエミッタ端子および前記MOSFETのソース端子間に接続され、前記第 2 のダイオードのカソードは、前記第1のフォトダイオードアレイのカソード側端部に接続されていることを特徴とする請求項2記載の半導体リレー。
- 電気信号を光信号に変換する発光素子と、
この発光素子の光信号を受光して電気信号に変換する第1のフォトダイオードアレイと、
この第1のフォトダイオードアレイの一端に一方の電極が接続された第1のダイオードと、
この第1のダイオードの他方の電極がゲート端子に接続され、ソース端子が前記第1のフォトダイオードアレイの他端に接続されるMOSFETと、
前記発光素子の光信号を受光して電気信号に変換するとともに、一端が前記第1のダイオードの一方の電極に接続され、他端がインピーダンスを介して前記第1のダイオードの他方の電極に接続された第2のフォトダイオードアレイと、
前記MOSFETのゲート端子及びソース端子にソース端子およびドレイン端子が接続され、ゲート端子が前記インピーダンスおよび前記第2のフォトダイオードアレイの接続点に接続されるジャンクションFETトランジスタと、前記インピーダンスに並列に接続されたバイパスダイオードとからなることを特徴とする半導体リレー。 - 前記インピーダンス素子は、抵抗器であることを特徴とする請求項7記載の半導体リレー。
- 前記バイパスダイオードは、直列に接続された複数のダイオード素子であることを特徴とする請求項7記載の半導体リレー。
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