JPH0946204A

JPH0946204A - 光結合型半導体リレー

Info

Publication number: JPH0946204A
Application number: JP7192312A
Authority: JP
Inventors: Hisakazu Miyajima; 久和宮島; Shuichiro Yamaguchi; 周一郎山口; Atsushi Ogiwara; 淳荻原; Yoshiyuki Sugiura; 義幸杉浦
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 1995-07-27
Filing date: 1995-07-27
Publication date: 1997-02-14
Anticipated expiration: 2015-07-27
Also published as: JP3086833B2

Abstract

(57)【要約】【課題】安価で製造が容易な光結合型半導体リレーの
構造を提供する【解決手段】発光ダイオード１と、フォトダイオード
アレイ２と、フォトダイオードアレイ２の光起電力によ
って導通状態が変わる出力用ＭＯＳＦＥＴ３と、出力用
ＭＯＳＦＥＴ３のゲート・ソース間電荷を放電する第１
ＭＯＳＦＥＴ６と、第１ＭＯＳＦＥＴ６のソースと、フ
ォトダイオードアレイ２のカソード間の高抵抗素子とを
備え、出力用ＭＯＳＦＥＴ３のゲートに、ノーマリ・オ
ン型の第２ＭＯＳＦＥＴ９のドレインを接続し、第２Ｍ
ＯＳＦＥＴ９のソースを、低抵抗の抵抗素子１０を介し
て、第１ＭＯＳＦＥＴ６のドレインに接続し、第２ＭＯ
ＳＦＥＴ９のゲートを出力用ＭＯＳＦＥＴ３のソースに
接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、光結合型方式を用
いて入出力回路間を絶縁した光結合型半導体リレーに関
するものであり、特に、ノイズの発生を抑制したソフト
オン・ソフトオフ型の光結合型半導体リレーに関するも
のである。

【０００２】

【従来の技術】図５の回路図に基づいて、従来のソフト
オン・ソフトオフ型の光結合型半導体リレーの一例につ
いて説明する。図に示す回路では、光結合型半導体リレ
ーの入力端子７Ａ，７Ｂ間に接続された発光ダイオード
１が出力する光信号を、フォトダイオードアレイ２が受
光し、それによって、フォトダイオードアレイ２が出力
する光起電力が、フォトダイオードアレイ２のカソード
と出力用ＭＯＳＦＥＴ３のソース間に接続された第１高
抵抗素子４を介して、出力用ＭＯＳＦＥＴ３のゲート・
ソース間に印加されるように接続されている。また、出
力用ＭＯＳＦＥＴ３のゲートには、第２高抵抗素子５の
一端が接続され、その第２高抵抗素子５の他端は、ノー
マリ・オン型の第１ＭＯＳＦＥＴ６のドレインに接続さ
れている。さらに、第１ＭＯＳＦＥＴ６のソースは出力
用ＭＯＳＦＥＴ３のソースに接続されている。

【０００３】以下、図５及び図６に基づいて、図５に示
した回路の動作について説明する。図６で、（ａ）は光
結合型半導体リレーの入力端子７Ａ，７Ｂ間に印加され
る入力信号を示す線図、（ｂ）は光結合型半導体リレー
の出力端子８Ａ，８Ｂに出力される出力信号を示す線図
である。図５に示す回路で、入力端子７Ａ，７Ｂ間に、
図６（ａ）に示す入力信号が印加されると、ダイオード
アレイ２に光起電力が発生し、第２高抵抗素子５と、第
１ＭＯＳＦＥＴ６のドレイン・ソース間と、第１高抵抗
素子４とを介して光電流が流れ、第１高抵抗素子４の端
子間に電圧が発生する。この電圧により、ノーマリ・オ
ン型の第１ＭＯＳＦＥＴ６が高抵抗状態にバイアスされ
るので、出力用ＭＯＳＦＥＴ３のゲート・ソース間に、
フォトダイオードアレイ２の光起電力が印加され出力用
ＭＯＳＦＥＴ３はオン状態となる。この時、出力用ＭＯ
ＳＦＥＴ３のゲート・ソース間容量への電荷の蓄積スピ
ードは、第１高抵抗素子４により制限されるため、図６
（ｂ）に示すように、出力信号の立ち上がりの勾配は緩
やかなものとなり、出力用ＭＯＳＦＥＴ３の緩やかなオ
ン状態移行が実現される。

【０００４】次に、発光ダイオード１への入力信号が遮
断されると、フォトダイオードアレイ２の光起電力が消
失し、第１高抵抗素子４の両端電圧が消失するので、ノ
ーマリ・オン型の第１ＭＯＳＦＥＴ６はオン状態に戻
る。これにより、出力用ＭＯＳＦＥＴ３のゲート・ソー
ス間に蓄積された電荷は、第２高抵抗素子５と第１ＭＯ
ＳＦＥＴ６を介して放電され、出力用ＭＯＳＦＥＴ３は
オフ状態となる。この時、出力用ＭＯＳＦＥＴ３のゲー
ト・ソース間容量に蓄積されている電荷の放電スピード
は、第２高抵抗素子５により制限されるため、図６
（ｂ）に示すように、出力信号の立ち下がりの勾配は緩
やかなものとなり、出力用ＭＯＳＦＥＴ３の緩やかなオ
フ状態移行が実現される。

【０００５】しかし、図５に示した光結合型半導体リレ
ーの回路は、緩やかなオフ状態移行が実現できる反面、
入力信号が遮断されてから出力用ＭＯＳＦＥＴ３のゲー
ト・ソース間容量からの放電が開始されて出力信号が低
下しはじめるまでの時間（図６（ｂ）に示す遅延時間）
が長くなるという特徴を有している。通常、フォトダイ
オードアレイ２の光起電力は、高温時の出力低下をカバ
ーするために、常温においては、出力用ＭＯＳＦＥＴ３
をオン状態とするのに必要な電圧に比べて高めの電圧を
出力するように設定されるので、その分、遅延時間がさ
らに長くなっていた。

【０００６】

【発明が解決しようとする課題】上述した光結合型半導
体リレーの回路では、緩やかなオン・オフ状態移行を実
現するため、第１高抵抗素子４及び第２高抵抗素子５と
して、かなり高抵抗（10M Ω程度）な抵抗素子を用いる
必要があった。しかしながら、そのような高抵抗の抵抗
素子の形成においては、（１）素子面積が増大する、
（２）素子面積の増大によりチップコストが増大する、
（３）抵抗値制御が困難で特性ばらつきが大きい等の問
題があり、安価で安定した素子形成が困難であるという
問題点があった。

【０００７】本発明は、上記問題点に鑑みなされたもの
で、その目的とするところは、安価で製造が容易な光結
合型半導体リレーの構造を提供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の光結合型半導体リレーは、入力信号
に応答して光信号を出力する発光ダイオードと、その発
光ダイオードの光信号を受光するように配置されたフォ
トダイオードアレイと、そのフォトダイオードアレイの
光起電力がゲート・ソース間に印加されて、ドレイン・
ソース間が導通状態または非導通状態に切り換わる、出
力用ＭＯＳＦＥＴと、その出力用ＭＯＳＦＥＴのゲート
・ソース間に蓄積される電荷の放電経路を形成するノー
マリ・オン型の第１ＭＯＳＦＥＴと、その第１ＭＯＳＦ
ＥＴを制御すると共に、緩やかなオン状態移行を実現す
るために、前記第１ＭＯＳＦＥＴのソースと、前記フォ
トダイオードアレイのカソード間に接続された高抵抗素
子とを備えた光結合型半導体リレーにおいて、前記出力
用ＭＯＳＦＥＴのゲートに、ノーマリ・オン型の第２Ｍ
ＯＳＦＥＴのドレインを接続し、その第２ＭＯＳＦＥＴ
のソースを、低抵抗の抵抗素子を介して、前記第１ＭＯ
ＳＦＥＴのドレインに接続し、前記第２ＭＯＳＦＥＴの
ゲートを前記出力用ＭＯＳＦＥＴのソースに接続したこ
とを特徴とするものである。

【０００９】請求項２記載の光結合型半導体リレーは、
入力信号に応答して光信号を出力する発光ダイオード
と、その発光ダイオードの光信号を受光するように配置
されたフォトダイオードアレイと、そのフォトダイオー
ドアレイの光起電力がゲート・ソース間に印加されて、
ドレイン・ソース間が導通状態または非導通状態に切り
換わる、出力用ＭＯＳＦＥＴと、その出力用ＭＯＳＦＥ
Ｔのゲート・ソース間に蓄積される電荷の放電経路を形
成するノーマリ・オン型の第１ＭＯＳＦＥＴと、その第
１ＭＯＳＦＥＴを制御すると共に、緩やかなオン状態移
行を実現するために、前記第１ＭＯＳＦＥＴのソース
と、前記フォトダイオードアレイのカソード間に接続さ
れた高抵抗素子とを備えた光結合型半導体リレーにおい
て、前記高抵抗素子と前記出力用ＭＯＳＦＥＴのソース
間に、低抵抗の抵抗素子を接続し、前記出力用ＭＯＳＦ
ＥＴのゲートに前記第１ＭＯＳＦＥＴのドレインを接続
し、前記第１ＭＯＳＦＥＴのソースを、ノーマリ・オン
型の第２ＭＯＳＦＥＴのドレインに接続し、前記第２Ｍ
ＯＳＦＥＴのソースを、前記高抵抗素子と前記抵抗素子
との接続点に接続し、前記第１ＭＯＳＦＥＴのゲート
を、前記フォトダイオードアレイのカソードに接続し、
前記第２ＭＯＳＦＥＴのゲートを前記出力用ＭＯＳＦＥ
Ｔのソースに接続したことを特徴とするものである。

【００１０】請求項１または請求項２記載の光結合型半
導体リレーは、オフ時の放電電流を制限する、高抵抗の
抵抗素子の代わりに、ノーマリ・オン型の第２ＭＯＳＦ
ＥＴと、低抵抗の抵抗素子を用い、出力用ＭＯＳＦＥＴ
のゲートに蓄積された電荷が、ノーマリ・オン型の第２
ＭＯＳＦＥＴと、低抵抗の抵抗素子を介して放電され、
放電電流によって抵抗素子の両端に発生する電圧が、ノ
ーマリ・オン型の第２ＭＯＳＦＥＴを高抵抗状態にバイ
アスするように構成したものである。これにより、オフ
時の放電電流が制限されるので、緩やかなオフ状態移行
が実現される。

【００１１】請求項３記載の光結合型半導体リレーは、
請求項２記載の光結合型半導体リレーで、前記出力用Ｍ
ＯＳＦＥＴのゲート・ソース間の電圧を所定電圧以下に
保つツェナダイオードが、前記出力用ＭＯＳＦＥＴのゲ
ート・ソース間に接続されていることを特徴とするもの
である。これにより、オン時においても出力用ＭＯＳＦ
ＥＴのゲート・ソース間電圧が、出力用ＭＯＳＦＥＴを
オン状態とするのに必要な電圧以上とならないように設
定することができるので遅延時間を短縮することができ
る。

【００１２】請求項４記載の光結合型半導体リレーは、
請求項２記載の光結合型半導体リレーで、前記第２ＭＯ
ＳＦＥＴのドレインと、前記出力用ＭＯＳＦＥＴのソー
ス間の電圧を所定電圧以下に保つツェナダイオードが、
前記第２ＭＯＳＦＥＴのドレインと前記出力用ＭＯＳＦ
ＥＴのソース間に接続されていることを特徴とするもの
である。これにより、オフ移行時に出力用ＭＯＳＦＥＴ
のゲート・ソース間電圧を、略ツェナ電圧まで瞬時に低
下させることができるので遅延時間を短縮することがで
きる。

【００１３】

【発明の実施の形態】図１の回路図に基づいて、本発明
に係る光結合型半導体リレーの一実施形態について説明
する。但し、図５に示した構成と同等構成については同
符号を付すこととする。光結合型半導体リレーの入力端
子７Ａ，７Ｂ間には、発光ダイオード１が接続されてお
り、その発光ダイオード１には、フォトダイオードアレ
イ２が光学的に結合されている。フォトダイオードアレ
イ２のアノードは、ノーマリ・オフ型の出力用ＭＯＳＦ
ＥＴ３のゲートに接続されており、フォトダイオードア
レイ２のカソードは、高抵抗素子４を介して出力用ＭＯ
ＳＦＥＴ３のソースに接続されている。

【００１４】また、出力用ＭＯＳＦＥＴ３のゲートに、
ノーマリ・オン型の第２ＭＯＳＦＥＴ９のドレインが接
続され、第２ＭＯＳＦＥＴ９のソースが、低抵抗の抵抗
素子である抵抗素子１０を介して、第１ＭＯＳＦＥＴ６
のドレインに接続され、第１ＭＯＳＦＥＴ６のソースが
出力用ＭＯＳＦＥＴ３のソースに接続されている。さら
に、第１ＭＯＳＦＥＴ６のゲートは、フォトダイオード
アレイ２のカソードに接続され、第２ＭＯＳＦＥＴ９の
ゲートは、出力用ＭＯＳＦＥＴ３のソースに接続されて
いる。

【００１５】以下、図１に示した回路の動作について説
明する。入力端子７Ａ，７Ｂ間に入力信号が印加される
と、発光ダイオード１が光信号を出力する。この光信号
を受光して、フォトダイオードアレイ２が光起電力を出
力する。この光起電力によって、第２ＭＯＳＦＥＴ９、
抵抗素子１０、第１ＭＯＳＦＥＴ６、高抵抗素子４を介
して電流が流れ、高抵抗素子４の両端に電圧が発生す
る。この電圧により、第１ＭＯＳＦＥＴ６が高抵抗状態
にバイアスされるので、出力用ＭＯＳＦＥＴ３のゲート
・ソース間に、フォトダイオードアレイ２の光起電力が
印加されて出力用ＭＯＳＦＥＴ３がオン状態となる。こ
の時、出力用ＭＯＳＦＥＴ３のゲート・ソース間容量へ
の電荷の蓄積スピードは主に高抵抗素子４により制限さ
れるためその勾配は緩やかになり、出力用ＭＯＳＦＥＴ
３の緩やかなオン状態移行が実現される。

【００１６】入力端子７Ａ，７Ｂ間への信号入力が遮断
されると、フォトダイオードアレイ２の端子間の光起電
力が消失し、ノーマリ・オン型の第１ＭＯＳＦＥＴ６が
導通状態へと復帰する。これにより、出力用ＭＯＳＦＥ
Ｔ３のゲート・ソース間に蓄えられていた電荷は、第２
ＭＯＳＦＥＴ９、抵抗素子１０、第１ＭＯＳＦＥＴ６を
介して放電されて、出力用ＭＯＳＦＥＴ３がオフ状態と
なる。ここで、抵抗素子１０の両端電圧により第２ＭＯ
ＳＦＥＴ９が高抵抗状態にバイアスされて放電電荷量を
抑制する。これにより、出力用ＭＯＳＦＥＴ３の緩やか
なオフ状態移行が実現される。

【００１７】図２の回路図に基づいて、本発明に係る光
結合型半導体リレーの異なる実施形態について説明す
る。但し、図１に示した構成と同等構成については同符
号を付すこととする。入力端子７Ａ，７Ｂ間には、発光
ダイオード１が接続されており、発光ダイオード１には
フォトダイオードアレイ２が光学的に結合されている。
フォトダイオードアレイ２のアノードは、ノーマリ・オ
フ型の出力用ＭＯＳＦＥＴ３のゲートに接続されてお
り、フォトダイオードアレイ２のカソードは、高抵抗素
子４の一端に接続され、高抵抗素子４の他端は、低抵抗
の抵抗素子である抵抗素子１１を介して出力用ＭＯＳＦ
ＥＴ３のソースに接続されている。

【００１８】また、出力用ＭＯＳＦＥＴ３のゲートに、
第１ＭＯＳＦＥＴ６のドレインが接続され、第１ＭＯＳ
ＦＥＴ６のソースが、ノーマリ・オン型の第２ＭＯＳＦ
ＥＴ１２のドレインに接続され、第２ＭＯＳＦＥＴ１２
のソースが、高抵抗素子４と抵抗素子１１との接続点に
接続され、第１ＭＯＳＦＥＴ６のゲートが、フォトダイ
オードアレイ２のカソードに接続され、第２ＭＯＳＦＥ
Ｔ１２のゲートが出力用ＭＯＳＦＥＴ３のソースに接続
されている。

【００１９】以下、図２に示した回路の動作について説
明する。入力端子７Ａ，７Ｂ間に入力信号が印加される
と、発光ダイオード１が光信号を出力する。この光信号
を受光して、フォトダイオードアレイ２が光起電力をそ
の端子間に発生させる。この光起電力によって第１ＭＯ
ＳＦＥＴ６、第２ＭＯＳＦＥＴ１２、高抵抗素子４を介
して電流が流れ、高抵抗素子４の端子間に電圧が発生す
る。この電圧により、第１ＭＯＳＦＥＴ６が高抵抗状態
にバイアスされるので、出力用ＭＯＳＦＥＴ３のゲート
・ソース間にフォトダイオードアレイ２の光起電力が印
加されて出力用ＭＯＳＦＥＴ３がオン状態となる。この
時、出力用ＭＯＳＦＥＴ３のゲート・ソース間容量への
電荷の蓄積スピードは、高抵抗素子４と抵抗素子１１の
直列回路により制限されるためその勾配は緩やかであ
り、出力用ＭＯＳＦＥＴ３の緩やかなオン状態移行が実
現される。

【００２０】入力端子７Ａ，７Ｂ間への信号入力が遮断
されると、フォトダイオードアレイ２の端子間の光起電
力が消失し、ノーマリ・オン型の第１ＭＯＳＦＥＴ６が
導通状態へと復帰する。これにより、出力用ＭＯＳＦＥ
Ｔ３のゲート・ソース間に蓄えられていた電荷は、第１
ＭＯＳＦＥＴ６、第２ＭＯＳＦＥＴ１２、抵抗素子１１
を介して放電されて、出力用ＭＯＳＦＥＴ３がオフ状態
となる。ここで、抵抗素子１１の両端電圧により第２Ｍ
ＯＳＦＥＴ１２が高抵抗状態にバイアスされて放電電荷
量を抑制する。これにより、出力用ＭＯＳＦＥＴ３の緩
やかなオフ状態移行が実現される。

【００２１】図３に基づいて、本発明に係る光結合型半
導体リレーのさらに異なる実施形態について説明する。
図３に示す回路は、図２に示した回路に対して、出力用
ＭＯＳＦＥＴ３のゲート・ソース間に、一定以上の電圧
が印加されないようにツェナダイオード１３を接続した
ものである。入力信号印加時において、フォトダイオー
ドアレイ２が出力用ＭＯＳＦＥＴ３の動作に必要な電圧
以上の光起電力を出力した場合に、余分な電圧をツェナ
ダイオード１３により降圧するようにしている。入力信
号が遮断されると、出力用ＭＯＳＦＥＴ３のゲート・ソ
ース間に蓄えられた電荷は、第１ＭＯＳＦＥＴ６、第２
ＭＯＳＦＥＴ１２、抵抗素子１１を介して放電される
が、余分な電圧をツェナダイオード１３により降圧して
いるため、その遅延時間を大幅に短縮することができ
る。

【００２２】図４に基づいて、本発明に係る光結合型半
導体リレーのさらに異なる実施形態について説明する。
図４に示す回路は、図２に示した回路に対して、第２Ｍ
ＯＳＦＥＴ１２のドレインと出力用ＭＯＳＦＥＴ３のソ
ース間に、第２ＭＯＳＦＥＴ１２のドレインと、出力用
ＭＯＳＦＥＴ３のソース間の電圧を所定電圧以下に保つ
ツェナダイオード１４を接続した回路である。図４に示
す回路のオン時の動作は図２に示した回路の動作と同様
であるので説明を省略することとし、以下、本実施形態
のオフ時における回路動作について説明する。入力端子
７Ａ，７Ｂ間への入力信号が遮断されると、フォトダイ
オードアレイ２の端子間の光起電力が消失し、ノーマリ
・オン型の第１ＭＯＳＦＥＴ６が導通状態へと復帰す
る。これにより、出力用ＭＯＳＦＥＴ３のゲート・ソー
ス間に蓄えられた電荷は、第１ＭＯＳＦＥＴ６、第２Ｍ
ＯＳＦＥＴ１２、抵抗素子１１を介して放電されて出力
用ＭＯＳＦＥＴ３がオフ状態となる。この時、出力用Ｍ
ＯＳＦＥＴ３のゲート・ソース間に印加されていた、出
力用ＭＯＳＦＥＴ３の動作に必要な電圧以上の過剰電圧
を、ツェナダイオード１４が略ツェナ電圧まで瞬時に降
圧させるので、オフ時の遅延時間を大幅に短縮すること
ができる。

【００２３】

【発明の効果】請求項１または請求項２記載の光結合型
半導体リレーは、大面積を必要とする高抵抗の抵抗素子
を用いずに、ノーマリ・オン型の第２ＭＯＳＦＥＴと、
低抵抗の抵抗素子によって、オフ時の放電電流を制限す
るように構成されているので、小面積で安価な光結合型
半導体リレーを容易に実現できる。

【００２４】請求項３記載の光結合型半導体リレーは、
出力用ＭＯＳＦＥＴのゲート・ソース間の電圧を所定電
圧以下に保つように構成されているので、オン時におい
ても出力用ＭＯＳＦＥＴのゲート・ソース間電圧が、出
力用ＭＯＳＦＥＴをオン状態とするのに必要な電圧以上
とならないように設定することができるので遅延時間を
短縮することができる。

【００２５】請求項４記載の光結合型半導体リレーは、
第２ＭＯＳＦＥＴのドレインと、出力用ＭＯＳＦＥＴの
ソース間の電圧を所定電圧以下に保つように構成されて
いるので、オフ時に出力用ＭＯＳＦＥＴのゲート・ソー
ス間電圧を、略ツェナ電圧まで瞬時に低下させることが
できるので遅延時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の光結合型半導体リレーの一実施形態を
示す回路図である。

【図２】本発明の光結合型半導体リレーの異なる実施形
態を示す回路図である。

【図３】本発明の光結合型半導体リレーのさらに異なる
実施形態を示す回路図である。

【図４】本発明の光結合型半導体リレーのさらに異なる
実施形態を示す回路図である。

【図５】従来の光結合型半導体リレーの一例を示す回路
図である。

【図６】光結合型半導体リレーの遅延時間を説明するた
めの線図である。

【符号の説明】

１発光ダイオード２フォトダイオードアレイ３出力用ＭＯＳＦＥＴ４高抵抗素子６第１ＭＯＳＦＥＴ９，１２第２ＭＯＳＦＥＴ１０，１１抵抗素子１３，１４ツェナダイオード

───────────────────────────────────────────────────── フロントページの続き (72)発明者杉浦義幸大阪府門真市大字門真1048番地松下電工株式会社内

Claims

【特許請求の範囲】

【請求項１】入力信号に応答して光信号を出力する発
光ダイオードと、その発光ダイオードの光信号を受光す
るように配置されたフォトダイオードアレイと、そのフ
ォトダイオードアレイの光起電力がゲート・ソース間に
印加されて、ドレイン・ソース間が導通状態または非導
通状態に切り換わる、出力用ＭＯＳＦＥＴと、その出力
用ＭＯＳＦＥＴのゲート・ソース間に蓄積される電荷の
放電経路を形成するノーマリ・オン型の第１ＭＯＳＦＥ
Ｔと、その第１ＭＯＳＦＥＴを制御すると共に、緩やか
なオン状態移行を実現するために、前記第１ＭＯＳＦＥ
Ｔのソースと、前記フォトダイオードアレイのカソード
間に接続された高抵抗素子とを備えた光結合型半導体リ
レーにおいて、前記出力用ＭＯＳＦＥＴのゲートに、ノ
ーマリ・オン型の第２ＭＯＳＦＥＴのドレインを接続
し、その第２ＭＯＳＦＥＴのソースを、低抵抗の抵抗素
子を介して、前記第１ＭＯＳＦＥＴのドレインに接続
し、前記第２ＭＯＳＦＥＴのゲートを前記出力用ＭＯＳ
ＦＥＴのソースに接続したことを特徴とする光結合型半
導体リレー。
【請求項２】入力信号に応答して光信号を出力する発
光ダイオードと、その発光ダイオードの光信号を受光す
るように配置されたフォトダイオードアレイと、そのフ
ォトダイオードアレイの光起電力がゲート・ソース間に
印加されて、ドレイン・ソース間が導通状態または非導
通状態に切り換わる、出力用ＭＯＳＦＥＴと、その出力
用ＭＯＳＦＥＴのゲート・ソース間に蓄積される電荷の
放電経路を形成するノーマリ・オン型の第１ＭＯＳＦＥ
Ｔと、その第１ＭＯＳＦＥＴを制御すると共に、緩やか
なオン状態移行を実現するために、前記第１ＭＯＳＦＥ
Ｔのソースと、前記フォトダイオードアレイのカソード
間に接続された高抵抗素子とを備えた光結合型半導体リ
レーにおいて、前記高抵抗素子と前記出力用ＭＯＳＦＥ
Ｔのソース間に、低抵抗の抵抗素子を接続し、前記出力
用ＭＯＳＦＥＴのゲートに前記第１ＭＯＳＦＥＴのドレ
インを接続し、前記第１ＭＯＳＦＥＴのソースを、ノー
マリ・オン型の第２ＭＯＳＦＥＴのドレインに接続し、
前記第２ＭＯＳＦＥＴのソースを、前記高抵抗素子と前
記抵抗素子との接続点に接続し、前記第１ＭＯＳＦＥＴ
のゲートを、前記フォトダイオードアレイのカソードに
接続し、前記第２ＭＯＳＦＥＴのゲートを前記出力用Ｍ
ＯＳＦＥＴのソースに接続したことを特徴とする光結合
型半導体リレー。
【請求項３】前記出力用ＭＯＳＦＥＴのゲート・ソー
ス間の電圧を所定電圧以下に保つツェナダイオードが、
前記出力用ＭＯＳＦＥＴのゲート・ソース間に接続され
ていることを特徴とする請求項２記載の光結合型半導体
リレー。
【請求項４】前記第２ＭＯＳＦＥＴのドレインと、前
記出力用ＭＯＳＦＥＴのソース間の電圧を所定電圧以下
に保つツェナダイオードが、前記第２ＭＯＳＦＥＴのド
レインと前記出力用ＭＯＳＦＥＴのソース間に接続され
ていることを特徴とする請求項２記載の光結合型半導体
リレー。