JPH09153782A

JPH09153782A - 半導体リレー回路

Info

Publication number: JPH09153782A
Application number: JP8072292A
Authority: JP
Inventors: Yoshiaki Aizawa; 吉昭相沢; Senya Okumura; 仙也奥村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-29
Filing date: 1996-03-27
Publication date: 1997-06-10

Abstract

(57)【要約】【課題】この発明は、出力接点開閉時間の短縮を図る
ことができ、かつコストアップを招くことのない半導体
リレー回路を提供することを課題とする。【解決手段】この発明は、光検知素子が発光ダイオー
ドによる光信号を検知した場合には、ノーマリ・オフ型
駆動用トランジスタをＯＦＦ状態とし、光検知素子が発
光ダイオードによる光信号を検知しない場合には、ノー
マリ・オフ型駆動用トランジスタをＯＮ状態とするよう
に構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力信号を発光ダ
イオードによって光信号に変換し、その光信号を発光ダ
イオードと光結合されたフォトダイオードアレイによっ
て電気信号に変換し、その電気信号によって出力用の電
界効果トランジスタ (ＭＯＳＦＥＴ) を駆動させ、出力
用接点信号を得るようにした半導体リレー回路に関し、
特に、出力接点開閉時間の短縮を図ることができる半導
体リレー回路に関する。

【０００２】

【従来の技術】従来のこの種の半導体リレー回路として
は、例えば、米国特許第４２２７０９８号記載のものが
ある。

【０００３】図８は、上記半導体リレー回路の回路図で
ある。図８において、この半導体リレー回路は、入力端
子７Ａと７Ｂの間に接続された発光ダイオード１と、発
光ダイオード１と光結合されたフォトダイオードアレイ
３と、フォトダイオードアレイ３と並列的に接続された
抵抗インピーダンス要素１１と、出力端子９Ａと９Ｂの
間にドレイン及びソースがそれぞれ接続された出力用の
電界効果トランジスタ(以下、ＭＯＳＦＥＴという) ５
と、から構成されている。

【０００４】また、出力用ＭＯＳＦＥＴのゲートはフォ
トダイオードアレイ３のアノード側に、共通接続された
基板とソースはそのカソード側にそれぞれ接続されてい
る。

【０００５】上記構成により、入力端子７Ａと７Ｂの間
に入力電流が流れると、発光ダイオード１が光信号を発
生し、この光信号によりフォトダイオードアレイ３の両
端に光起電力が発生する。フォトダイオードアレイ３の
両端に発生した光起電力は出力用ＭＯＳＦＥＴ５のゲー
ト・ソース (基板) 間に印加され、それによって、出力
用ＭＯＳＦＥＴ５はＯＮ状態となる。

【０００６】一方、入力端子７Ａと７Ｂの間の入力電流
が遮断されると、フォトダイオードアレイ３による光起
電力の発生は停止する。そして、出力用ＭＯＳＦＥＴ５
のゲート・ソース (基板) 間の静電容量に蓄積された電
荷は、抵抗インピーダンス要素１１を介して放電され、
出力用ＭＯＳＦＥＴ５はＯＦＦ状態となる。

【０００７】しかしながら、上記半導体リレー回路で
は、出力用ＭＯＳＦＥＴ５のゲート・ソース (基板) 間
の静電容量に蓄積された電荷を抵抗インピーダンス要素
１１を介して放電させることにより、出力用ＭＯＳＦＥ
Ｔ５をＯＮ状態からＯＦＦ状態にしているので、出力用
ＭＯＳＦＥＴ５がＯＦＦ状態になるまでの時間Ｔ_offを
短くするには抵抗インピーダンス要素１１はできるだけ
小さい値が望ましい。

【０００８】一方、出力用ＭＯＳＦＥＴ５をＯＮ状態に
するときは、フォトダイオードアレイ３により発生した
光起電力は抵抗インピーダンス要素１１によりバイパス
ロスしてしまうので、出力用ＭＯＳＦＥＴ５がＯＮ状態
になるまでの時間Ｔ_onを短くするには抵抗インピーダン
ス要素１１はできるだけ大きい値が望ましいのである。

【０００９】このように、上記半導体リレー回路におい
ては、Ｔ_offとＴ_onはトレードオフの関係にあるので、
Ｔ_offとＴ_onを共に向上させ、高速動作を実現すること
は不可能であった。

【００１０】これに対して、上記従来例の不具合を回避
する従来例の一つとしては、例えば、図９に示す米国特
許第４３９０７９０号等記載の半導体リレー回路があ
る。なお、図８に示した従来例と同一構成部分には同一
符号が付してある。

【００１１】この半導体リレー回路は、図８に示した従
来例において、抵抗性インピーダンス要素１１を、フォ
トダイオードアレイ３と並列的に接続されたノーマリ・
オン型駆動用トランジスタ２１と、ノーマリ・オン型駆
動用トランジスタ２１のゲート・ソース間に接続される
と共に、発光ダイオード１と光結合されたフォトダイオ
ードアレイ３Ａと、に置き換えた構成となっている。

【００１２】この半導体リレー回路では、フォトダイオ
ードアレイ３の両端に発生した光起電力が出力用ＭＯＳ
ＦＥＴ５のゲート・ソース (基板) 間に印加する時に
は、同時にフォトダイオードアレイ３Ａが発生させる光
起電力によりノーマリ・オン型駆動用トランジスタ２１
のゲート・ソース間にバイアス電圧が加わるので、ノー
マリ・オン型駆動用トランジスタ２１は瞬時に高インピ
ーダンス状態となる。従って、出力用ＭＯＳＦＥＴ５が
ＯＮ状態になるまでの時間Ｔ_onを短くすることができ
る。

【００１３】一方、出力用ＭＯＳＦＥＴ５のゲート・ソ
ース (基板) 間の静電容量に蓄積された電荷をノーマリ
・オン型駆動用トランジスタ２１を介して放電させる時
には、ノーマリ・オン型駆動用トランジスタ２１のゲー
ト・ソース間には前記バイアス電圧が加わらないので、
ノーマリ・オン型駆動用トランジスタ２１はＯＮ状態で
ある。従って、出力用ＭＯＳＦＥＴ５がＯＦＦ状態にな
るまでの時間Ｔ_offを短くすることができる。このよう
に、図８に示した従来例の不具合は回避される。

【００１４】しかしながら、図９に示した従来例では、
ノーマリ・オン型駆動用トランジスタ２１を駆動させる
ためのみに用いられるフォトダイオードアレイ３Ａが必
要となるので、スペース効率の悪化とコストアップを招
いていた。

【００１５】また、上記図８に示した従来例の不具合を
回避する従来例の一つとしては、例えば、図１０に示す
米国特許第４３９０７９０号等記載の半導体リレー回路
もある。なお、図８に示した従来例と同一構成部分には
同一符号が付してある。

【００１６】この半導体リレー回路は、図８に示した従
来例において、抵抗性インピーダンス要素１１を、フォ
トダイオードアレイ３と並列的に接続されたノーマリ・
オフ型駆動用トランジスタ２３と、ノーマリ・オフ型駆
動用トランジスタ２３のエミッタにカソード側が、ベー
スがアノード側に接続されたダイオード２５と、ノーマ
リ・オフ型駆動用トランジスタ２３のベース・コレクタ
間に接続された抵抗性インピーダンス要素１１と、に置
き換えた構成となっている。

【００１７】この半導体リレー回路では、フォトダイオ
ードアレイ３の両端に発生した光起電力が出力用ＭＯＳ
ＦＥＴ５のゲート・ソース (基板) 間に印加する時に
は、ダイオード２５によりノーマリ・オフ型駆動用トラ
ンジスタ２３のエミッタ・ベース間は逆バイアス、抵抗
性インピーダンス要素１１によりコレクタ・ベース間は
順バイアスとなるので、ノーマリ・オフ型駆動用トラン
ジスタ２３はＯＦＦ状態となり、一方、出力用ＭＯＳＦ
ＥＴ５のゲート・ソース (基板) 間の静電容量に蓄積さ
れた電荷を放電させる時には、ダイオード２５及び抵抗
性インピーダンス要素１１によりノーマリ・オフ型駆動
用トランジスタ２３はＯＮ状態となる。

【００１８】このようにすることで、図１０に示した従
来例は、図８に示した従来例の不具合を回避することが
できるが、ダイオード２５がフォトダイオードアレイ３
のアノード側と出力用ＭＯＳＦＥＴ５のゲートの間に直
列に接続されているので、出力用ＭＯＳＦＥＴ５のゲー
ト・ソース間に印加される電圧は、フォトダイオードア
レイ３の光起電力よりダイオード２５によって生じる電
圧降下分だけ低い電圧となっていた。

【００１９】

【発明が解決しようとする課題】以上説明したように、
図８に示した半導体リレー回路では、フォトダイオード
アレイ３の両端に発生した光起電力を出力用ＭＯＳＦＥ
Ｔ５のゲート・ソース (基板) 間に印加する際に、抵抗
性インピーダンス要素１１を介して電流が流れてしまう
ため、Ｔ_offとＴ_onがトレードオフの関係となってしま
い、両特性を向上させて回路の高速動作を実現すること
が困難であった。

【００２０】また、図９に示した半導体リレー回路で
は、ノーマリ・オン型駆動用トランジスタ２１を駆動さ
せるためのみに用いられるフォトダイオードアレイ３Ａ
が必要となるので、チップ面積が大きくなり、コストア
ップを招いていた。

【００２１】さらに、図１０に示した半導体リレー回路
では、ダイオード２５が出力用ＭＯＳＦＥＴ５のゲート
・ソース間に印加されるフォトダイオードアレイ３の光
起電力を電圧降下させてしまうので、ダイオード２５を
用いない場合と同じ電圧を得るためには、フォトダイオ
ードアレイ３を構成するフォトダイオードの数を増やさ
なければならず、そのため図９に示した半導体リレー回
路と同様にコストアップを招いていた。

【００２２】本発明は上記事情に鑑みて成されたもので
あり、その目的は、出力接点開閉時間の短縮を図ること
ができ、かつコストアップを招くことのない半導体リレ
ー回路を提供することにある。

【００２３】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、入力信号により光信号を発生する発光ダ
イオードと、前記光信号を受光して光起電力を発生する
フォトダイオードアレイと、前記フォトダイオードアレ
イの一端にゲートが接続され、他端にソース又は基板が
接続された出力用電界効果トランジスタと、前記出力用
電界効果トランジスタのゲートに第１の通電電極が接続
され、ソース又は基板に第２の通電電極が接続されたノ
ーマリ・オフ型駆動用トランジスタと、前記ノーマリ・
オフ型駆動用トランジスタの制御電極と第１の通電電極
の間に接続された抵抗性インピーダンス要素と、前記ノ
ーマリ・オフ型駆動用トランジスタの制御電極と第２の
通電電極の間に接続された光検知素子とを有することを
特徴とする。

【００２４】ここで、前記ノーマリ・オフ型駆動用トラ
ンジスタは、通常、バイポーラトランジスタで構成され
るが、より少ない、出力用ＭＯＳＦＥＴに蓄積された電
荷による電流により、ノーマリ・オフ型駆動用トランジ
スタのＯＮ状態を保持することができる点で、電界効果
トランジスタで構成されることが好ましい。

【００２５】また、前記光検知素子は、通常、フォトト
ランジスタで構成されるが、確実にノーマリ・オフ型駆
動用トランジスタのＯＦＦ状態を保持することができる
点で、フォトダイオードで構成されることが好ましい。

【００２６】上記構成によれば、前記光検知素子が、発
光ダイオードによる光信号を検知した場合にはノーマリ
・オフ型駆動用トランジスタをＯＦＦ状態とし、発光ダ
イオードによる光信号を検知しない場合にはノーマリ・
オフ型駆動用トランジスタをＯＮ状態とするので、出力
用ＭＯＳＦＥＴのゲート・ソース (基板) 間を充電する
時には、充電のためのフォトダイオードアレイの光起電
力による電流を増大させることができ、出力用ＭＯＳＦ
ＥＴのゲート・ソース (基板) 間に蓄積された電化を放
電させる時には、ＯＮ状態であるノーマリ・オフ型駆動
用トランジスタを介して大電流を流すことができ、出力
用ＭＯＳＦＥＴのＴ_offとＴ_onを共に短縮することがで
きる。

【００２７】

【発明の実施の形態】以下、図面を用いて本発明の実施
の形態について説明する。なお、上記従来例と同一構成
部分には同一符号が付してある。

【００２８】第１の実施の形態図１は、本発明の第１の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【００２９】図１において、この半導体リレー回路は、
入力端子７Ａと７Ｂの間に接続された発光ダイオード１
と、発光ダイオード１と光結合されたフォトダイオード
アレイ３と、フォトダイオードアレイ３と並列的に接続
されたノーマリ・オフ型駆動用トランジスタ１５と、ノ
ーマリ・オフ型駆動用トランジスタ１５のベース (制御
電極) とノーマリ・オフ型駆動用トランジスタ１５のコ
レクタ (第１の通電電極) の間に接続された抵抗性イン
ピーダンス要素１１と、ノーマリ・オフ型駆動用トラン
ジスタ１５のベース (制御電極) とノーマリ・オフ型駆
動用トランジスタ１５のエミッタ (第２の通電電極) の
間に接続されたフォトトランジスタ１３(光検知素子)
と、出力端子９Ａと９Ｂの間にドレイン及びソースがそ
れぞれ接続された出力用の電界効果トランジスタ５と、
から構成されている。

【００３０】また、出力用ＭＯＳＦＥＴ５のゲートはフ
ォトダイオードアレイ３のアノード側に、共通接続され
た基板とソースはフォトダイオードアレイ３のカソード
側にそれぞれ接続されている。

【００３１】ここでは、ノーマリ・オフ型駆動用トラン
ジスタ１５としては、通常のｎｐｎ型バイポーラトラン
ジスタが使用されている。

【００３２】次に、この半導体リレー回路の動作につい
て説明する。

【００３３】入力端子７Ａと７Ｂの間に入力電流が流れ
ると、発光ダイオード１が光信号を発生し、この光信号
によりフォトダイオードアレイ３の両端に光起電力が発
生する。そして、フォトダイオードアレイ３の両端に発
生した光起電力は出力用ＭＯＳＦＥＴ５のゲート・ソー
ス (基板) 間に印加され、そのゲート・ソース (基板)
間の充電を行う。

【００３４】この時、フォトダイオードアレイ３の両端
に光起電力が発生するのと同時にフォトトランジスタ１
３が発光ダイオード１の光信号によりＯＮ状態となる。
そして、フォトダイオードアレイ３の両端に発生した光
起電力による電流の一部は抵抗性インピーダンス要素１
１及びフォトトランジスタ１３を介して流れる。このた
め、ノーマリ・オフ型駆動用トランジスタ１５のベース
・エミッタ間にはノーマリ・オフ型駆動用トランジスタ
１５がＯＮ状態となる電圧がバイアスされることはない
ので、ノーマリ・オフ型駆動用トランジスタ１５はＯＦ
Ｆ状態である。

【００３５】従って、フォトダイオードアレイ３の両端
に発生した光起電力による電流は、ノーマリ・オフ型駆
動用トランジスタ１５のコレクタ・エミッタ間を介して
流れることはなく、その大部分は出力用ＭＯＳＦＥＴ５
のゲート・ソース (基板) 間の静電容量を充電する電流
となるので、出力用ＭＯＳＦＥＴ５を短時間でＯＮ状態
とすることができる。

【００３６】一方、入力端子７Ａと７Ｂの間の入力電流
が遮断されると、フォトダイオードアレイ３による光起
電力の発生は停止し、出力用ＭＯＳＦＥＴ５のゲート・
ソース (基板) 間の静電容量に蓄積された電荷の放電が
行われる。

【００３７】この時、同時にフォトトランジスタ１３は
ＯＦＦ状態となるが、このため、出力用ＭＯＳＦＥＴ５
のゲート・ソース (基板) 間の静電容量に蓄積された電
荷によりノーマリ・オフ型駆動用トランジスタ１５のベ
ース・エミッタ間が順方向にバイアスされ、ノーマリ・
オフ型駆動用トランジスタ１５はＯＮ状態となり、コレ
クタ・エミッタ間には、ベース・エミッタ間に流れる電
流のｈ_FE (電流増幅率) 倍の電流が流れることになる。

【００３８】従って、出力用ＭＯＳＦＥＴ５のゲート・
ソース (基板) 間の静電容量に蓄積された電荷は、ノー
マリ・オフ型駆動用トランジスタ１５を介して速やかに
放電されることとなり、出力用ＭＯＳＦＥＴ５を短時間
でＯＦＦ状態とすることができる。

【００３９】第２の実施の形態図２は、本発明の第２の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【００４０】この実施の形態は、上記第１の実施の形態
の構成に加えて、抵抗１１Ａをフォトトランジスタ１３
のゲート・エミッタ間に接続した構成としたものであ
る。

【００４１】このような構成によれば、フォトトランジ
スタ１３のゲート・エミッタ間に蓄積された電荷を急速
に放電することができるので、フォトトランジスタ１３
のＯＮ状態からＯＦＦ状態への変化速度が速くなり、結
果として、出力用ＭＯＳＦＥＴ５をさらに短時間でＯＦ
Ｆ状態とすることができる。

【００４２】第３の実施の形態図３は、本発明の第３の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【００４３】本発明の実施の形態は、上記第１の実施の
形態において、フォトトランジスタ１３ (光検知素子)
を、フォトダイオード１７ (光検知素子) に置き換えて
おり、フォトダイオード１７のカソード側をノーマリ・
オフ型駆動用トランジスタ１５のゲート (制御電極)
に、アノード側をエミッタ (第２の通電電極) にそれぞ
れ接続した構成となっている。

【００４４】このような構成であるので、入力端子７Ａ
と７Ｂの間に入力電流が流れると、発光ダイオード１の
光信号によりフォトダイオードアレイ３の両端に光起電
力が発生するが、同時にフォトダイオード１７の両端に
も光起電力が発生する。

【００４５】この時、フォトダイオード１７の両端に発
生した光起電力はノーマリ・オフ型駆動用トランジスタ
１５のベース・エミッタ間を逆方向にバイアスするの
で、ノーマリ・オフ型駆動用トランジスタ１５は確実に
ＯＦＦ状態となる。

【００４６】従って、フォトダイオードアレイ３の両端
に発生した光起電力による電流は、ノーマリ・オフ型駆
動用トランジスタ１５のコレクタ・エミッタ間を介して
流れることはなく、その大部分は出力用ＭＯＳＦＥＴ５
のゲート・ソース (基板) 間の静電容量を充電する電流
となるので、出力用ＭＯＳＦＥＴ５を短時間でＯＮ状態
とすることができる。

【００４７】一方、入力端子７Ａと７Ｂの間の入力電流
が遮断されると、フォトダイオード１７は通常のダイオ
ードとして動作するようになる。このため、出力用ＭＯ
ＳＦＥＴ５のゲート・ソース (基板) 間の静電容量に蓄
積された電荷の放電が行われる際には、フォトダイオー
ド１７は逆方向にバイアスされるので、ノーマリ・オフ
型駆動用トランジスタ１５のベース・エミッタ間には蓄
積された電荷により順方向のバイアスが印加され、ノー
マリ・オフ型駆動用トランジスタ１５はＯＮ状態とな
る。

【００４８】従って、出力用ＭＯＳＦＥＴ５のゲート・
ソース (基板) 間の静電容量に蓄積された電荷は、ノー
マリ・オフ型駆動用トランジスタ１５を介して速やかに
放電されることとなり、出力用ＭＯＳＦＥＴ５を短時間
でＯＦＦ状態とすることができる。

【００４９】また、本実施の形態は、光検知素子として
上記フォトダイオード１７を利用することで以下のよう
な効果を有している。

【００５０】ノーマリ・オフ型駆動用トランジスタ１５
をＯＦＦ状態にする際に、上記第１の実施の形態 (第２
の実施の形態) ではフォトトランジスタ１３をＯＮ状態
にすることにより、上記第３の実施の形態ではフォトダ
イオード１７により光起電力を発生させることにより行
っている。

【００５１】従って、第１の実施の形態では、ノーマリ
・オフ型駆動用トランジスタ１５のベース・エミッタ間
を完全に逆方向バイアスしていることにはならず、例え
ば発光ダイオード１からの光信号が弱くなったりする
と、ノーマリ・オフ型駆動用トランジスタ１５のベース
・エミッタ間に電流が流れ、ノーマリ・オフ型駆動用ト
ランジスタ１５がＯＮ状態となってしまう可能性があ
る。

【００５２】一方、第３の実施の形態では、ノーマリ・
オフ型駆動用トランジスタ１５のベース・エミッタ間を
フォトダイオード１７が発生する光起電力により逆方向
バイアスされるので、確実にノーマリ・オフ型駆動用ト
ランジスタ１５のＯＦＦ状態を保持することができるの
である。

【００５３】第４の実施の形態図４は、本発明の第４の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【００５４】この実施の形態は、上記第３の実施の形態
において、出力用ＭＯＳＦＥＴ５を、出力用ＭＯＳＦＥ
Ｔ５Ａ及び５Ｂに置き換えており、出力用ＭＯＳＦＥＴ
５Ａと５Ｂが逆直列に接続した構成となっている。

【００５５】このような構成であるので、ＡＣ信号を制
御することができる。

【００５６】第５の実施の形態図５は、本発明の第５の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【００５７】この実施の形態は、上記第３の実施の形態
において、バイポーラトランジスタで構成されたノーマ
リ・オフ型駆動用トランジスタ１５を、ＭＯＳＦＥＴで
構成されたノーマリ・オフ型駆動用トランジスタ１９に
置き換えており、ノーマリ・オフ型駆動用トランジスタ
１９がフォトダイオードアレイ３と並列的に接続された
構成となっている。

【００５８】このような構成においては、バイポーラト
ランジスタにベースと比較して、ＭＯＳＦＥＴのゲート
の入力インピーダンスが高いことから、より少ない、出
力用ＭＯＳＦＥＴ５に蓄積された電荷による電流によ
り、ノーマリ・オフ型駆動用トランジスタ１９のＯＮ状
態を保持することができる。これにより出力用ＭＯＳＦ
ＥＴ５に蓄積された電荷を急速に放電することができ
る。

【００５９】第６の実施の形態図６は、本発明の第６の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【００６０】この実施の形態は、上記第３の実施の形態
に、入力端子７Ｃと７Ｄの間に接続された発光ダイオー
ド１Ａを加え、発光ダイオード１Ａとフォトダイオード
１７が光結合する構成となっている。

【００６１】このような構成であるので、入力端子７Ａ
・７Ｂ間と入力端子７Ｃ・７Ｄ間の両方に入力電流が流
れた場合のみ、出力用ＭＯＳＦＥＴ５がＯＮ状態となる
ので、２つの入力の論理積を出力することができる。

【００６２】第７の実施の形態本実施の形態は、上記第１〜第６の実施の形態におい
て、抵抗性インピーダンス成分１１を、接合型電界効果
トランジスタ (Junction Field Effect Transistor、Ｊ
−ＦＥＴ) ２７に置き換えた構成としたものであり、例
えば、図７は、上記第２の実施の形態において、抵抗性
インピーダンス成分１１をＪ−ＦＥＴ２７に置き換えた
半導体リレー回路の構成を示す回路図である。

【００６３】抵抗性インピーダンス成分１１は、上述し
たように、バイパス電流を制限するために設けられてお
り、そのインピーダンスは１０ＭΩ程度の極めて高いも
のが要求される。そのため、その長さがチップのユーテ
ィリティに影響を及ぼしてしまう可能性も考えられる。
そこで、本実施の形態のように、Ｊ−ＦＥＴ２７をイン
ピーダンス成分とすることにより、小さい面積で容易に
高いインピーダンスを得ることができ、かつ、安定的な
電流制限特性を得ることができる。

【００６４】なお、上述した第１〜第７の実施の形態に
係る半導体リレー回路においては、フォトダイオードア
レイ３に発生する光起電力を出力用ＭＯＳＦＥＴ５のゲ
ート・ソース (基板) 間に直接印加することができる。

【００６５】従って、例えば図１０に示した従来例と同
じ特性の出力用ＭＯＳＦＥＴ５を本発明の実施の形態に
使用した場合、出力用ＭＯＳＦＥＴ５がＯＮ状態となる
電圧をゲート・ソース間に印加するためには、図１０に
示す従来例ではダイオード２５によって生じる電圧降下
分を考慮してフォトダイオードアレイ３を構成するフォ
トダイオードの数を増やす必要がある。一方、本実施の
形態では、光信号を検知してノーマリ・オフ型駆動用ト
ランジスタ１５ (又はノーマリ・オフ型駆動用トランジ
スタ１９) がＯＮ状態となるのを阻止する光検知素子
(フォトトランジスタ１３又はフォトダイオード１７)
を別途必要とするが、この光検知素子は、フォトダイオ
ードアレイ３を構成するフォトダイオードと比べて小さ
な面積で作製することができるので、結果的にはチップ
面積を小さくすることができる。特に、フォトダイオー
ドアレイ３を構成するフォトダイオードの数が少ない場
合 (出力用ＭＯＳＦＥＴ５として、ＯＮ状態となる電圧
(しきい値電圧) の低いものが使用される場合) に顕著
な効果を発揮する。

【００６６】

【発明の効果】以上説明したように本発明によれば、光
検知素子が発光ダイオードによる光信号を検知した場合
には、ノーマリ・オフ型駆動用トランジスタをＯＦＦ状
態とすることにより、フォトダイオードアレイの光起電
力による大部分の電流で出力用ＭＯＳＦＥＴのゲート・
ソース (基板) 間を充電することができるので、出力用
ＭＯＳＦＥＴのＴ_onを短縮することができる。

【００６７】また、光検知素子が発光ダイオードによる
光信号を検知しない場合には、ノーマリ・オフ型駆動用
トランジスタをＯＮ状態とすることにより、ＯＮ状態で
あるノーマリ・オフ型駆動用トランジスタを介して大電
流を流して出力用ＭＯＳＦＥＴのゲート・ソース (基
板) 間に蓄積された電荷を放電することができるので、
出力用ＭＯＳＦＥＴのＴ_offを短縮することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【図２】本発明の第２の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【図３】本発明の第３の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【図４】本発明の第４の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【図５】本発明の第５の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【図６】本発明の第６の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【図７】本発明の第７の実施の形態に係る半導体リレー
回路の構成を示す回路図である。

【図８】従来の半導体リレー回路の一例を示す回路図で
ある。

【図９】従来の半導体リレー回路の他の例を示す回路図
である。

【図１０】従来の半導体リレー回路の他の例を示す回路
図である。

【符号の説明】

１、１Ａ発光ダイオード３、３Ａフォトダイオードアレイ５、５Ａ、５Ｂ出力用ＭＯＳＦＥＴ７Ａ，７Ｂ、７Ｃ、７Ｄ入力端子９Ａ、９Ｂ、９Ｃ出力端子１１、１１Ａ抵抗性インピーダンス要素１３フォトトランジスタ１５、１９、２３ノーマリ・オフ型駆動用トランジス
タ１７フォトダイオード２１ノーマリ・オン型駆動用トランジスタ２５ダイオード２７接合型電界効果トランジスタ (Ｊ−ＦＥＴ)

Claims

【特許請求の範囲】

【請求項１】入力信号により光信号を発生する発光ダ
イオードと、前記光信号を受光して光起電力を発生する
フォトダイオードアレイと、前記フォトダイオードアレ
イの一端にゲートが接続され、他端にソース又は基板が
接続された出力用電界効果トランジスタと、前記出力用
電界効果トランジスタのゲートに第１の通電電極が接続
され、ソース又は基板に第２の通電電極が接続されたノ
ーマリ・オフ型駆動用トランジスタと、前記ノーマリ・
オフ型駆動用トランジスタの制御電極と第１の通電電極
の間に接続された抵抗性インピーダンス要素と、前記ノ
ーマリ・オフ型駆動用トランジスタの制御電極と第２の
通電電極の間に接続された光検知素子とを有することを
特徴とする半導体リレー回路。
【請求項２】前記ノーマリ・オフ型駆動用トランジス
タは、バイポーラトランジスタで構成されることを特徴
とする請求項１記載の半導体リレー回路。
【請求項３】前記ノーマリ・オフ型駆動用トランジス
タは、電界効果トランジスタで構成されることを特徴と
する請求項１記載の半導体リレー回路。
【請求項４】前記光検知素子は、フォトトランジスタ
で構成されることを特徴とする請求項１記載の半導体リ
レー回路。
【請求項５】前記光検知素子は、フォトダイオードで
構成されることを特徴とする請求項１記載の半導体リレ
ー回路。