CN105450212A

CN105450212A - 输出电路及光耦合装置

Info

Publication number: CN105450212A
Application number: CN201510083611.1A
Authority: CN
Inventors: 常次幸男
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2014-09-05
Filing date: 2015-02-16
Publication date: 2016-03-30
Also published as: JP2016058769A; US20160073466A1

Abstract

本发明提供一种以低耗电驱动大范围的负荷电容的输出电路及光耦合装置。根据一实施方式，输出电路具备：输出部，包括设在电源电位与输出端子之间且在栅漏极间连接有第一电容元件的第一导电型的第一晶体管和设在上述输出端子与基准电位之间且在栅漏极间连接有第二电容元件的第二导电型的第二晶体管；第一驱动电路，根据上述第二晶体管的栅极电压检测上述第二晶体管截止的情况，并驱动上述第一晶体管；以及第二驱动电路，根据上述第一晶体管的栅极电压检测上述第一晶体管截止的情况，并驱动上述第二晶体管。

Description

输出电路及光耦合装置

相关申请的引用

本申请基于2014年9月05日提出申请的在先日本专利申请2014－180992号并主张其优先权，这里通过引用而包含其全部内容。

技术领域

这里说明的实施方式整体上涉及输出电路及光耦合装置。

背景技术

一般在混合载置有逻辑电路或模拟－数字电路的混合信号电路中包含各种各样的功能块。随着半导体集成电路装置的高集成化、高性能化，强烈要求将这些功能块内或功能块间、还有构成系统的各装置间的数字数据高速且低噪声地传送，低耗电化的要求也变强。为了在各种各样的接口中以低噪声实现高速的信号传送，提出了以一定的转换速率(即：摆率、slewrate)输出的转换速率控制输出电路。但是，难以将大范围的负荷电容以低耗电加以驱动。

发明内容

实施方式提供一种以低耗电驱动大范围的负荷电容的输出电路及光耦合装置。

根据一个是实施方式，输出电路具备：输出部，包括设在电源电位与输出端子之间且在栅漏极间连接有第一电容元件的第一导电型的第一晶体管，和设在上述输出端子与基准电位之间且在栅漏极间连接有第二电容元件的第二导电型的第二晶体管；第一驱动电路，根据上述第二晶体管的栅极电压检测上述第二晶体管截止的情况，并驱动上述第一晶体管；第二驱动电路，根据上述第一晶体管的栅极电压检测上述第一晶体管截止的情况，并驱动上述第二晶体管。

根据上述结构的输出电路及光耦合装置，能够提供一种以低耗电驱动大范围的负荷电容的输出电路及光耦合装置。

附图说明

图1是例示有关第一实施方式的转换速率(slewrate)控制输出电路的电路图。

图2是用来说明图1的转换速率控制输出电路的动作的电路图。

图3是用来说明图1的转换速率控制输出电路的动作的电路图。

图4是用来说明图1的转换速率控制输出电路的动作的动作波形图。

图5是表示图1的转换速率控制输出电路的动作状态的动作波形图。

图6是例示有关第二实施方式的转换速率控制输出电路的电路图。

图7是用来说明图6的转换速率控制输出电路的动作的动作波形图。

图8是表示图6的转换速率控制输出电路的动作状态的动作波形图。

图9是表示图6的转换速率控制输出电路的动作状态的动作波形图。

图10是表示图6的转换速率控制输出电路的动作状态的动作波形图。

图11是表示图6的转换速率控制输出电路的动作状态的动作波形图。

图12是例示有关第三实施方式的转换速率控制输出电路的电路图。

图13是例示有关第四实施方式的转换速率控制输出电路的电路图。

图14是表示图13的转换速率控制输出电路的动作状态的动作波形图。

图15(a)是例示有关第五实施方式的光耦合装置的块图。图15(b)是例示有关第五实施方式的光耦合装置的构造的剖视图。

图16是例示有关第六实施方式的光通信系统的块图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。

(第一实施方式)

图1是例示有关第一实施方式的转换速率控制输出电路的电路图。

如图1所示，本实施方式的转换速率控制输出电路1具备输出部2、低端晶体管驱动部(第二驱动电路)10、高端晶体管驱动部(第一驱动电路)15、低端监视部20和高端监视部25。转换速率控制输出电路1还具备：经由输入部30被输入输入信号Vin的输入端子40、和从输出部2输出转换速率被控制的输出信号Vout的波形的输出端子41。转换速率控制输出电路1连接在电源端子45与接地端子46之间。接地端子46是与连接有转换速率控制输出电路1的电位中的最低的电位(基准电位)相连接的端子，典型地连接在0V上。电源端子45是与连接有转换速率控制输出电路1的电位中的最高的电位相连接(电源电位)的端子，例如连结在5V上。

输出部2包括N沟道MOSFET(第二晶体管)3和P沟道MOSFET4(第一晶体管)。N沟道MOSFET3及P沟道MOSFET4的漏极端子被相互连接。N沟道MOSFET3的源极端子连接在接地端子46上，P沟道MOSFET4的源极端子连接在电源端子45上。包括N沟道MOSFET3和P沟道MOSFET4的输出部2构成CMOS型的输出电路。在N沟道MOSFET3的栅漏极间连接有电容器(第二电容元件)5。在P沟道MOSFET4的栅漏极间连接有电容器(第一电容元件)6。这些电容器5、6形成N沟道MOSFET3及P沟道MOSFET4各自的米勒电容，决定N沟道MOSFET3及P沟道MOSFET4各自的导通时间及关断时间。在P沟道MOSFET4导通的期间，输出信号Vout以大致一定的斜率下降。在N沟道MOSFET3导通的期间，输出信号Vout以大致一定的斜率下降。因而，转换速率控制输出电路1的前沿时及后沿时的转换速率SRr、SRf分别为大致一定。另外，N沟道MOSFET3由于相对于P沟道MOSFET4连接在低电位侧，所以也称作低端晶体管。P沟道MOSFET4由于相对于N沟道MOSFET3连接在高电位侧，所以也称作高端晶体管。

低端((Low-Side)晶体管驱动部10包括N沟道MOSFET11、P沟道MOSFET12和速度调整电阻13。P沟道MOSFET12、速度调整电阻13及N沟道MOSFET11在电源端子45与接地端子46之间被依该顺序串联连接。连接有速度调整电阻13和N沟道MOSFET11的节点连接在输出部2的N沟道MOSFET3的栅极端子上。N沟道MOSFET11及P沟道MOSFET12各自的栅极端子被相互连接，连接在后述的高端监视部25的输出上。低端晶体管驱动部10按照高端监视部25的输出驱动输出部的N沟道MOSFET3。由于速度调整电阻13被插入于N沟道MOSFET3导通的情况下形成的路径中，所以N沟道MOSFET3的导通所需要的时间比关断时间长。速度调整电阻13的值越大，N沟道MOSFET3的导通时间越长。

高端(High-Side)晶体管驱动部15包括N沟道MOSFET16、速度调整电阻17和P沟道MOSFET18。P沟道MOSFET18、速度调整电阻17及N沟道MOSFET16在电源端子45与接地端子46之间被依该顺序串联连接。连接有P沟道MOSFET18和速度调整电阻17的节点被连接到输出部2的P沟道MOSFET4的栅极端子上。N沟道MOSFET16及P沟道MOSFET18各自的栅极端子被相互连接，连接在后述的低端监视部20的输出上。高端晶体管驱动部15按照低端监视部20的输出驱动输出部2的P沟道MOSFET4。由于在P沟道MOSFET4导通的路径中插入速度调整电阻17，所以P沟道MOSFET4的导通所需要的时间比关断的时间长。速度调整电阻17的值越大，P沟道MOSFET4的导通时间越长。

这样，在本实施方式的转换速率控制输出电路1中，CMOS结构的输出部2的N沟道MOSFET3及P沟道MOSFET4分别被不同的驱动电路驱动。此外，在本实施方式的转换速率控制输出电路1中，低端晶体管驱动部10及高端晶体管驱动部15被设定了输出电阻，以使所驱动的对象的MOSFET的关断时间比导通时间短。

低端监视部20包括逆变器21、23和NAND22。对NAND22输入来自输入端子40的输入信号Vin和经由逆变器21输入N沟道MOSFET3的栅极电压Vnga。NAND22的输出连接在高端晶体管驱动部15上，经由高端晶体管驱动部15驱动输出部2的P沟道MOSFET4。

高端监视部25包括NAND26和逆变器27、28。对NAND26输入输入信号Vin的反转信号和P沟道MOSFET4的栅极电压Vpga。NAND26的输出经由两个逆变器27、28连接在低端晶体管驱动部10上，经由低端晶体管驱动部10驱动输出部2的N沟道MOSFET3。

低端监视部20的NAND22监视作为低端晶体管的N沟道MOSFET3的栅极电压Vnga成为低电平的情况。NAND22如果判断栅极电压Vnga是低电平，则输出驱动高端晶体管驱动部15并且将P沟道MOSFET4导通的信号。检测栅极电压Vnga是低电平的阈值是NAND22的输入阈值电压，例如是(1/2)×电源电压。

高端监视部25的NAND26监视作为高端晶体管的P沟道MOSFET4的栅极电压Vpga成为高电平的情况。NAND26如果判断栅极电压Vpga是高电平，则输出驱动低端晶体管驱动部10并且将N沟道MOSFET3导通的信号。检测栅极电压Vpga是高电平的阈值是NAND26的输入阈值电压，例如是(1/2)×电源电压。

另外，也能够通过变更NAND22、26的前后的逻辑栅极、例如逆变器23、27等的阈值来设定NAND22、26的逻辑电平的阈值。

这样，在本实施方式的转换速率控制输出电路1中，CMOS结构的输出部2的N沟道MOSFET3及P沟道MOSFET4各自的关断是通过检测它们的栅极电压Vnga、Vpga的电平来监视的。

输入部30将从输入端子40输入的输入信号Vin分别经由逆变器31、32分配给上述低端晶体管驱动部10及高端晶体管驱动部15。低端晶体管驱动部10和高端晶体管驱动部15由于以相反的逻辑动作，所以对某个分配路径插入逆变器33。

接着，对本实施方式的转换速率控制输出电路1的动作进行说明。

图2及图3分别表示用来进行使输出信号Vout的前沿时及后沿时的转换速率SRr、SRf分别成为大致一定的动作的次序。

图4用相同的时间轴示意地表示本实施方式的转换速率控制输出电路1的输入信号Vin、P沟道MOSFET4的栅极电压Vpga、N沟道MOSFET3的栅极电压Vnga及输出信号Vout的动作波形的例子。图4的最上段的图是对转换速率控制输出电路1的输入端子40输入的输入信号Vin的动作波形。在该例中，输入信号Vin是低电平为0V、高电平为5V的数字信号。图4的第二段的图是P沟道MOSFET4的栅极电压Vpga的动作波形。图4的第三段的图是N沟道MOSFET3的栅极电压Vnga的动作波形。图4的最下段的图是从输出端子41输出的输出信号Vout的动作波形。

首先，对输出信号Vout的前沿时的动作的次序进行说明。

如图2及图4所示，(1)在时刻t0，如果对输入端子40输入从低电平转变为高电平的输入信号Vin，则(2)在低端晶体管驱动部10中，被输入从低电平转变为高电平的信号。(3)通过该信号，低端晶体管驱动部10的N沟道MOSFET11导通。(4)由于低端晶体管驱动部10的N沟道MOSFET11将积蓄在输出部2的N沟道MOSFET3的栅源极间电容及米勒电容(以下，也简单称作栅极电容)中的电荷抽走，所以N沟道MOSFET3关断。此时，由于积蓄在N沟道MOSFET3的栅极电容中的电荷经由低端晶体管驱动部10的N沟道MOSFET11的导通电阻被放电，所以输出部2的N沟道MOSFET3急速地关断。

(5)另一方面，从输入端子40输入的输入信号Vin经由低端监视部20被向高端晶体管驱动部15输入。输入到高端晶体管驱动部15中的信号从低电平转变为高电平。(6)高端晶体管驱动部15的N沟道MOSFET16导通，对输出部2的P沟道MOSFET4的栅极电容充电，使P沟道MOSFET4导通。此时，输出部2的P沟道MOSFET4的栅极电容经由高端晶体管驱动部15的N沟道MOSFET16的导通电阻及速度调整电阻17被充电。N沟道MOSFET16的导通电阻及速度调整电阻17的合计值被设定为比低端晶体管驱动部10的N沟道MOSFET11的导通电阻充分大的值。

(1)到(4)的次序是N沟道MOSFET3关断的次序，(5)到(6)的次序是P沟道MOSFET4导通的次序。如说明那样，低端监视部20监视N沟道MOSFET3的栅极电压Vnga的电平，检测N沟道MOSFET3的关断。通过检测栅极电压Vnga成为低电平的情况，P沟道MOSFET导通。进而，在N沟道MOSFET3的关断的情况下，低端晶体管驱动部10的输出电阻被设定得较小。在P沟道MOSFET4的导通的情况下，高端晶体管驱动部15的输出电阻被设定得较大。因而，N沟道MOSFET3急速地关断，P沟道MOSFET4导通以等待该关断。

这样，防止N沟道MOSFET3及P沟道MOSFET4在输出信号Vout的前沿时同时导通。此外，NAND22、26等的逻辑栅极或电路内配置的其他晶体管等分别具有固有的上升时间、下降时间或传输延迟时间。因此，产生从检测到N沟道MOSFET3的关断到使P沟道MOSFET4导通的延迟时间。因而，在输出信号Vout的前沿时的次序中，具有N沟道MOSFET3及P沟道MOSFET4都截止的死区时间期间。

接着，对输出信号Vout的后沿时的动作的次序进行说明。

如图3及图4所示，(7)在时刻t2，如果对输入端子40输入从高电平转变为低电平的输入信号Vin，则(8)在高端晶体管驱动部15中被输入从高电平转变为低电平的信号。(9)通过该信号，高端晶体管驱动部15的P沟道MOSFET18导通，将积蓄在输出部2的P沟道MOSFET4的栅极电容中的电荷抽走。(10)由于积蓄在栅极电容中的电荷被抽走，所以P沟道MOSFET4关断。此时，由于积蓄在输出部2的P沟道MOSFET4的栅极电容中的电荷经由高端晶体管驱动部15的P沟道MOSFET18被放电，所以输出部2的P沟道MOSFET4急速地关断。

(11)另一方面，从输入端子40输入的输入信号Vin经由高端监视部25输入到低端晶体管驱动部10。对低端晶体管驱动部10输入的信号从高电平转变为低电平。(12)低端晶体管驱动部10的P沟道MOSFET12导通，将输出部2的N沟道MOSFET3的栅极电容充电，使N沟道MOSFET3导通。此时，输出部2的N沟道MOSFET3的栅极电容经由低端晶体管驱动部10的P沟道MOSFET12及速度调整电阻13被充电。P沟道MOSFET12的导通电阻及速度调整电阻13的合计值被设定为比高端晶体管驱动部15的P沟道MOSFET18的导通电阻充分大的值。

(7)到(10)的次序是P沟道MOSFET4关断的次序，(11)到(12)的次序是N沟道MOSFET3导通的次序。如说明那样，高端监视部25监视P沟道MOSFET4的栅极电压Vpga的电平，检测P沟道MOSFET4的关断。检测到栅极电压Vpga成为高电平，从而N沟道MOSFET3导通。

这样，防止N沟道MOSFET3及P沟道MOSFET4在输出信号Vout的后沿时同时导通。此外，与前沿时的情况同样，通过逻辑栅极等的传输延迟时间等，产生从检测到P沟道MOSFET4的关断到使N沟道MOSFET3导通为止的延迟时间。因而，在输出信号Vout的后沿时的次序中，也具有N沟道MOSFET3及P沟道MOSFET4都截止的死区时间期间。

在本实施方式的转换速率控制输出电路1中，通过监视构成输出部2的N沟道MOSFET3及P沟道MOSFET4各自的栅极端子的驱动电压来防止输出部2的同时导通。与检测输出端子41的电压来监视输出部2的动作状态的情况相比，更不易受到开关噪声等的影响，所以能够更正确地检测一方的MOSFET的关断的定时。因此，能够更正确地防止输出部2的MOSFET的同时导通而实现低耗电化。此外，不需要如检测输出端子41的电压来监视输出部2的动作状态的情况那样避开输出部2的开关噪声等。因此，在转换速率控制输出电路1中，能够不使用电路的布局或宽的布线而防止输出部2的同时导通，从而实现低耗电化。

接着，对前沿时的转换速率SRr的设定进行说明。

如果设输出部2的P沟道MOSFET4的栅极电容为Ciss(P)，设米勒电容为Cm(P)，设栅源极间电容为Cgs(P)，则Ciss(P)如以下这样表示。

Ciss(P)＝Cm(P)+Cgs(P)

如果设P沟道MOSFET4的增益为A(P)，则Cm(P)如以下这样表示。

Cm(P)＝(1+A(P))·Cgr(P)

因而，

Ciss(P)＝(1+A(P))·Cgr(P)+Cgs(P)式(1)

例如在设计规则0.6μm的典型的CMOS工艺中，考虑适当的尺寸的晶体管的情况下，A(P)≈6。如果设连接在P沟道MOSFET4的栅漏极间的电容器6的静电电容值Cgr(P)为2pF，设栅源极间寄生电容Cgs为1.2pF，则根据式(1)，成为Ciss(P)＝15.2pF。

如果设将P沟道MOSFET4的栅极电容Ciss(P)充电的充电电流为Ich(P)，则充电电流Ich(P)如以下这样求出。

Ich(P)≈Ciss(P)·dVout/dt

这里，如果设希望的SRr例如最大为5V/6ns，则成为

Ich(P)≈15.2pF×5V/6ns＝12.7mA。

如果设速度调整电阻17的电阻值例如为1kΩ，则成为Vdd/(Ron16+1kΩ)≈5V/1kΩ＝5mA，成为与Ich(P)相比充分小的值，所以经由速度调整电阻17的电流可以认为是恒定电流。

这样，通过将N沟道MOSFET16的导通电阻及速度调整电阻17的电阻值的合计设定得充分大，输出部2的P沟道MOSFET4的栅极电容Ciss(P)大致被以恒定电流充电。在将栅极电容Ciss(P)大致以恒定电流充电的期间，P沟道MOSFET4的栅源极间电压Vpga为大致一定的电压，漏源极间电压以大致一定的斜率上升。

在转换速率控制输出电路1的输出端子41上，连接有负荷电容43。所以，对负荷电容43与转换速率SRr的关系进行探讨。

在以上述典型的工艺设计的晶体管中，输出部2的N沟道MOSFET3的导通电阻Ron(P)是约50Ω。如果设连接到输出端子41的负荷电容43的静电电容值为CL＝10pF，则由Ron(P)和CL构成的时间常数τ(P)为以下所述。

τ(P)＝Ron(P)·CL＝50Ω×10pF＝0.5ns

时间常数τ(P)表示为了上升5V×0.63＝3.15V而需要0.5ns，所以该情况下的转换速率为3.15V/0.5ns＝6.3V/ns。另一方面，由于SRr上升5V需要6ns，所以基于在上述中求出的SRr的上升时间成为SRr＝5V/6ns＝0.48V/ns，成为与τ(P)相比充分长的时间。因而，在输出端子41上连接有负荷电容43的情况下，转换速率SRr几乎由将P沟道MOSFET4的栅极电容Ciss(P)充电的时间来决定。

根据以上，输出部2的上升时间不是由负荷电容CL、而是由P沟道MOSFET4的栅极电容Ciss(P)决定，栅极电容Ciss(P)几乎由基于栅漏极间的电容的米勒电容来决定。此外，为了以恒定电流充电栅极电容Ciss(P)，输出部2的前沿成为大致一定的转换速率SRr。

如图4所示，前沿时的转换速率SRr由到输出部2的P沟道MOSFET4的栅极电容的充电完成为止的时刻t1为止的期间决定，在该期间示出大致一定的值。可以通过调整构成将P沟道MOSFET4的栅极电容Ciss(P)充电的路径的高端晶体管驱动部15的N沟道MOSFET16的导通电阻及速度调整电阻17的合计的电阻值Ron(P)，来设定转换速率SRr。此外，也可以通过调整P沟道MOSFET4的栅极电容Ciss(P)来设定转换速率SRr，也可以与电阻值Ron(P)配合地进行调整来设定转换速率SRr。

与前沿时的转换速率SRr的情况同样，关于后沿时的转换速率SRf，如果设输出部2的N沟道MOSFET3的栅极电容为Ciss(N)，设米勒电容为Cm(N)，设栅源极间电容为Cgs(N)，则Ciss(N)也如以下这样表示。

Ciss(N)＝Cm(N)+Cgs(N)

如果设N沟道MOSFET3的增益为A(N)，则Cm(N)如以下这样表示。

Cm(N)＝(1+A(N))·Cgs(N)

Ciss(N)＝(1+A(N))·Cgr(N)+Cgs(N)式(2)

通过以恒定电流充电式(2)那样的栅极电容，不论连接在输出端子41上的负荷电容43(CL)如何，都能够使输出信号以大致一定的转换速率SRf下降。

在与P沟道的情况同样地以0.6μm规则制作的典型的晶体管的情况下，A(N)≈7。如果设N沟道MOSFET3的栅漏极间连接的电容器5的静电电容值Cgr(N)为1pF，栅源极间寄生电容Cgs为0.6pF，则根据式(2)，成为Ciss(N)＝8.6pF。这里，如果将希望的SRf与前沿时同样地设为例如最大5V/6ns，则成为以下所述。

Ich(N)≈Ciss(N)·SRf＝8.6pF×5V/6ns＝7.2mA

如果设速度调整电阻13的电阻值例如为2kΩ，则成为Vdd/(Ron13+2kΩ)≈5V/2kΩ＝2.5mA，与Ich(N)相比充分小，经由速度调整电阻13的电流可以认为是恒定电流。

这样，与输出的前沿的情况同样，通过将P沟道MOSFET12的导通电阻及速度调整电阻13的合计的电阻值设定得充分大，能够以恒定电流充电输出部2的N沟道MOSFET3的栅极电容Ciss(N)。通过以恒定电流充电N沟道MOSFET3的栅极电容Ciss(N)，能够使输出信号的后沿的转换速率SRf成为大致一定的值。可以通过调整低端晶体管驱动部10的P沟道MOSFET12的导通电阻及速度调整电阻13的合计的电阻值来设定转换速率SRf。此外，关于转换速率SRf，能够利用栅漏极间的电容器5的电容值调整N沟道MOSFET3的栅极电容Ciss(N)，也可以与低端晶体管驱动部10的输出电阻值一起进行调整设定。

这样，在本实施方式的转换速率控制输出电路1中，能够分别容易地设定输出信号Vout的前沿时及后沿时的转换速率SRr、SRf。通过将输出部2的MOSFET的输入电容Ciss设定为与负荷电容CL相同程度的值，能够得到不依赖负荷电容CL而具有大致一定的转换速率的输出信号Vout。此外，在本实施方式的转换速率控制输出电路1中，能够在前沿时和后沿时分别设定转换速率。因而，能够按照由于连接在输出端子41上的负荷或连接到负荷上的布线的布线长等而产生的寄生电感，来设定转换速率，能够构成具有更高的通用性的接口电路。此外，在转换速率控制输出电路1中，为了将输出部2的MOSFET的栅极电容Ciss充电而使用电阻元件或驱动用的MOSFET的导通电阻，所以与使用恒定电流电路驱动的情况相比能够使耗电变小。此外，在转换速率控制输出电路1中，由于低端监视部20及高端监视部25在检测到输出部2的一方MOSFET的关断后开始另一方的MOSFET的导通，并且导通的MOSFET以一定的转换速率上升，所以输出部2中的同时导通的发生几乎被抑制。因而，在本实施方式的转换速率控制输出电路1中实现低耗电化。

图5是使负荷电容43的电容值从10pF向40pF每次变化10pF的情况下的各部的动作波形，是在上述计算中使用的典型的0.6μm规则的制造工艺中、A(P)＝6、Cgr(P)＝2pF、速度调整电阻13的电阻值＝1kΩ、A(N)＝7、Cgr(N)＝1pF、速度调整电阻17的电阻值＝1kΩ的情况下的动作波形。图5的最上段到最下段的波形图与图4的最上段到最下段的波形图分别对应。如图5的第二段的图及第三段的图所示，如果使负荷电容43变化，则表示米勒电容的平坦的部分的电压值变化，但没有时间轴上的变化。因此，输出信号Vout的前沿及后沿的转换速率SRr、SRf几乎示出一定的值。

(第二实施方式)

第二实施方式的转换速率控制输出电路相对于第一实施方式的转换速率控制输出电路，更积极地设定用于防止输出部2的N沟道MOSFET3及P沟道MOSFET4的同时导通的死区时间，这点上是不同的。以下，对于与第一实施方式的转换速率控制输出电路1相同的电路要素及连接赋予相同的标号，并省略详细的说明。

本实施方式的转换速率控制输出电路1a具备输出部2、低端晶体管驱动部10、高端晶体管驱动部15、低端监视部20a、高端监视部25a和输入部30a。低端监视部20a、高端监视部25a及输入部30a与第一实施方式的转换速率控制输出电路1中不同，其他部分大致相同。

低端监视部20a包括3输入的NAND22a和逆变器21、23。对3输入的NAND22a的1个输入，输入输出部2的N沟道MOSFET3的栅极电压Vnga。对第二个输入，输入输入信号Vin。对第三个输入，输入延迟信号生成部(延迟部)35的输出。

高端监视部25a包括NAND26a、2输入的NOR29和逆变器27。对于NAND26a输入输入信号Vin和输出部2的P沟道MOSFET4的栅极电压Vpga。对于2输入的NOR29的第一个输入，连接NAND26a的输出，在另一个输入上，连接延迟信号生成部35的输出。

延迟信号生成部35连接在输入信号Vin上，生成从输入信号Vin延迟的信号波形。延迟信号生成部35也可以在前沿时及后沿时生成相同的延迟时间，也可以生成分别不同的延迟时间。延迟信号生成部35也可以使用由例如电容器和电阻构成的时间常数电路或延迟线、定时器电路等的模拟技术，也可以使用分频器等数字技术。此外，也可以在内部将延迟时间固定，也可以与外部部件或可变电源等连接而使延迟时间可变。

前沿时的死区时间DT1是根据延迟信号生成部35的前沿时的延迟时间DLY1而设定的。前沿时的死区时间DT1被规定为输出部2的P沟道MOSFET4关断、然后N沟道MOSFET3开始导通为止的期间。后沿时的死区时间DT2用输出部2的N沟道MOSFET3关断、然后P沟道MOSFET4开始导通为止的期间规定。

在图7中，为了表示死区时间生成的次序，示意地表示各部的电压的动作波形。图7的最上段的图是输入信号Vin的动作波形。图7的第二段的图是延迟信号生成部35输出的延迟信号VDLY的动作波形。图7的第三段的图是输出部2的P沟道MOSFET4的栅极电压Vpga的动作波形，表示P沟道MOSFET4在栅极电压Vpga为高电平时截止、在低电平时导通。图7的第四段的图是输出部2的N沟道MOSFET3的栅极电压Vnga的动作波形，表示N沟道MOSFET3在Vnga为高电平时导通、在低电平时截止。图7的最下段的图是输出信号Vout的动作波形。另外，关于图7的Vpga及Vnga的动作波形，为了仅表示高电平及低电平的逻辑电平，表示了图6的A点(表示Vpga的逻辑)及B点(表示Vnga的逻辑)的电压VA、VB的波形。以后，在表示动作波形的情况下，只要没有特别否定，Vpga及Vnga的动作波形就分别是相当于A点及B点的部位的电压VA、VB的波形。

如图7所示，在时刻t0，如果从输入端子40将输入信号Vin向延迟信号生成部35输入，则延迟信号生成部35检测输入电压Vin的前沿，在时刻t1’输出上升的延迟信号VDLY。

在高端监视部25a的NOR29中，分别被输入输入信号Vin及延迟信号VDLY。输入信号Vin经由NAND26a被输入，但NAND26a的另一方的输入被输入P沟道MOSFET4的栅极电压Vpga，所以在时刻t0被输入高电平。NOR29由于输出输入信号Vin与延迟信号VDLY的逻辑或的反转，所以在时刻t0输出高电平。低端监视部20将NOR29的输出经由逆变器27反转并输出，使低端晶体管驱动部10的N沟道MOSFET导通，并使输出部2的N沟道MOSFET3的栅极电压Vnga(VB)成为低电平。输出部2的N沟道MOSFET3在时刻t0开始关断。

在低端监视部20a的NAND22a中，分别被输入输入信号Vin、延迟信号VDLY及N沟道MOSFET3的栅极电压Vnga。由于低端监视部20a输出这些信号的逻辑与的反转，所以低端监视部20a的输出在时刻t1’逻辑电平反转。因此，高端晶体管驱动部15在时刻t1’使输出部2的P沟道MOSFET4的栅极电压Vpga成为低电平，使P沟道MOSFET4导通。

这样，在输入信号Vin的前沿时t0，输出部2的N沟道MOSFET3关断，在延迟时间DLY1的经过后的时刻t1’，P沟道MOSFET4导通。因而，在输入信号Vin的前沿时，输出信号Vout具有与延迟时间DLY1大致相等的死区时间DT1。

延迟信号生成部35在时刻t2检测到输入电压Vin的后沿的情况下，延迟信号VDLY输出高电平。在低端监视部20a的NAND22a中，分别被输入输入信号Vin、延迟信号VDLY及输出部2的N沟道MOSFET3的栅极电压Vnga。由于低端监视部20a输出这些信号的逻辑与，所以在时刻t2，低端监视部20a的输出的逻辑电平反转。因此，高端晶体管驱动部15在时刻t2使输出部2的P沟道MOSFET4的栅极电压Vpga成为高电平，使P沟道MOSFET4关断。

在高端监视部25a的NOR29中，分别被输入输入信号Vin及延迟信号VDLY。输入信号Vin经由NAND26a被输入，在时刻t2，输入信号Vin反转为低电平，所以NAND26a的输出不论其他输入如何都是高电平。NOR29由于输出NAND26a的输出与延迟信号VDLY的逻辑或的反转，所以在时刻t2输出低电平。低端监视部20a将NOR29的输出经由逆变器27反转并输出，使低端晶体管驱动部10的N沟道MOSFET11导通，将输出部2的N沟道MOSFET3的栅极电压Vnga维持为低电平。在时刻t2，输出部2的P沟道MOSFET4及N沟道MOSFET3都是截止状态。然后，在时刻t3’，延迟信号生成部35使输出反转为低电平。因此，高端监视部25a的NOR29的输出反转。接受高端监视部25a的输出，低端晶体管驱动部10使输出部的N沟道MOSFET3的栅极电压Vnga成为高电平，使N沟道MOSFET3导通。由此，输出信号Vout从高电平转变为低电平。

这样，在本实施方式的转换速率控制输出电路1a中，通过追加针对输入信号Vin的延迟信号生成部35，能够容易地生成死区时间，在从低频到高频的动作中，能够抑制因输出部2的MOSFET的同时导通带来的耗电。

另外，用来生成输入信号Vin的前沿时及后沿时的死区时间的逻辑电路的结构并不限定于上述，能够进行将延迟信号生成部的输出信号VDLY向高端监视部的NAND输入等各种各样的变形。

图8～图11是表示图6的转换速率控制输出电路的动作状态的动作波形图。

图8表示使图6的转换速率控制输出电路1a的延迟时间DLY1、DLY2变化的情况下对输出信号Vout的影响。图8的最上段的图是输入信号Vin的动作波形。图8的第二段的图是输出部2的P沟道MOSFET4的栅极电压Vpga的逻辑电平VA的动作波形。图8的第三段的图是输出部2的N沟道MOSFET3的栅极电压Vnga的逻辑电平VB的动作波形。图8的最下段的图是输出信号Vout的动作波形。在图8的例子中，设定为DLY1＝DLY2＝DLY。在从第二段的图到最下段的图中，实线表示DLY＝1ns的情况，虚线表示DLY＝5ns的情况，单点划线表示DLY＝10ns的情况。如图8所示，生成与对前沿时及后沿时分别设定的延迟时间DLY大致相等的死区时间DT，即使使死区时间变化，输出信号Vout的转换速率也为一定。

图9是在图6的转换速率控制输出电路1a中使前沿时及后沿时的转换速率SRr、SRf变化的情况下的动作波形的例子。为了变更转换速率SRr、SRf，将低端晶体管驱动部10的速度调整电阻13及高端晶体管驱动部15的速度调整电阻17变更。设得到实线的波形的情况下的速度调整电阻13、17的值分别为2kΩ、1kΩ，在点线的波形的情况下，将电阻值分别设为4kΩ、2kΩ，在单点划线的波形的情况下将电阻值分别设为6kΩ、3kΩ，在双点划线的波形的情况下将电阻值分别设为8kΩ、4kΩ，在虚线的情况下将电阻值分别设为10kΩ、5kΩ。

这样，通过将速度调整电阻13、17变更，能够容易地变更转换速率SRr、SRf。此外，也可以通过速度调整电阻13、17分别设定输出部2的P沟道MOSFET4及N沟道MOSFET3的导通的条件，能够容易地构成通用性更高的输出电路。

如上述那样，转换速率控制输出电路1a的转换速率SRr、SRf大致由输出部2的MOSFET的栅极电容充电的时间决定。由于将栅极电容充电的电流大致由低端晶体管驱动部10及高端晶体管驱动部15的输出电阻决定，所以也可以代替速度调整电阻13、17的插入，而通过分别调整低端晶体管驱动部的P沟道MOSFET12的导通电阻及高端晶体管驱动部15的N沟道MOSFET16的导通电阻来加以实现。

图10是变更P沟道MOSFET12及N沟道MOSFET16的晶体管尺寸来设定转换速率SRr、SRf的情况下的动作波形的例子。图10的从最上段到最下段的图与图8的从最上段到最下段的图分别对应。将得到实线的波形的情况下的P沟道MOSFET12及N沟道MOSFET16的晶体管尺寸分别设为1，在是点线的情况下设为2，在是单点划线的情况下设为3，在是双点划线的情况下设为4，在是虚线的情况下设为5。另外，前沿时及后沿时都为相同尺寸的晶体管尺寸。晶体管尺寸是W/L。这里，W是栅宽，L是栅长，上述的晶体管尺寸的变更通过将W实质地改变来进行。

这样，即使不使用速度调整电阻，也能够通过改变晶体管尺寸、调整驱动部的MOSFET的导通电阻而容易地设定转换速率。

图11是表示将连接到输出端子41的负荷电容的静电电容值变更的情况下对输出信号Vout有无影响的动作波形的例子。图11的从最上段的图到第四段的图与图8的从最上段的图到最下段的图分别对应。图11的最下段的图表示使输出部2的N沟道MOSFET3及P沟道MOSFET4的栅漏极间电容的静电电容值分别变大为3pF及6pF的情况下的输出信号Vout的动作波形。都是实线表示CL＝10pF的情况、虚线表示CL＝20pF的情况、单点划线表示CL＝30pF的情况、双点划线表示CL＝40pF的情况。

在输出部2的MOSFET的栅漏极间分别连接电容器5、6，通过将考虑了米勒效果的电容值设定为接近最大的负荷电容值，即使是驱动比其小的电容值的负荷电容的情况，转换速率也几乎不变化，能够得到稳定的动作波形。通过将电容器5、6的静电电容值设定得充分大，转换速率SRr、SRf不易受连接到输出端子41的负荷电容43的电容值CL的影响。

另外，在上述图9～图11中，对第二实施方式的转换速率控制输出电路1a的情况进行了说明，但显然在第一实施方式的转换速率控制输出电路1的情况下也为同样的结果。

(第三实施方式)

在上述转换速率控制输出电路中，根据由速度调整电阻13、17等决定的驱动能力，控制输出部2的MOSFET的导通时间，设定转换速率。由于速度调整电阻13、17等连接在电源电压与接地之间，所以其驱动能力由于电源电压变化而受到影响。在电源电压显著地下降时，能够从速度调整电阻13、17等输出的、对MOSFET的栅极电容进行充电的充电电流变得非常小。因此，转换速率变得非常小。如果输出信号Vout的转换速率变小，则无法以希望的动作频率输出输出信号Vout来驱动负荷，所以优选的是监视电源电压。

在本实施方式的转换速率控制输出电路1b中，对第二实施方式的转换速率控制输出电路1a追加了低电压保护部50及NAND60。以下，对于与第二实施方式的转换速率控制输出电路1a相同的电路要素及连接赋予相同的标号，并省略详细的说明。

如图12所示，本实施方式的转换速率控制输出电路1b还具备低电压保护部50和NAND60。低电压保护部50包括检测电源电压的电压检测部51、和将检测到的电源电压与预先设定的阈值电压比较并将结果输出的比较器52。电压检测部51由串联连接的两个电阻51a、51b构成。比较器52包括输入端子53、输入晶体管54、反转晶体管55和第一输出端子56。输入晶体管54及反转晶体管55一起构成以电阻为负荷的逆变器电路。输入晶体管54的基极端子连接在比较器52的输入端子53上，输入端子53连接在电压检测部51的两个电阻51a、51b的连接点上。阈值电压是输入晶体管54的基极发射极间的导通电压，例如是0.6V。反转晶体管55的基极端子连接在输入晶体管54的集电极端子上。反转晶体管55的集电极端子连接在比较器52的第一输出端子56上。比较器的第一输出端子56连接在NAND60的一方的输入上。输入信号Vin被i输入NAND60的另一方的输入中。

在电源电压处于通常的动作范围内的情况下，比较器52的输入端子53的电位为输入晶体管54的基极发射极电压的导通电压以上，输入晶体管54导通。因此，反转晶体管55的基极发射极电压是导通电压以下，反转晶体管55截止。因此，比较器52的第一输出端子56输出高电平，NAND60输出按照输入信号Vin的信号。

另一方面，如果电源电压下降，比较器52的输入端子53的电压低于输入晶体管54的基极发射极间导通电压，则输入晶体管54截止。由于反转晶体管55的基极发射极间电压上升到导通电压，所以反转晶体管55导通。因此，NAND60的一方的输入为低电平，不论输入信号Vin如何，NAND60都输出高电平，输出部2的P沟道MOSFET4为截止状态，N沟道MOSFET3被维持为导通状态。

另外，低电压保护部50为了保证以比作为CMOS结构的其他部分的动作极限的电压低的电压动作，优选的是由双极晶体管或低阈值的MOS晶体管构成。

这样，在本实施方式的转换速率控制输出电路1b中，在电源电压下降了的情况下，不论输入信号Vin如何，都将输出信号Vout的电平维持为低电平。

(第四实施方式)

在第三实施方式的转换速率控制输出电路1b中，使用配置在输入侧的NAND，将以后的逻辑电路的动作屏蔽，所以保证了输入侧的NAND电路的低电压动作界限内的动作。由于NAND电路具有将两个MOSFET串联连接的输入电路结构，所以为了保证NAND电路的动作，需要晶体管的导通、截止的阈值电压的2倍以上的电源电压。为了在更低的电源电压内保证光接收电路的动作，需要一些追加内容。

本实施方式的转换速率控制输出电路还具备低电压保护部50、栅极开关64、65、低端晶体管驱动部遮断开关66、67和高端晶体管驱动部遮断开关68、69。以下，关于与第三实施方式的转换速率控制输出电路1b相同的电路要素及连接，赋予相同的标号，并适当省略详细的说明。

关于低电压保护部50，与第三实施方式的转换速率控制输出电路1b大致相同。本实施方式的低电压保护部50具有第二输出端子57。第二输出端子57连接在输入晶体管54的集电极端子上。

栅极开关64连接在输出部2的P沟道MOSFET4的栅源极间。栅极开关65在输出部2的N沟道MOSFET3的栅极与电源端子45之间与电阻65a串联地连接。栅极开关64、65的栅极端子分别连接在比较器的第一输出端子56及第二输出端子57上。

低端晶体管驱动部遮断开关66连接在电源端子45与低端晶体管驱动部10a的P沟道MOSFET12之间。低端晶体管驱动部遮断开关67连接在低端晶体管驱动部10a的N沟道MOSFET11与接地端子46之间。低端晶体管驱动部遮断开关66、67的栅极端子分别连接在比较器52的第二输出端子57及第一输出端子56上。

高端晶体管驱动部遮断开关68连接在电源端子45与高端晶体管驱动部15a的P沟道MOSFET18之间。高端晶体管驱动部遮断开关69连接在高端晶体管驱动部15a的N沟道MOSFET16与接地端子46之间。高端晶体管驱动部遮断开关68、69的栅极端子分别连接在比较器52的第二输出端子57及第一输出端子56上。

在电源端子45的电位处于通常的动作电压范围内的情况下，比较器52的输入端子53的电位为输入晶体管54的基极发射极电压的导通电压以上，输入晶体管54导通。反转晶体管55的基极发射极电压是导通电压以下，反转晶体管55截止。由此，比较器52的第一输出端子56输出高电平。第二输出端子57输出低电平。

栅极开关64、65由于第一输出端子56及第二输出端子57的输出而都被截止。因而，输出部2的P沟道MOSFET4及N沟道MOSFET3为动作启用的状态。低端晶体管驱动部遮断开关66、67及高端晶体管驱动部遮断开关68、69由于第一输出端子56及第二输出端子57的输出而全部导通。因而，低端晶体管驱动部10及高端晶体管驱动部15都为动作启用的状态。

另一方面，如果电源电压下降，比较器52的输入端子53的电压使得输入晶体管54的基极发射极间电压低于导通电压，则输入晶体管54截止。由于反转晶体管55的基极发射极间电压上升为导通电压，所以反转晶体管55导通。根据以上，比较器52的第一输出端子56输出低电平，第二输出端子57输出高电平。栅极开关64、65由于第一输出端子56及第二输出端子57的输出而都导通。因而，输出部2的P沟道MOSFET4为截止状态，N沟道MOSFET3为导通状态。因而，输出端子41被维持为低阻抗的状态。低端晶体管驱动部遮断开关66、67及高端晶体管驱动部遮断开关68、69由于第一输出端子56及第二输出端子57的输出而全部截止。因而，低端晶体管驱动部10及高端晶体管驱动部15都被切断电源而成为动作屏蔽的状态。

图14上段是表示输入信号Vin的动作波形的例子的图，下段是表示输出信号Vout的动作波形的例子的图。都共通地表示时间轴。实线的波形是电源电压为5V的情况，虚线的波形是电源为4V的情况，单点划线的波形是电源电压为3V的情况，双点划线的波形是电源电压为2V的情况。

在电源电压是3V～5V的范围中，正常地将输出信号Vout输出。但是，随着电源电压的下降，转换速率SRr、SRf都变小。如果下降到电源电压2V，则通过低电压保护部50的功能，输出信号Vout被固定为低电平。

在本实施方式的转换速率控制输出电路中，由于不使用NAND而控制1个MOSFET的导通截止来切换电路的启用和屏蔽动作，所以与第三实施方式的转换速率控制输出电路1b相比更加能够在低电压内保障动作。

(第五实施方式)

图15(a)是例示有关第四实施方式的光耦合装置的块图。图15(b)是例示有关第四实施方式的光耦合装置的构造的剖视图。

有关上述各实施方式的光接收电路与发送光信号的光发送电路一起使用，可以作为光耦合装置110。在因在输入输出间电压电平不同等而难以直接连接电气电路进行信号的传送的环境等中使用光耦合装置110。光耦合装置110例如是光耦合器。

如图15(a)所示，有关本实施方式的光耦合装置110具备发光元件111和接收电路112。

发光元件111例如是包括AlGaAs等的红外发光二极管。发光元件111由驱动电路114驱动。驱动电路114连接在例如输出Vdd1－Vss1的电压的外部电源上，被从信号输入端子IN输入信号。发光元件111按照输入信号发光，将光信号向光接收电路113传递。Vdd1例如是+5V，Vss1例如是－5V。

接收电路112包括光接收电路113和转换速率控制输出电路1。转换速率控制输出电路并不限定于第一实施方式的转换速率控制输出电路1，即使是其他实施方式中也当然也可以。光接收电路113包括受光元件113a、和将受光元件113a输出的光电流变换为电压信号的互阻抗放大器113b。光接收电路113将模拟信号变换为数字信号，向转换速率控制输出电路1输入。转换速率控制输出电路1经由线缆等对未图示的数字信号处理电路等传送数字信号。光接收电路113及转换速率控制输出电路1优选的是以共通的电源动作，但也可以为了驱动负荷电容而对转换速率控制输出电路1供给不同的电源。单一电源下的动作电压是Vdd2－Vss2。Vdd2例如是5V，Vss2例如是0V。

如图15(b)所示，光耦合装置110具有：引线框121，安装着在半导体基板上形成有发光元件111的发光元件芯片111a，被用接合线(未图示)连接；引线框122，安装着在半导体基板上形成有接收电路112的接收电路芯片112a，被用接合线(未图示)连接。引线框121、122配置为安装着发光元件芯片111a及接收电路芯片112a的面相互面对。在相互面对配置的发光元件芯片111a及接收电路芯片112a的部分上，由考虑了光传送损耗的透明树脂123覆盖。进而，其外周部分使用例如传递模塑技术而用环氧类的遮光性树脂124封固。光耦合装置110使用安装着发光元件芯片111a的引线框121的引线，与驱动电路114电气地连接，从安装着接收电路芯片112a的引线框122的引线得到输出信号。

光耦合装置110由于具备将被控制为一定的转换速率的输出信号输出的转换速率控制输出电路1，所以能够连接到具有大范围的电容的负荷电路上，能够以低噪声且低耗电驱动负荷电路。

(第六实施方式)

图16是例示有关第六实施方式的光通信系统的块图。

有关上述实施方式的转换速率控制输出电路1和发送光信号的发送装置一起在接收装置中使用，可以做成光通信系统130。光通信系统130接收经由光纤传送来的光信号，变换为电信号并输出。

有关本实施方式的光通信系统130具备发送装置131、光纤135和接收装置140。发送装置131具有驱动电路132和被驱动电路132驱动的发光元件133。发送装置131的发光元件133在光纤135的端部被光学地耦合，传送光信号。接收装置140具有光接收电路143、和利用从光接收电路143输出的数字信号驱动负荷的转换速率控制输出电路1。光接收电路143包括将光信号受光并变换为电信号的受光元件143a、和将受光元件143a输出的输出电流变换为电压信号的互阻抗放大器143b。光纤135的另一方的端部与接收装置140的光接收电路143的受光元件143a光学地耦合，接收经由光纤135传送来的光信号。

有关本实施方式的光通信系统130连接在具有大范围的电容的负荷电路上，能够以低损耗驱动该负荷电路。

根据以上说明的实施方式，能够实现能够以一定的转换速率低耗电地驱动大范围的负荷电容的输出电路、光耦合装置及光通信系统。

以上，说明了本发明的一些实施方式，但这些实施方式是作为例子提示的，并不是要限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及其等价物的范围中。此外，上述的各实施方式可以相互组合而实施。

Claims

1.一种输出电路，具备：

输出部，包括设在电源电位与输出端子之间且在栅漏极间连接有第一电容元件的第一导电型的第一晶体管，和设在上述输出端子与基准电位之间且在栅漏极间连接有第二电容元件的第二导电型的第二晶体管；

第一驱动电路，根据上述第二晶体管的栅极电压检测上述第二晶体管截止的情况，并驱动上述第一晶体管；

第二驱动电路，根据上述第一晶体管的栅极电压检测上述第一晶体管截止的情况，并驱动上述第二晶体管。

2.如权利要求1所述的输出电路，

上述第二驱动电路基于上述第一晶体管的栅极电压与上述输入信号之间的逻辑运算值驱动上述第二晶体管；

上述第一驱动电路基于上述第二晶体管的栅极电压与上述输入信号之间的逻辑运算值驱动上述第一晶体管。

3.如权利要求1或2所述的输出电路，

上述输出信号的后沿的转换速率是基于从上述第一驱动电路对上述第一电容元件充电的第一充电电流而设定的；

上述输出信号的前沿的转换速率是基于从上述第二驱动电路对上述第二电容元件充电的第二充电电流而设定的。

4.如权利要求3所述的输出电路，

上述第一充电电流是根据上述第一驱动电路的输出电阻而设定的；

上述第二充电电流是根据上述第二驱动电路的输出电阻而设定的。

5.如权利要求4所述的输出电路，

上述第一及第二驱动电路的输出段都是CMOS输出的逆变器；

上述第一及第二驱动电路的输出电阻是各自的上述CMOS逆变器的第二导电型的晶体管的导通电阻。

6.如权利要求5所述的输出电路，

上述第一及第二驱动电路的输出电阻是：各自的上述CMOS逆变器的第二导电型的晶体管的导通电阻和连接在上述第二导电型的晶体管与各自的上述CMOS逆变器的输出之间的电阻值之和。

7.如权利要求4～6中任一项所述的输出电路，

上述第一驱动电路的输出电阻的电阻值在上述第一晶体管导通的情况下比上述第一晶体管关断的情况下大；

上述第二驱动电路的输出电阻的电阻值在上述第二晶体管导通的情况下比上述第二晶体管关断的情况下大。

8.如权利要求1、2、4～6中任一项所述的输出电路，

还具备延迟部，上述延迟部生成使上述输入信号延迟规定的时间的延迟信号；

上述第二驱动电路基于上述延迟信号、上述第一晶体管的栅极电压及上述输入信号的逻辑运算值驱动上述第一晶体管。

9.如权利要求1、2、4～6中任一项所述的输出电路，

上述第一驱动电路基于上述延迟信号、上述第二晶体管的栅极电压及上述输入信号的逻辑运算值驱动上述第二晶体管。

10.如权利要求1、2、4～6中任一项所述的输出电路，

还具备低电压保护部，在上述基准电位与上述电源电位的电压差比规定的电压差低的情况下，上述低电压保护部使上述输出信号的输出停止。

11.一种光耦合装置，具备：

发光元件；以及

输出电路，具有光接收电路、CMOS结构的输出部、第一驱动电路和第二驱动电路，所述光接收电路具有将从上述发光元件放出的光受光并将受光的光信号变换为电流信号的受光元件、和将上述电流信号变换为电压信号的互阻抗放大器，所述输出部包括设在电源电位与输出端子之间且在栅漏极间连接有第一电容元件的第一导电型的第一晶体管、和设在上述输出端子与基准电位之间且在栅漏极间连接有第二电容元件的第二导电型的第二晶体管，所述第一驱动电路根据上述第二晶体管的栅极电压检测上述第二晶体管截止的情况，并驱动上述第一晶体管，所述第二驱动电路根据上述第一晶体管的栅极电压检测上述第一晶体管截止的情况，并驱动上述第二晶体管。