CN110391809A - 堆叠晶体管电路的应力降低 - Google Patents

堆叠晶体管电路的应力降低 Download PDF

Info

Publication number
CN110391809A
CN110391809A CN201910301624.XA CN201910301624A CN110391809A CN 110391809 A CN110391809 A CN 110391809A CN 201910301624 A CN201910301624 A CN 201910301624A CN 110391809 A CN110391809 A CN 110391809A
Authority
CN
China
Prior art keywords
transistor
current terminal
control input
terminal
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910301624.XA
Other languages
English (en)
Inventor
E·比尔汉
F·A·卡诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN110391809A publication Critical patent/CN110391809A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Abstract

本申请公开堆叠晶体管电路的应力降低。一种电路包括第一晶体管(M1)和第二晶体管(M2)，该第一晶体管(M1)具有第一和第二电流端子以及第一控制输入，该第二晶体管(M2)具有第三和第四电流端子以及第二控制输入。第三电流端子在中间节点(N1)处连接到第二电流端子，并且第四电流端子连接到地或电源节点(115,120)。在一些情况下，第三晶体管(M3A)连接到中间节点以偏置中间节点(N1)而不是让中间节点(N1)浮动。在其他情况下，电容器连接到中间节点(N1)以减少否则可能存在于中间节点上的负电压。

Description

堆叠晶体管电路的应力降低
相关申请的交叉引用
本申请要求2018年4月20日提交的美国临时专利申请No.62/660,593、2018年12月30日提交的美国临时专利申请No.62/786,507和2019年1月22日提交的美国临时专利申请No.62/795,461的优先权，其全部内容在此引入本文作为参考。
背景技术
许多类型的电路包括以堆叠配置连接的两个或更多个晶体管。在例如金属氧化物半导体(MOS)晶体管的情况下，一个晶体管的源极连接到堆叠中的下一个晶体管的漏极。与非(NAND)门、或非(NOR)门、触发器通常包括堆叠晶体管。
发明内容
一种电路包括第一晶体管和第二晶体管，该第一晶体管具有第一和第二电流端子和第一控制输入，该第二晶体管具有第三和第四电流端子以及第三控制输入。第三电流端子在中间节点处连接到第二电流端子，并且第四电流端子连接到地节点。在一些情况下，第三晶体管连接到中间节点以偏置中间节点而不是让中间节点浮动。在其他情况下，电容器连接到中间节点以减少否则可能存在于中间节点上的负电压。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1说明了包括晶体管堆叠和用于向晶体管堆叠的中间节点提供直流(DC)偏置的组件的电路的一个示例。
图2说明了与图1的电路有关的波形。
图3示出了包括晶体管堆叠和对晶体管堆叠的中间节点进行DC偏置的组件的电路的另一示例。
图4说明了与图3的电路有关的波形。
图5示出了包括晶体管堆叠和连接到晶体管堆叠的中间节点的电容器的电路的另一示例。
图6示出了电容器的一个示例实施方案。
图7说明了与图5的电路有关的波形。
图8示出了包括晶体管堆叠和连接到晶体管堆叠的中间节点的电容器的电路的另一示例。
图9说明了与图8的电路有关的波形。
具体实施方式
在堆叠晶体管配置中，使两个晶体管相互连接的节点可以在包含堆叠晶体管的电路的操作期间浮动。此外，由于堆叠晶体管中的一个晶体管的栅极和漏极之间的寄生电容，使晶体管相互连接的浮动节点上的电压可能降至地电压以下(负电压)，从而可能导致堆叠晶体管中的一个晶体管的漏极-源极电压(VDS)超过电源电压，而此相同晶体管的栅极-源极电压(VGS)大于零但低于晶体管的阈值电压(VT)。使晶体管经受升高的VDS(例如，超过电路的VDD电源电压)同时还在亚阈值区域中操作晶体管可能导致晶体管上的非导电应力，这可能引起晶体管在时间方面的性能退化甚至是晶体管的故障。
所描述的示例解决了该问题。本文的示例涉及晶体管堆叠(两个或更多个串联连接的晶体管)。许多类型的电路使用晶体管堆叠。这种电路的示例包括与非门、或非门和触发器。出于说明性目的，所描述的示例针对与非门，但是本发明的范围不限于与非门。
图1示出了包括晶体管M1、M2、M3A、M4和M5的与非门100的实施例。每个晶体管M1、M2、M3A、M4和M5包括控制输入和一对电流端子。在图1的示例中，晶体管M1和M2是n沟道金属氧化物半导体场效应晶体管(NMOS器件)，以及晶体管M3A、M4和M5是p沟道金属氧化物半导体场效应晶体管(PMOS器件)。这样，控制输入是相应晶体管的栅极，并且电流端子是相应晶体管的漏极和源极。在其他实施方式中，图1中所示的任何晶体管可具有与所示的掺杂类型相反的掺杂类型。例如，M1可以实现为PMOS器件。此外，图1中所示的任何或所有晶体管可以实施为双极结型晶体管或其他晶体管类型。作为双极结型晶体管，控制输入是晶体管的基极，电流端子是发射极和集电极。
M1和M2形成晶体管堆叠110。M1的源极连接到M2的漏极，从而限定中间节点N1。M2的源极连接到地节点115。M1的漏极在节点N2处连接到M4和M5的漏极，并且M4和M5的源极连接到电源电压节点120(VDD)。
M1和M4的栅极连接在一起并接收控制信号CTL_A。M2和M5的栅极连接在一起并接收控制信号CTL_B。电路100的输出(OUT)是如图所示的使M1、M4和M5的漏极相互连接的节点N2。作为与非门，输入是控制信号CTL_A和CTL_B，并且输出是OUT。当CTL_A和CTL_B都为逻辑高(“1”)时，NMOS器件M1和M2都导通，并且PMOS器件M4和M5都截止。当M1和M2都接导通时，OUT被拉低至地，并且因此是逻辑低(“0”)。当CTL_A或CTL_B中的任何一个或其两者为低时，它们相应的NMOS器件M1或M2截止，从而将OUT与地节点115的地电位断开。此外，当CTL_A或CTL_B中的任一个或其两者为低时，它们相应的PMOS器件M4或M5导通，从而将OUT拉高至电源节点120的VDD电位。这样，只有当CTL_A和CTL_B均为低时，OUT才为低；否则OUT为高。
图2中针对CTL_A、CTL_B、M1的源极电压(VS_M1)和M1的VDS(VDS_M1)示出了与非门100的操作的时序图的示例。在130处，CTL_A和CTL_B两者均为高，这导致M1和M2两者都导通。在时间t1，CTL_A从高转变为低，而CTL_B保持高。由于M2导通并接地，VS_M1为低。此外，因为M1导通，VDS_M1为低。
在时间t2，CTL_B从高转变为低。暂时忽略M3A，当CTL_B从高转变为低时，M2截止。当M2截止(并假设M3A不存在于电路中)时，中间节点N1浮动。随着N1浮动，M2的栅极和漏极之间的寄生电容(如图1中的寄生电容CP所示)导致N1上的电压下降至地电位以下，并且如果发生这种情况，M1的源极上的电压降至地以下，并且VDS_M1升至高于VDD的电压。在这种状态下，M1在亚阈值区域工作，因为其VGS大于0但小于其VT，而其VDS高于VDD，从而导致电路的长期可靠性受损。
然而，包含M3A解决了这个问题。M3A的漏极连接到中间节点N1，M3A的源极连接到地节点115。当M3A导通时，中间节点N1被偏置到地。M3A的栅极由标记为CTL_A_INV的控制信号控制。CTL_A_INV具有与CTL_A的极性相反的极性。在一个示例中，可以包括反相器以使CTL_A反向来产生CTL_A_INV。当M1由于CTL_A为低而截止时，由于CTL_A_INV为高，M3A导通。M3A导通从而在N1上施加直流(DC)偏置电压(在该示例中为地)。通过将中间节点N1进行DC偏置在地电位，N1上的电压(VS_M1)由于M2截止而降低并且M2的寄生栅极-漏极电容显著小于没有M3A的情况。
如图2所示，VS_M1处于0V而CTL_B为高(这迫使M2导通)。当CTL_A在t1从高转变为低时，CTL_A_INV从低转变为高，从而从t1开始导通M3A并将N1进行DC偏置到地。由于M3A处于导通状态的持续操作，即使在CTL_B在t2处转变为低而使M2截止之后，节点N1也保持被偏置到地。如在150处所示，VS_M1中可能存在小的向下瞬间下降。由于VS_M1在150处的减小，还存在VDS_M1的小而短的持续时间增加，如160处所示，但VDS_M1的向上尖头信号(blip)在幅度和持续时间两者上相比没有M3A存在的情况都小得多。
图1的示例示出了包括两个晶体管M1和M2的晶体管堆叠。所描述的图1和其他图/示例的原理也适用于包括两个以上晶体管的晶体管堆叠。
图3示出了与非门200的示例，其包括与图1的示例中的一些相同的组件(例如，M1、M2、M4和M5)。图3的与非门200包括晶体管M3B，以在中间节点N1上施加DC偏置。在该示例中，M3B是PMOS晶体管，其源极连接到电源电压节点120并且其漏极连接到中间节点N1。M3B的栅极连接到M2的栅极，因此由与M2相同的控制信号(CTL_B)控制。不需要反相器来产生M3B的控制信号。由于M2是NMOS晶体管并且M3B是PMOS晶体管，因此当CTL_B为高时M2将导通并且M3B截止，以及当CTL_B为低时M2将截止并且M3B导通。因为M3B连接到VDD，所以当致使M2从导通转变为截止时，M3B导通，从而在节点N1上提供近似等于VDD的DC偏置。该DC偏置防止节点N1上的电压(VS_M1)变为负。
图4示出了与图3有关的波形的示例。如图2所示，在时间t1迫使CTL_A为低，并且在时间t2迫使CTL_B为低。在t1之前，当M1和M2两者都导通时，VS_M1被拉低至地。在t1和t2之间，因为M2仍然导通，VS_M1保持低。当在t2处M2截止时，M3B导通，从而迫使VS_M1变为高，如t2处所示(405)。VDS_M1在t1之前为低，因为M1在t1之前导通。一旦M1在t1截止，M4导通，从而导致M1的漏极变为高。当M2仍然在t1和t2之间时，M1的源极(节点N1上的电压)为低，因此VDS_M1在t1和t2之间为高，如410处所示。一旦M2也在t2截止，由于M3B导通所以M1的源极变为高。M4继续导通，由于CTL_A为低，并且M1的漏极上的电压保持高。因此，VDS_M1在边缘420处再次降至零。VDS_M1电压不会增加到高于VDD，从而避免或至少减少上述问题。
图5示出了与非门300的示例，其包括与图1的示例中的一些相同的组件(例如，M1、M2、M4和M5)。图5的与非门300包括连接在中间节点N1和地之间的电容器CS1。CS1可以实施为器件电容器，MOS晶体管的漏极和源极连接在一起，使得栅极是电容器(或任何其他类型的电容器件)的一个端子，且漏极/源极连接是电容器(或任何其他类型的电容器件)的另一个端子。在一个示例中，额外的“虚拟/仿真(dummy)”晶体管可以在半导体管芯上可用，其可以被配置为电容器CS1。图6示出了通过利用实际晶体管(M2)周围的虚拟结构来实现电容器(CS1)的实施方案。虚拟结构的栅极604连接到地115(图5)，漏极和源极连接到与M2共享的节点N1(图5)。
电容器CS1限制从M2的栅极到中间节点N1的电荷耦合。电容器CS1的大小是特定于应用的。图7示出了与图5有关的波形的示例。如图2所示，在时间t1迫使CTL_A为低，并且在时间t2迫使CTL_B为低。在t1之前，当M1和M2两者都导通时，VS_M1被拉低至地。在t1和t2之间，因为M2仍然导通，VS_M1保持低。当M2在t2截止时，节点N1上的电压(VS_M1)由于寄生电容CP而略微下降(ΔV)，如702处所示。然而，与没有CS1的情况对比，VS_M1电压的下降没有那样大。N1上的负电荷通过器件泄漏而消散，然后VS_M1开始增加，如705处所示。VDS_M1为零伏，而M1导通；一旦M1截止且M4导通，VDS_M1将增加到VDD，如时间t1所示。VDS_M1保持在VDD直到t2，此时M2截止并且VS_M1在702处降至零以下并且在705处充电回到零伏，因为负电荷通过器件泄漏而消散。M1的漏极保持固定在VDD，但M1的源极下降然后上升。因此，VS_M1的下降然后上升反映在VDS_M1中，如710处所示。VDS_M1高于VDD的增加也是ΔV并且与没有CS1的情况相比，该增加较小。
图8示出了与非门400的示例，其包括与图1的示例中的一些相同的组件(例如，M1、M2、M4和M5)。图8的与非门400包括电容器CS2，该电容器的一个端子连接到中间节点N1，另一个端子接收控制电压CTL_B_INV(与CTL_B的极性相反，例如由反向器产生)。可以如上所述关于CS1实施CS2。通过电容器CS2，从寄生电容器CP引起的相反电荷被提供给节点N1。也就是说，在一定程度上，电容器CS2在节点N1上提供电荷平衡，从而减小N1上的电压的大的向下下降(否则，在没有CS2时就是这种情况)。耦合效率由Cp/Ctotal给出，其中Ctotal是中间节点N1的总电容。在CS1接地的情况下，耦合效率按照Cp/(Ctotal+CS1)减小。在CS2的情况下，由于CS2的相对端子也在VDD和GND之间切换，因此耦合效率按照Cp(Ctotal+2*CS2)降低。因此，与包含CS1或CS2相比，来自没有CS1或CS2的电压的比率为：在CS1的情况下是Ctotal/(Ctotal+CS1)，以及在CS2的情况下是Ctotal/(Ctotal+2*CS2)。
图9示出了与图8的与非门400的操作有关的波形。CTL_A、CTL_B、VS_M1和VDS_M1的波形与图2中的大致相同并且如上所述。如在图9的波形中在910处所标识的，VS_M1中可能存在小的下降。如915处所示，VDS_M1中的对应的小的增加也可能存在。
在本说明书中，术语“耦合(couple/couples)”表示间接或直接有线或无线连接。因此，如果第一器件耦合到第二器件，则该连接可以通过直接连接或通过经由其他器件和连接的间接连接。“基于”的叙述意味着“至少部分地基于”。因此，如果X基于Y，则X可以是Y和任何数量的其他因素的函数。
在所描述的实施例中，修改是可能的，并且在权利要求的范围内，其他实施例也是可能的。

Claims (14)

1.一种电路，包括：
第一晶体管，其具有第一电流端子和第二电流端子以及第一控制输入；
第二晶体管，其具有第三电流端子和第四电流端子以及第二控制输入，所述第三电流端子在中间节点处连接到所述第二电流端子，所述第四电流端子连接到电源电压节点或地节点中的一个；和
第三晶体管，其具有第五电流端子和第六电流端子以及第三控制输入，所述第五电流端子连接到所述中间节点，所述第六电流端子连接到电源电压节点或所述地节点中的一个。
2.根据权利要求1所述的电路，其中所述第二控制输入经耦合以接收第一控制信号，并且所述第三控制输入经耦合接收与所述第一控制信号相反极性的第二控制信号。
3.根据权利要求2所述的电路，其中，所述第二晶体管是n型晶体管或p型晶体管中的一种，并且所述第三晶体管是所述n型晶体管或所述p型晶体管中的另一种。
4.根据权利要求1所述的电路，其中所述第二控制输入和所述第三控制输入经耦合以接收第一控制信号。
5.根据权利要求1所述的电路，其中，所述第二晶体管是n型晶体管或p型晶体管中的一种，并且所述第三晶体管是所述n型晶体管或所述p型晶体管中的另一种。
6.根据权利要求1所述的电路，其中：
所述第一晶体管是n型金属氧化物半导体场效应晶体管即NMOS；
所述第二晶体管是NMOS；
所述第三晶体管是p型金属氧化物半导体场效应晶体管。
7.根据权利要求6所述的电路，还包括连接到所述第一电流端子的第四晶体管和第五晶体管，耦合到所述第一控制输入的所述第四晶体管的第四控制输入，耦合到所述第二控制输入的所述第五晶体管的第五控制输入，并且所述第一电流端子用于提供输出信号，所述输出信号是提供给所述第一控制输入和所述第二控制输入的信号的逻辑与非即NAND。
8.根据权利要求1所述的电路，其中所述第三晶体管基于所述第一晶体管截止而将所述中间节点上的电压迫使为电源电压或地中的一个。
9.一种电路，包括：
第一晶体管，其具有第一电流端子和第二电流端子以及第一控制输入；
第二晶体管，其具有第三电流端子和第四电流端子以及第二控制输入，所述第三电流端子在中间节点处连接到所述第二电流端子，所述第四电流端子连接到地节点；和
电容器，其包括第一端子和第二端子，所述第一端子连接到所述中间节点，并且所述第二端子连接到所述地节点。
10.根据权利要求9所述的电路，还包括连接到所述第一电流端子的第三晶体管和第四晶体管，耦合到所述第一控制输入的所述第三晶体管的第三控制输入，耦合到所述第二控制输入的所述第四晶体管的第四控制输入，并且所述第一电流端子用于提供输出信号，所述输出信号是提供给所述第一控制输入和所述第二控制输入的信号的逻辑与非即NAND。
11.一种电路，包括：
第一晶体管，其具有第一电流端子和第二电流端子以及第一控制输入；
第二晶体管，其具有第三电流端子和第四电流端子以及第二控制输入，所述第三电流端子在中间节点处连接到所述第二电流端子，所述第四电流端子连接到地节点；和
电容器，其包括第一端子和第二端子，所述第一端子连接到所述中间节点，并且所述第二端子经耦合以接收第一控制信号。
12.根据权利要求11所述的电路，其中，所述第二控制输入经耦合以接收第二控制信号，所述第一控制信号的极性与所述第二控制信号的极性相反。
13.根据权利要求12所述的电路，还包括连接到所述第一电流端子的第三晶体管和第四晶体管，耦合到所述第一控制输入的所述第三晶体管的第三控制输入，耦合到所述第二控制输入的所述第四晶体管的第四控制输入，并且所述第一电流端子用于提供输出信号，所述输出信号是提供给所述第一控制输入和所述第二控制输入的信号的逻辑与非即NAND。
14.根据权利要求11所述的电路，还包括连接到所述第一电流端子的第三晶体管和第四晶体管，耦合到所述第一控制输入的所述第三晶体管的第三控制输入，耦合到所述第二控制输入的所述第四晶体管的第四控制输入，并且所述第一电流端子用于提供输出信号，所述输出信号是提供给所述第一控制输入和所述第二控制输入的信号的逻辑与非即NAND。
CN201910301624.XA 2018-04-20 2019-04-16 堆叠晶体管电路的应力降低 Pending CN110391809A (zh)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
US201862660593P 2018-04-20 2018-04-20
US62/660,593 2018-04-20
US201862786507P 2018-12-30 2018-12-30
US62/786,507 2018-12-30
US201962795461P 2019-01-22 2019-01-22
US62/795,461 2019-01-22
US16/262,327 2019-01-30
US16/262,327 US11626875B2 (en) 2018-04-20 2019-01-30 Stress reduction on stacked transistor circuits

Publications (1)

Publication Number Publication Date
CN110391809A true CN110391809A (zh) 2019-10-29

Family

ID=68236650

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910301624.XA Pending CN110391809A (zh) 2018-04-20 2019-04-16 堆叠晶体管电路的应力降低

Country Status (2)

Country Link
US (2) US11626875B2 (zh)
CN (1) CN110391809A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626875B2 (en) * 2018-04-20 2023-04-11 Texas Instruments Incorporated Stress reduction on stacked transistor circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381051A (en) * 1993-03-08 1995-01-10 Motorola Inc. High voltage charge pump
US5726589A (en) * 1995-11-01 1998-03-10 International Business Machines Corporation Off-chip driver circuit with reduced hot-electron degradation
US5952851A (en) * 1997-09-16 1999-09-14 Programmable Microelectronics Corporation Boosted voltage driver
US20080116952A1 (en) * 2006-11-17 2008-05-22 Kiyoshi Kase Latching input buffer circuit with variable hysteresis
US8111089B2 (en) * 2009-05-28 2012-02-07 Syphermedia International, Inc. Building block for a secure CMOS logic cell library

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5347152A (en) * 1989-06-30 1994-09-13 Texas Instruments Incorporated Stacked CMOS latch with cross-coupled capacitors
JP2759577B2 (ja) * 1992-05-14 1998-05-28 三菱電機株式会社 バッファ回路
DE4324519C2 (de) * 1992-11-12 1994-12-08 Hewlett Packard Co NCMOS - eine Hochleistungslogikschaltung
EP0653843A3 (en) * 1993-11-17 1996-05-01 Hewlett Packard Co CMOS circuits with adaptive voltage threshold.
JP3330746B2 (ja) * 1994-09-09 2002-09-30 新日本製鐵株式会社 ブートストラップ回路
US5694061A (en) * 1995-03-27 1997-12-02 Casio Computer Co., Ltd. Semiconductor device having same conductive type MIS transistors, a simple circuit design, and a high productivity
JP2921510B2 (ja) * 1996-10-07 1999-07-19 日本電気株式会社 ブートストラップ回路
JP3173408B2 (ja) * 1997-03-13 2001-06-04 日本電気株式会社 信号多重化回路
US6331787B1 (en) * 1997-05-07 2001-12-18 California Micro Devices Corporation Termination circuits and methods therefor
JP3993927B2 (ja) * 1997-12-22 2007-10-17 沖電気工業株式会社 静電破壊保護回路
JP3415444B2 (ja) * 1998-06-12 2003-06-09 Ｎｅｃエレクトロニクス株式会社 クロック制御方法および回路
KR100298444B1 (ko) * 1998-08-26 2001-08-07 김영환 입력 버퍼 회로
JP3609977B2 (ja) * 1999-07-15 2005-01-12 シャープ株式会社 レベルシフト回路および画像表示装置
US6975143B2 (en) * 2000-08-18 2005-12-13 Texas Instruments Incorporated Static logic design for CMOS
US6788108B2 (en) * 2001-07-30 2004-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4339103B2 (ja) * 2002-12-25 2009-10-07 株式会社半導体エネルギー研究所 半導体装置及び表示装置
WO2011046015A1 (en) * 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Logic circuit and semiconductor device
KR101712340B1 (ko) * 2009-10-30 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치, 및 표시 장치를 포함하는 전자 기기
US20110316505A1 (en) * 2010-06-23 2011-12-29 Texas Instruments Incorporated Output Buffer With Improved Output Signal Quality
JP5701015B2 (ja) * 2010-11-08 2015-04-15 キヤノン株式会社 半導体デバイスの駆動方法
KR101952570B1 (ko) * 2011-05-13 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8901965B2 (en) * 2011-08-03 2014-12-02 Ben-Gurion University Of The Negev Research And Development Authority Device and method for dual-mode logic
US9742378B2 (en) * 2012-06-29 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit and semiconductor device
US9214475B2 (en) * 2013-07-09 2015-12-15 Pixtronix, Inc. All N-type transistor inverter circuit
CN103560782B (zh) * 2013-11-15 2015-04-22 京东方科技集团股份有限公司 与非门电路、显示器背板和显示器
JP6717604B2 (ja) * 2015-02-09 2020-07-01 株式会社半導体エネルギー研究所 半導体装置、中央処理装置及び電子機器
JP6754579B2 (ja) * 2015-02-09 2020-09-16 株式会社半導体エネルギー研究所 半導体装置、記憶装置、電子機器
US10297331B2 (en) * 2015-10-30 2019-05-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US11626875B2 (en) * 2018-04-20 2023-04-11 Texas Instruments Incorporated Stress reduction on stacked transistor circuits
US11831309B2 (en) * 2018-04-20 2023-11-28 Texas Instruments Incorporated Stress reduction on stacked transistor circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5381051A (en) * 1993-03-08 1995-01-10 Motorola Inc. High voltage charge pump
US5726589A (en) * 1995-11-01 1998-03-10 International Business Machines Corporation Off-chip driver circuit with reduced hot-electron degradation
US5952851A (en) * 1997-09-16 1999-09-14 Programmable Microelectronics Corporation Boosted voltage driver
US20080116952A1 (en) * 2006-11-17 2008-05-22 Kiyoshi Kase Latching input buffer circuit with variable hysteresis
US8111089B2 (en) * 2009-05-28 2012-02-07 Syphermedia International, Inc. Building block for a secure CMOS logic cell library

Also Published As

Publication number Publication date
US20230238959A1 (en) 2023-07-27
US11626875B2 (en) 2023-04-11
US20190326909A1 (en) 2019-10-24

Similar Documents

Publication Publication Date Title
US9876003B2 (en) Electrostatic discharge protection circuit and configuration method
US7586721B2 (en) ESD detection circuit
CN101421925B (zh) 为mosfet开关降低插入损耗并提供掉电保护的方法
TWI681630B (zh) 半橋式GaN電路及電子組件
JPH0774616A (ja) 信号電圧レベル変換回路及び出力バッファ回路
CN110994574B (zh) 耐高压的电源钳位电路
US8847658B2 (en) Overdrive circuits and related method
US20130249605A1 (en) Semiconductor device
US20240088896A1 (en) Stress reduction on stacked transistor circuits
CN1135562C (zh) 能够可靠地产生通电复位信号的通电复位电路
CN101552593B (zh) 驱动一输出级的驱动电路
US20230238959A1 (en) Stress reduction on stacked transistor circuits
CN107395183B (zh) 一种脉冲大电流点火开关电路
US7973564B1 (en) High load driving device
CN102315633B (zh) 静电防护电路
CN102545560B (zh) 一种功率开关驱动器、ic芯片及直流-直流转换器
CN114336559B (zh) 静电放电电路
US8253477B2 (en) Voltage boost circuit without device overstress
CN113285706A (zh) 一种电压电平转换电路
CN1228845C (zh) 线性电流/电压特性的金属氧化物半导体输出驱动电路
CN112152446B (zh) 电荷泵升压电路
CN101340189B (zh) 半导体器件
US8742836B2 (en) Double-swing clock generator and charge pump
CN112737552B (zh) 一种信号传输电路
CN111313879B (zh) 一种延时电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination