JP2004295705A - 定電圧電源回路およびこれを用いた電子時計 - Google Patents
定電圧電源回路およびこれを用いた電子時計 Download PDFInfo
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Abstract
【課題】消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路を提供するとともに、電源電圧VSSの揺れに対して安定した動作が可能な電子時計を提供する。
【解決手段】基準電圧発生回路と差動増幅回路と出力MOSトランジスタによる定電圧電源回路を備えた電子時計であって、該定電圧電源回路は、定電圧出力Vregにソース、電源電圧VSSにドレインを接続してゲート電圧に対して定電圧出力Vregがソースフォロワ動作する出力MOSトランジスタを備えることを特徴とする。
【選択図】 図1
【解決手段】基準電圧発生回路と差動増幅回路と出力MOSトランジスタによる定電圧電源回路を備えた電子時計であって、該定電圧電源回路は、定電圧出力Vregにソース、電源電圧VSSにドレインを接続してゲート電圧に対して定電圧出力Vregがソースフォロワ動作する出力MOSトランジスタを備えることを特徴とする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、電源電圧より低い電圧を出力する定電圧電源回路と、これを備えた電子時計に関するものである。
【0002】
【従来の技術】
時計の長寿命化は昔から望まれており、また最近は光照射や腕の運動エネルギーにより発電したエネルギーを利用する、ソーラ発電時計や自動巻発電時計などがあり、発電エネルギーによって充電される2次電池におけるフル充電後の寿命をいかに伸ばすかが課題となっている。
時計の消費電力は、モータや液晶などの時刻表示手段の駆動に要する電力が大きいが、回路の低消費電力化も重要であり様々な提案がなされている。
【0003】
電子回路の消費電力は、動作電圧に大きく依存しており、時計回路でよく使用されるCMOSロジック回路ではゲート容量の充放電電流が主であるため、消費電力は動作電圧の2乗に比例するので、如何に低電圧で回路を動作させるかが低消費電力化においては大きなポイントになる。
【0004】
エネルギー源である電池としては、銀電池や大容量のリチウム電池が使用されるが、これらの電池電圧は銀電池が約1.5Vで、リチウム電池では約3Vにもなる。
このような高い電圧で時計回路を直接動作させたのでは、消費電力が大きくなってしまうことから、低消費電力化手段として定電圧電源回路を用いて時計回路の一部を電源電圧よりも低い電圧で動作させるシステムが考えられている。
【0005】
図12の回路図に従来の定電圧電源回路を用いた低消費電力化時計システムの一例を示す。
電源201をエネルギー源としており、VDDを基準(GND)として負の電源電圧VSSを発生する。電源201は銀電池やリチウム電池、もしくは、二次電池であるリチウムイオン電池などである。従来技術の定電圧電源回路1101により電源電圧VSSより低い電圧である定電圧Vregを出力する。従来技術の定電圧電源回路1101についての詳細な説明は後で行う。
【0006】
従来技術の定電圧電源回路1101の定電圧出力Vreg115には発振回路204と分周回路205が接続されている。水晶振動子203の共振周波数に基づいてCMOSインバータで構成されている発振回路204により発振クロックが出力される。発振クロックは分周回路205により、発振クロックを1Hzまで周波数を下げ、モータ駆動パルスを発生する。
そして駆動回路206によりモータ1102を駆動する。駆動回路206はモータ1102に大電流を流すために、駆動力の大きなトランジスタで構成されており、モータ1102を駆動することで、時刻表示手段の指針が回転して時刻を表示する。
【0007】
定電圧電源回路1101からは電源電圧VSSよりも低い定電圧出力Vreg115を出力する。発振回路204と分周回路205は電源電圧VSSよりも低い定電圧出力Vreg115で動作することから、直接電源電圧VSSで動作させた場合と比べて、発振回路204と分周回路205の低消費電力化に大きな効果がある。
【0008】
次に従来の定電圧電源回路1101の一例を図13の回路図に示す。図12の定電圧電源回路1101はn型基板上にCMOS回路を構成した場合である。pMOSトランジスタ101、102とnMOSトランジスタ103,104と基準抵抗113により基準電圧源116が構成され、定電流回路であるpMOSトランジスタ105、差動入力回路のpMOSトランジスタ106,107、カレントミラー回路のnMOSトランジスタ108,109で差動増幅回路117が構成されている。図13の定電圧電源回路は、図12に示すように定電圧出力Vreg115に発振回路204と分周回路205が接続されている。図13に示すように定電圧出力Vreg115には出力nMOSトランジスタ1201及び定電流回路であるpMOSトランジスタ110が接続されている。定電流回路であるpMOSトランジスタ110は負荷抵抗として動作し、差動増幅回路117により、基準電圧源116の基準電圧出力Vref114と定電圧出力Vreg115が同じ電圧になるように、差動増幅回路117により出力nMOSトランジスタ1201のゲート電圧をコントロールして、電源電圧VSSより低い定電圧出力Vreg115を出力する。容量Ccは位相補償容量で定電圧電源回路1101が発振するのを防止している。
上述した定電圧電源回路によって、電源201の出力電圧より低い電圧で発振回路204と分周回路205とを動作させることが可能である。
【0009】
図14に示すように、従来技術の定電圧電源回路1101では、出力nMOSトランジスタ1201のソースとバルクが電源電圧VSSで接続されているため、ゲートと電源電圧VSSとの間には、ゲート−ソース間の寄生容量Cgsと、ゲート−バルク間の寄生容量Cgbの2つが並列に接続される。ゲート−バルク間容量Cgbはゲート−ソース間容量Cgsに比べると10倍以上大きく、また出力nMOSトランジスタ1201は電流を多く流せるようにチャネル幅が大きくとってあるので、結果としてゲートの面積が大きくなり、ゲート−バルク間容量Cgbは1pF以上になることもある。従ってゲートと電源電圧VSSの間に1pF以上の容量が付くことになるので、電源電圧VSSの電位が揺れる(電位が変動する)ことがあると、この容量結合によってゲートに電源電圧VSSの揺れが伝わり、更に位相補償容量Ccによる容量結合によりゲート電圧Vgの揺れが定電圧出力Vreg115に伝わり、結果として定電圧出力Vregが揺れてしまう。
【0010】
この揺れがあまり大きいと発振停止や誤動作の原因にもなる。その対策として定電圧電源回路1101の応答性を向上させる為に差動増幅回路117の定電流回路であるpMOSトランジスタ105の電流値を増加させることで定電圧出力Vreg115は揺れにくくなるが、応答性を向上させる為に消費電流が増加してしまい、低消電化の為に定電圧電源回路を設けた効果が半減してしまう。
【0011】
電源電圧VSSの電位が揺れる場合が多いのは例えば女性用腕時計等(以後女持ち腕時計とする)のように大きい電池を使用できない場合、電池の内部インピーダンスが大きいため、モータ駆動時に大電流が駆動コイルに流れると電池の内部インピーダンスでの電圧降下により電池電圧VSSの電位が揺れてしまう。
【0012】
図15には、モータ駆動パルスによってモータ1102の駆動コイルに電流が流れた時の出力nMOSトランジスタ1201のゲート、ソース、ドレインの電位の揺れの様子のを示す。図15において、出力nMOSトランジスタ1201のドレインが定電圧出力Vreg115としてVDD(GND)の電位よりVregの電圧分低い電位で出力され、ソースは電源電圧VSSと同電位となっている。そこで上述したようにモータ駆動パルスによってモータ1102に大電流が流れると、電池201の内部インピーダンスにより電源電圧VSSの電位が揺れ、その揺れがゲート−バルク間容量Cgbを介して出力nMOSトランジスタ1201のゲートに伝わり、更に位相補償容量Ccによりゲートの電位の揺れが定電圧出力Vreg115伝わり、結果的に電源電圧VSSの揺れが定電圧出力Vreg115に伝わってしまうものである。この時、図15のドレインの電位、つまり定電圧出力Vreg115の電位に見る如く、VDD(GND)との電位差が小さくなるので、定電圧出力Vregで動作している発振回路204及び分周回路205などは停止してしまい、時刻が狂ってしまうことになる。
【0013】
モータ1102の駆動コイルのインダクタンスとしては約数mHであり、女持ち用の電池201の内部インピーダンスは高いものでは500Ω程度あるので、駆動コイルに流れる電流の立ち上がり、立ち下がりの時定数は数μsであり、定電圧電源回路に1メガHz程度の応答周波数があれば、定電圧出力Vreg115は揺れなくなる。
【0014】
【特許文献1】
特開平8−43562号公報(図4、第7頁)
【0015】
【発明が解決しようとする課題】
しかしながら、上述した様に応答周波数が1メガHzの定電圧電源回路を実現するには消費電流がかなり大きくなってしまい、低消費電力化の為に定電圧電源回路を使用する意味がなくなってしまう。
【0016】
本発明の目的は、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路及びこの定電圧電源回路を備えた電子時計を提供することである。
【0017】
【課題を解決するための手段】
上記目的を達成するために、本発明の定電圧電源回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路からの前記基準電圧に基づいて定電圧出力を発生する出力回路と、前記出力回路の前記定電圧出力又は前記定電圧出力に追従する電圧のいずれか一方と前記基準電圧を比較して、前記定電圧出力を所望の電圧に制御するための制御電圧を発生する差動増幅回路と、を有する定電圧電源回路において、前記出力回路は、ソース端子を前記定電圧出力に接続し、ドレイン端子を電源電位に接続し、ゲート端子に前記制御電圧を接続した出力MOSトランジスタを備え、前記出力MOSトランジスタをソースフォロワ動作させたことを特徴とする。
【0018】
また、前記出力MOSトランジスタはデプレッション型トランジスタであることを特徴とする。
【0019】
また、前記出力MOSトランジスタのウエル構造は複数のウエルにより構成されることを特徴とする。
【0020】
また、前記定電圧電源回路は少なくとも前記出力MOSトランジスタはSOIプロセスにより構成されることを特徴とする。
【0021】
また、上記いずれかの定電圧電源回路を電子時計に備えたことを特徴とする。
【0022】
(作用)
本発明の定電圧電源回路によれば、出力MOSトランジスタは定電圧出力Vregにソース、電源電圧VSSにドレインを接続して動作するので、電源電圧VSSと出力MOSトランジスタのゲートとの間には、容量値の小さいゲート−ドレイン間容量Cgdしか寄生しない。また、出力MOSトランジスタのゲートと定電圧出力Vregとの間には、ゲート−ソース間容量Cgsが寄生し、そして出力MOSトランジスタのゲートと電源電圧VDDもしくは定電圧出力Vregとの間には、容量値の大きいゲート−バルク間容量Cgbが寄生する。ゲート−バルク間容量Cgbはゲート−ドレイン間容量Cgdよりも10倍以上大きいので、電源電圧VSSが揺れてもゲートはゲート−バルク間容量Cgbにより安定化されるため、出力MOSトランジスタのゲートは揺れにくい。従って定電圧電源回路の定電圧出力Vregは揺れにくく、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路を実現できる。
【0023】
【発明の実施の形態】
以下、本発明の一実施形態である電子時計の定電圧電源回路の実施形態を図面に基づいて説明する。図1は本発明の一実施形態における電子時計の定電圧電源回路を示す回路図である。図2は本発明の一実施形態における定電圧電源回路を用いた電子時計を示すブロック図である。図3は本発明の一実施形態における電子時計の定電圧電源回路のpMOSトランジスタの構造を示す断面図である。図4は本発明の一実施形態における電子時計の定電圧電源回路の出力pMOSトランジスタの寄生容量を示す回路図である。図5は本発明の一実施形態における電子時計の定電圧電源回路のモータ駆動時に電源電圧VSSが揺れた時の定電圧出力Vregの出力波形を示す波形図である。まずはじめに図2の回路図を用いて本発明の定電圧電源回路を用いた低消費電力時計システムの実施形態を説明する。
【0024】
図2において、本実施形態の電子時計では、電源201と、発振回路204と、分周回路205と、これら発振回路204および分周回路205に電源電圧より低い電圧を供給する定電圧電源回路202と、時刻表示手段207を駆動する駆動回路206とを有する。
電子時計は、電源201をエネルギー源としており電源電圧VSSを発生する。電源201は銀電池やリチウム電池、あるいは二次電池であるリチウムイオン電池等からなる。水晶振動子203の共振周波数に基づいてCMOSインバータで構成されている発振回路204により発振クロックが出力される。
【0025】
発振クロックは分周回路205により、発振クロックを1Hzまで周波数を下げ、時刻表示手段207の制御信号を発生する。発振回路204および分周回路205は定電圧電源回路202により予め定められた定電圧で動作している。そして、駆動回路206により、時刻表示装置207を駆動する。駆動回路206は時刻表示装置207に大電流を流すため、チャネル幅の大きなトランジスタで構成されている。時刻表示手段207はアナログ時計では針であり、針を動かすのはモータである。またデジタル時計では液晶表示素子である。
【0026】
次に図1を用いて本発明による定電圧電源回路202の実施形態について説明する。定電圧電源回路202は図1に示すように基準電圧発生回路を構成する基準電圧源116と差動増幅回路117と出力回路118の3つで構成される。まず基準電圧源116について説明する。基準電圧源116はpMOSトランジスタ101、102、nMOSトランジスタ103、104の4つのMOSトランジスタと基準抵抗113とによって、バンドギャップ基準電圧を用いた基準電圧源を構成している。この基準電圧源116において、基準抵抗113の両端に発生する電圧VRは下記式(1)で表される。
VR=(kT/q)*ln((S2/S1)*(S4/S3))……(1)
S1〜S4は図1に示すMOSトランジスタ101〜104のチャネル幅”W”とチャネル長”L”の寸法比である。
【0027】
従ってpMOSトランジスタ102に流れる電流IRは基準抵抗113の抵抗値をRとすると下記式(2)で表される。
IR=VR/R=(kT/qR)*ln((S2/S1)*(S4/S3))……(2)
k:ボルツマン定数 q:電子1個の電化量(クーロン)
T:絶対温度
【0028】
また2つのnチャネルMOSトランジスタ103、104はゲートどうしが接続されているのでカレントミラー動作をする。図1に示す寸法比S1のpチャネルMOSトランジスタ101と寸法比S4のnチャネルMOSトランジスタ104を流れる電流I1は、S3、S4の比で決まる。よって、寸法比S3のnMOSトランジスタには下記式(3)に従って電流IRが流れる。
I1=IR*(S4/S3)……(3)
I1は電源電圧VSSに関係なく一定になる。従って、基準電圧出力Vref114はpMOSトランジスタ101にI1の電流が流れた時のソース−ドレイン間電圧Vdsの電圧が出力され、電源電圧VSSに関係なく一定である。
【0029】
次に差動増幅回路117について説明する。差動増幅回路117は定電流回路であるpMOSトランジスタ105、差動入力回路のpMOSトランジスタ106,107、カレントミラー回路のnMOSトランジスタ108,109で構成されている。定電流回路であるpMOSトランジスタ105は基準電圧源116のpMOSトランジスタ101とゲートどうしが接続されており、カレントミラー動作をする。従って定電流回路であるpMOSトランジスタ105に流れる電流IdefはpMOSトランジスタ101、105のW/L比であるS1、S5の比で決まる電流が流れる。また正転入力のpMOSトランジスタ106のゲートは基準電圧源116のpMOSトランジスタ101のゲートとドレインすなわち基準電圧出力Vref114に接続されており、またpMOSトランジスタ107のゲートである反転入力は出力回路の定電圧出力Vreg115に接続されており、基準電圧Vref114と同じになるように差動増幅回路117が動作する。反転入力は出力回路118の定電圧出力Vreg115に接続されており、定電圧出力Vreg115は基準電圧出力Vref114と同じになる。カレントミラー回路のnMOSトランジスタ108,109は定電流動作し、差動増幅回路117の電圧利得を上げる効果がある。
【0030】
最後に出力回路118について説明する。出力回路118は定電流回路であるpMOSトランジスタ110、出力pMOSトランジスタ112で構成される。定電流回路であるpMOSトランジスタ110のゲートは基準電圧源116のpMOSトランジスタ101のゲートに接続されており、カレントミラー動作をする。従って定電流回路であるpMOSトランジスタ110に流れる電流IoutはpMOSトランジスタ101、110のW/L比であるS1、S10の比で決まる電流が流れる。定電流回路であるpMOSトランジスタ110のドレインには大電流が流せるW/L比の大きい出力pMOSトランジスタ112が接続されている。出力pMOSトランジスタ112のゲートは差動増幅回路117によりコントロールされ、上述したように定電圧出力Vreg115は差動増幅回路117により基準電圧Vref114と同じ電圧が出力される。
【0031】
更に発振回路204及び分周回路205の動作電圧等の関係から定電圧出力Vreg115を大きくしたい場合は、図11に示すように出力回路118の定電流回路のpMOSトランジスタ110のドレインと出力pMOSトランジスタ112のソースとの間にnMOSトランジスタ111を挿入することで、nMOSトランジスタ111に電流Ioutが流れた時のソース−ドレイン間電圧Vds分、定電圧出力Vregが大きくなる。そして更に定電圧出力Vregを大きくしたい場合は、nMOSトランジスタ111を多段接続することで更に定電圧出力Vregを大きくすることが可能になる。
【0032】
図1において、出力pMOSトランジスタ112のソースは定電圧出力Vregに、ドレインは電源電圧VSSに接続される。定電圧出力Vregには上述したように発振回路204や分周回路205が接続され低電圧動作する。出力pMOSトランジスタ112には定電流回路のpMOSトランジスタ110に流れる電流Ioutと発振回路204、分周回路205の電流Iloadが加算された電流が流れる。発振回路204や分周回路205に流れる電流は常に一定の電流が流れるわけではなく変化する。この電流の変化に応じて差動増幅回路117により出力pMOSトランジスタ112のゲートが制御され、発振回路204や分周回路205の消費電流が変化しても定電圧出力Vregには常に一定の電圧が出力される。出力pMOSトランジスタ112のゲートと定電圧出力Vregであるソースとの電位差は出力pMOSトランジスタ112に流す電流Iout+Iloadを流す為の電圧であり、出力pMOSトランジスタ112のしきい値電圧程度で、動作としてはソースフォロワ(ドレイン接地)の動作をする。
【0033】
本実施形態の定電圧電源回路202を構成する出力MOSトランジスタはpMOSトランジスタ112であり、n型基板上に製造されているので、図3に示すようにソース、ドレインはn型基板301上に作られ、バルクはn型基板301そのものである。n型基板301の電位はVDD(GND)に接続されている。
【0034】
また、本実施形態の定電圧電源回路202を構成する出力pMOSトランジスタ112は、図4に示すようにソースが定電圧出力Vreg115に接続され、ドレインが電源電圧VSSに、ゲートは差動増幅回路の出力に接続されている。本実施形態では上述したようにウエハはn型基板の為、出力pMOSトランジスタ112のバルクの電位はVDD(GND)である。出力pMOSトランジスタ112には寄生的にゲート−ドレイン間容量Cgd、ゲート−ソース間容量Cgs、ソース−ドレイン間容量Cds、ゲート−バルク間容量Cgbが発生する。特にゲート−バルク間容量Cgbはゲート酸化膜が主であり、他の寄生容量Cds、Cgs、Cgdに比べ約10倍以上でありかなり大きい。
【0035】
次にモータの駆動コイルの時刻表示手段207の駆動によって電池201より大電流が流れた際に電池の内部インピーダンスにより電源電圧VSSが揺れた時の様子を図5を用いて説明する。
【0036】
図5にモータ駆動パルスによって駆動コイルに電流が流れた時の出力pMOSトランジスタ112のゲート、ソース、ドレインの電位の揺れの様子のを示す。図5において、出力pMOSトランジスタ112のソースが定電圧出力Vreg115としてVDD(GND)の電位よりVregの電圧分低い電位で出力され、ドレインは電源電圧VSSと同電位となっている。出力pMOSトランジスタ112のゲートの電位Vgは出力pMOSトランジスタ112がエンハンスメント型かデプレッション型の違いで変わる。これについては後で説明する。モータ駆動パルスが発生して、駆動コイルにモータ電流が流れると、電池201の内部インピーダンスにより駆動コイルに流れるモータ電流波形と同じように電源電圧VSSが揺れる。電源電圧VSSが揺れると、それに応じて電源電圧に接続されている出力pMOSトランジスタ112のドレインの電位も揺れるが、上述したようにゲート−ドレイン間容量Cgdは非常に小さく、またゲート−ドレイン間容量Cgdに比べ約10倍以上容量値の大きいゲート−バルク間容量Cgbがゲート−VDD(GND)間についてゲート電圧Vgの安定性を高めている為、ゲート電圧Vgの電位は揺れにくくなっている。出力pMOSトランジスタ112の場合、負荷となる発振回路204と分周回路205の動作電流を多く流せるように設計しているので、ゲートの面積も大きく、ゲート−バルク容量Cgbも1pF程度以上になる。
【0037】
従って電源電圧VSSが揺れても出力pMOSトランジスタ112のゲートの電位Vgが揺れないので位相補償容量Ccを通して定電圧出力Vreg115が揺れることがない。よって消費電流を増加させることなく電源電圧VSSの電位が揺れても定電圧出力Vreg115が揺れない定電圧電源回路202を実現でき、電源電圧VSSの電位の揺れに対して、発振回路204及び分周回路205は安定して動作することができる。
【0038】
図6は本発明の一実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタのゲート制御電圧を示す回路図である。前述の如く、出力pMOSトランジスタ112のゲート電圧Vgは発振回路204や分周回路205の消費電流に応じて制御されるが、電子時計の標準的なMOSトランジスタはエンハンスメント型であり出力pMOSトランジスタ112のゲート電圧Vgはソースの電位に対して負の電圧を与えなければならない。従って、その制御電圧範囲はVDD(GND)よりもVreg+Vthp(出力pMOSトランジスタ112のしきい値電圧)分低い電圧を与えなければならず、電源電圧VSSは最低Vreg+Vthpの電圧がないとこの回路は動作しない。
【0039】
また、図6に示すように出力pMOSトランジスタ112のソースの電位はバルクの電位(VDD)より定電圧出力の電圧(Vreg)分だけ低いので、バックゲート効果電圧Vbakが発生し、実質のしきい値電圧がVbak分増加する。したがって出力pMOSトランジスタ112のゲートの電圧VgはVreg+Vthpに加えバックゲート効果電圧Vbak分大きくしないと出力pMOSトランジスタ112に電流が流れない。出力pMOSトランジスタ112には出力回路118の定電流回路のpMOSトランジスタ110に流れる電流Ioutと発振回路204、分周回路205の電流Iloadが加算された電流が流れる。従って図5に示すようにエンハンスメント型pMOSトランジスタの場合のゲート電位VgはVDD(GND)に対してVreg+Vthp+Vbakの電位差が必要である。よって電源電圧VSSは最低Vreg+Vthpに加えバックゲート効果分の電圧Vbakがないと定電圧電源回路202が動作しないことになる。
【0040】
2次電池に充電して使用する電子時計等ではフル充電後の寿命を延ばすために少しでも低電圧で動作しなければならない。これに対して図6の構成によれば、定電圧電源回路202がVreg+Vthp+Vbak以上の電源電圧VSSでないと動作しないので、バックゲート効果電圧Vbak+しきい値電圧Vthp分だけ動作電圧が余分に高くなるため、電池の寿命が短くなってしまう。これを解決するための他の実施形態を次に説明する。
【0041】
図7は本発明の他の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタがデプレッション型の場合のゲート制御電圧を示す回路図である。
【0042】
上記の電池の寿命の問題を解決する手段として図7に示すように出力pMOSトランジスタ112のしきい値電圧を0vより低く設定する。つまりpMOSトランジスタ112をデプレッション型にすることで、Vthp+バックゲート効果電圧分のしきい値電圧増加をキャンセルする。これによって出力pMOSトランジスタ112のゲート電位VgはVDD(GND)に対してVregの電位差で良いことになり、従って電源電圧VSSは定電圧出力Vregより大きければ定電圧電源回路を動作させることが可能になる。この際バックゲート効果電圧Vbakは定電圧出力Vregの電圧によって変わるので、定電圧出力Vreg115の電圧値により出力pMOSトランジスタ112のデプレッションのしきい値を設定する。図5に出力pMOSトランジスタ112をデプレッション型にした場合のゲート電位Vgを示す。エンハンスメント型の場合と比較して出力pMOSトランジスタ112のゲート電位VgはVreg程度で良いことがわかる。
【0043】
また定電圧出力Vreg115の電圧値は基準電圧源116の基準電圧出力Vref114で制御されるが、温度が変化するとMOSトランジスタのしきい値電圧が変化するため基準電圧出力Vref114が変化する。従って、定電圧出力Vreg115の電圧値も変化するので、出力pMOSトランジスタ112のバックゲート効果電圧Vbakも変化してしまう。その為、出力pMOSトランジスタ112のゲート電圧Vgの制御電圧範囲をバックゲート効果電圧Vbakの温度変化分高くする必要があり、電源電圧VSSはバックゲート効果電圧Vbakの温度変化分大きくしなければならない。
【0044】
この問題の対策としては基本的に出力pMOSトランジスタ112にVreg分のバックゲート効果が発生するために起きる問題であり、図8に示すように出力pMOSトランジスタ112はn型基板の中に、pウエル801を形成した後、pウエル801の中にnウエル802を形成し、nウエル802の中にドレイン、ソースを形成し、出力pMOSトランジスタ112を構成する。このような構造にすることで出力pMOSトランジスタ112のバルクの電位はVDD(GND)から分離することができ、ソースとバルクの電位を同じにすることができるため、バックゲート効果を除去することができる。この場合、バルクはソースと同じ定電圧出力Vreg115に接続され、ゲート−バルク間容量Cgbはゲートと定電圧出力Vreg115との間に寄生するが、結局定電圧出力Vreg115と出力pMOSトランジスタ112のゲートの電位差が安定するように動作するので、バルクが電源電圧VDDに接続される場合と同じようにゲートの電位は揺れにくくなる。
【0045】
よって図9に示すように出力pMOSトランジスタはソースとバルクが同じ電位であり、バックゲート効果が発生しないので、電源電圧VSSをバックゲート電圧の温度変化分大きくしなくてもよい。
【0046】
上述した対策によりバックゲート効果分の温度変化を気にせずに電源電圧VSSを小さくすることができる。また、バックゲート効果を除去する手段としては、図10に示すように定電圧電源回路202において少なくとも出力pMOSトランジスタ112をSOIプロセスで構成してもバルクを基板電位より分離できるので同じ効果が得られる。
【0047】
よって本発明の定電圧電源回路では、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路を実現することができる。
【0048】
なお、本発明の実施形態において、n型基板の場合に於いて定電圧電源回路202の説明をしたが、p型基板でも同じ効果が得られる。
【0049】
【発明の効果】
以上説明したように本発明の電子時計の定電圧電源回路によれば、出力MOSトランジスタは定電圧出力にソース、電源電圧VSSにドレインを接続して動作するので、電源電圧VSSと出力MOSトランジスタのゲートとの間には、容量値の小さいゲート−ドレイン間容量Cgdしか寄生しない。また、出力MOSトランジスタのゲートと定電圧出力Vregとの間にはゲート−ソース間容量Cgsが寄生し、そして出力MOSトランジスタのゲートと電源電圧VDDもしくは定電圧出力Vregとの間には、容量値の大きいゲート−バルク間容量Cgbが寄生する。ゲート−バルク間容量Cgbはゲート−ドレイン間容量Cgdよりも10倍以上大きいので、電源電圧VSSが揺れてもゲートはゲート−バルク間容量Cgbにより安定化されるため、電源電圧VSSの揺れが出力MOSトランジスタのゲートに伝わりにくく、従って定電圧電源回路の定電圧出力Vregは揺れにくくなり、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路を実現できる。
更に出力pMOSトランジスタをデプレッショントランジスタ、そして複数のウエル構造あるいはSOI構造にすることで電源電圧VSSを高くすることなく動作することができる。
【図面の簡単な説明】
【図1】本発明の実施形態における電子時計の定電圧電源回路を示す回路図である。
【図2】本発明の実施形態における定電圧電源回路を用いた電子時計を示すブロック図である。
【図3】本発明の実施形態における電子時計の定電圧電源回路のpMOSトランジスタの構造を示す断面図である。
【図4】本発明の実施形態における電子時計の定電圧電源回路の出力pMOSトランジスタの寄生容量を示す回路図である。
【図5】本発明の実施形態における電子時計の定電圧電源回路のモータ駆動時に電源電圧VSSが揺れた時の定電圧出力Vregの出力波形を示す波形図である。
【図6】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタのゲート制御電圧を示す回路図である。
【図7】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタがデプレッション型の場合のゲート制御電圧を示す回路図である。
【図8】本発明の実施形態における電子時計の定電圧電源回路のpMOSトランジスタを複数のウエルで形成した構造を示す断面図である。
【図9】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタがデプレッション型であり、複数のウエルで形成してソースとバルクが接続された場合のゲート制御電圧を示す回路図である。
【図10】本発明の実施形態における電子時計の定電圧電源回路のpMOSトランジスタをSOIプロセスで形成した構造を示す断面図である。
【図11】本発明の実施形態における電子時計の定電圧電源回路の定電圧出力Vregを大きくした回路図である。
【図12】従来技術における定電圧電源回路を用いた電子時計を示すブロック図である。
【図13】従来技術における定電圧電源回路の回路図である。
【図14】従来技術における電子時計の定電圧電源回路の出力nMOSトランジスタの寄生容量を示す回路図である。
【図15】従来技術における電子時計の定電圧電源回路のモータ駆動時に電源電圧VSSが揺れた時の定電圧出力Vregの出力波形を示す波形図である。
【符号の説明】
101:寸法比S1のpMOSトランジスタ
102:寸法比S2のpMOSトランジスタ
103:寸法比S3のnMOSトランンジスタ
104:寸法比S4のnMOSトランンジスタ
105:寸法比S5のpMOSトランンジスタ
106:差動増幅回路の正転入力トランジスタ
107:差動増幅回路の反転入力トランジスタ
108:カレントミラーnMOSトランジスタ
109:カレントミラーnMOSトランジスタ
110:寸法比S10のpMOSトランンジスタ
111:nMOSトランジスタ
112:出力pMOSトランジスタ
113:基準抵抗
114:基準電圧出力Vref
115:定電圧出力Vreg
201:電源
202:本発明による定電圧電源回路
203:水晶振動子
204:発振回路
205:分周回路
206:駆動回路
207:時刻表示手段
301:n型基板
801:pウエル
802:nウエル
1001:Si基板
1002:SiO2酸化膜
1101:従来技術による定電圧電源回路
1102:モータ
1201:出力nMOSトランジスタ
【発明の属する技術分野】
本発明は、電源電圧より低い電圧を出力する定電圧電源回路と、これを備えた電子時計に関するものである。
【0002】
【従来の技術】
時計の長寿命化は昔から望まれており、また最近は光照射や腕の運動エネルギーにより発電したエネルギーを利用する、ソーラ発電時計や自動巻発電時計などがあり、発電エネルギーによって充電される2次電池におけるフル充電後の寿命をいかに伸ばすかが課題となっている。
時計の消費電力は、モータや液晶などの時刻表示手段の駆動に要する電力が大きいが、回路の低消費電力化も重要であり様々な提案がなされている。
【0003】
電子回路の消費電力は、動作電圧に大きく依存しており、時計回路でよく使用されるCMOSロジック回路ではゲート容量の充放電電流が主であるため、消費電力は動作電圧の2乗に比例するので、如何に低電圧で回路を動作させるかが低消費電力化においては大きなポイントになる。
【0004】
エネルギー源である電池としては、銀電池や大容量のリチウム電池が使用されるが、これらの電池電圧は銀電池が約1.5Vで、リチウム電池では約3Vにもなる。
このような高い電圧で時計回路を直接動作させたのでは、消費電力が大きくなってしまうことから、低消費電力化手段として定電圧電源回路を用いて時計回路の一部を電源電圧よりも低い電圧で動作させるシステムが考えられている。
【0005】
図12の回路図に従来の定電圧電源回路を用いた低消費電力化時計システムの一例を示す。
電源201をエネルギー源としており、VDDを基準(GND)として負の電源電圧VSSを発生する。電源201は銀電池やリチウム電池、もしくは、二次電池であるリチウムイオン電池などである。従来技術の定電圧電源回路1101により電源電圧VSSより低い電圧である定電圧Vregを出力する。従来技術の定電圧電源回路1101についての詳細な説明は後で行う。
【0006】
従来技術の定電圧電源回路1101の定電圧出力Vreg115には発振回路204と分周回路205が接続されている。水晶振動子203の共振周波数に基づいてCMOSインバータで構成されている発振回路204により発振クロックが出力される。発振クロックは分周回路205により、発振クロックを1Hzまで周波数を下げ、モータ駆動パルスを発生する。
そして駆動回路206によりモータ1102を駆動する。駆動回路206はモータ1102に大電流を流すために、駆動力の大きなトランジスタで構成されており、モータ1102を駆動することで、時刻表示手段の指針が回転して時刻を表示する。
【0007】
定電圧電源回路1101からは電源電圧VSSよりも低い定電圧出力Vreg115を出力する。発振回路204と分周回路205は電源電圧VSSよりも低い定電圧出力Vreg115で動作することから、直接電源電圧VSSで動作させた場合と比べて、発振回路204と分周回路205の低消費電力化に大きな効果がある。
【0008】
次に従来の定電圧電源回路1101の一例を図13の回路図に示す。図12の定電圧電源回路1101はn型基板上にCMOS回路を構成した場合である。pMOSトランジスタ101、102とnMOSトランジスタ103,104と基準抵抗113により基準電圧源116が構成され、定電流回路であるpMOSトランジスタ105、差動入力回路のpMOSトランジスタ106,107、カレントミラー回路のnMOSトランジスタ108,109で差動増幅回路117が構成されている。図13の定電圧電源回路は、図12に示すように定電圧出力Vreg115に発振回路204と分周回路205が接続されている。図13に示すように定電圧出力Vreg115には出力nMOSトランジスタ1201及び定電流回路であるpMOSトランジスタ110が接続されている。定電流回路であるpMOSトランジスタ110は負荷抵抗として動作し、差動増幅回路117により、基準電圧源116の基準電圧出力Vref114と定電圧出力Vreg115が同じ電圧になるように、差動増幅回路117により出力nMOSトランジスタ1201のゲート電圧をコントロールして、電源電圧VSSより低い定電圧出力Vreg115を出力する。容量Ccは位相補償容量で定電圧電源回路1101が発振するのを防止している。
上述した定電圧電源回路によって、電源201の出力電圧より低い電圧で発振回路204と分周回路205とを動作させることが可能である。
【0009】
図14に示すように、従来技術の定電圧電源回路1101では、出力nMOSトランジスタ1201のソースとバルクが電源電圧VSSで接続されているため、ゲートと電源電圧VSSとの間には、ゲート−ソース間の寄生容量Cgsと、ゲート−バルク間の寄生容量Cgbの2つが並列に接続される。ゲート−バルク間容量Cgbはゲート−ソース間容量Cgsに比べると10倍以上大きく、また出力nMOSトランジスタ1201は電流を多く流せるようにチャネル幅が大きくとってあるので、結果としてゲートの面積が大きくなり、ゲート−バルク間容量Cgbは1pF以上になることもある。従ってゲートと電源電圧VSSの間に1pF以上の容量が付くことになるので、電源電圧VSSの電位が揺れる(電位が変動する)ことがあると、この容量結合によってゲートに電源電圧VSSの揺れが伝わり、更に位相補償容量Ccによる容量結合によりゲート電圧Vgの揺れが定電圧出力Vreg115に伝わり、結果として定電圧出力Vregが揺れてしまう。
【0010】
この揺れがあまり大きいと発振停止や誤動作の原因にもなる。その対策として定電圧電源回路1101の応答性を向上させる為に差動増幅回路117の定電流回路であるpMOSトランジスタ105の電流値を増加させることで定電圧出力Vreg115は揺れにくくなるが、応答性を向上させる為に消費電流が増加してしまい、低消電化の為に定電圧電源回路を設けた効果が半減してしまう。
【0011】
電源電圧VSSの電位が揺れる場合が多いのは例えば女性用腕時計等(以後女持ち腕時計とする)のように大きい電池を使用できない場合、電池の内部インピーダンスが大きいため、モータ駆動時に大電流が駆動コイルに流れると電池の内部インピーダンスでの電圧降下により電池電圧VSSの電位が揺れてしまう。
【0012】
図15には、モータ駆動パルスによってモータ1102の駆動コイルに電流が流れた時の出力nMOSトランジスタ1201のゲート、ソース、ドレインの電位の揺れの様子のを示す。図15において、出力nMOSトランジスタ1201のドレインが定電圧出力Vreg115としてVDD(GND)の電位よりVregの電圧分低い電位で出力され、ソースは電源電圧VSSと同電位となっている。そこで上述したようにモータ駆動パルスによってモータ1102に大電流が流れると、電池201の内部インピーダンスにより電源電圧VSSの電位が揺れ、その揺れがゲート−バルク間容量Cgbを介して出力nMOSトランジスタ1201のゲートに伝わり、更に位相補償容量Ccによりゲートの電位の揺れが定電圧出力Vreg115伝わり、結果的に電源電圧VSSの揺れが定電圧出力Vreg115に伝わってしまうものである。この時、図15のドレインの電位、つまり定電圧出力Vreg115の電位に見る如く、VDD(GND)との電位差が小さくなるので、定電圧出力Vregで動作している発振回路204及び分周回路205などは停止してしまい、時刻が狂ってしまうことになる。
【0013】
モータ1102の駆動コイルのインダクタンスとしては約数mHであり、女持ち用の電池201の内部インピーダンスは高いものでは500Ω程度あるので、駆動コイルに流れる電流の立ち上がり、立ち下がりの時定数は数μsであり、定電圧電源回路に1メガHz程度の応答周波数があれば、定電圧出力Vreg115は揺れなくなる。
【0014】
【特許文献1】
特開平8−43562号公報(図4、第7頁)
【0015】
【発明が解決しようとする課題】
しかしながら、上述した様に応答周波数が1メガHzの定電圧電源回路を実現するには消費電流がかなり大きくなってしまい、低消費電力化の為に定電圧電源回路を使用する意味がなくなってしまう。
【0016】
本発明の目的は、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路及びこの定電圧電源回路を備えた電子時計を提供することである。
【0017】
【課題を解決するための手段】
上記目的を達成するために、本発明の定電圧電源回路は、基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路からの前記基準電圧に基づいて定電圧出力を発生する出力回路と、前記出力回路の前記定電圧出力又は前記定電圧出力に追従する電圧のいずれか一方と前記基準電圧を比較して、前記定電圧出力を所望の電圧に制御するための制御電圧を発生する差動増幅回路と、を有する定電圧電源回路において、前記出力回路は、ソース端子を前記定電圧出力に接続し、ドレイン端子を電源電位に接続し、ゲート端子に前記制御電圧を接続した出力MOSトランジスタを備え、前記出力MOSトランジスタをソースフォロワ動作させたことを特徴とする。
【0018】
また、前記出力MOSトランジスタはデプレッション型トランジスタであることを特徴とする。
【0019】
また、前記出力MOSトランジスタのウエル構造は複数のウエルにより構成されることを特徴とする。
【0020】
また、前記定電圧電源回路は少なくとも前記出力MOSトランジスタはSOIプロセスにより構成されることを特徴とする。
【0021】
また、上記いずれかの定電圧電源回路を電子時計に備えたことを特徴とする。
【0022】
(作用)
本発明の定電圧電源回路によれば、出力MOSトランジスタは定電圧出力Vregにソース、電源電圧VSSにドレインを接続して動作するので、電源電圧VSSと出力MOSトランジスタのゲートとの間には、容量値の小さいゲート−ドレイン間容量Cgdしか寄生しない。また、出力MOSトランジスタのゲートと定電圧出力Vregとの間には、ゲート−ソース間容量Cgsが寄生し、そして出力MOSトランジスタのゲートと電源電圧VDDもしくは定電圧出力Vregとの間には、容量値の大きいゲート−バルク間容量Cgbが寄生する。ゲート−バルク間容量Cgbはゲート−ドレイン間容量Cgdよりも10倍以上大きいので、電源電圧VSSが揺れてもゲートはゲート−バルク間容量Cgbにより安定化されるため、出力MOSトランジスタのゲートは揺れにくい。従って定電圧電源回路の定電圧出力Vregは揺れにくく、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路を実現できる。
【0023】
【発明の実施の形態】
以下、本発明の一実施形態である電子時計の定電圧電源回路の実施形態を図面に基づいて説明する。図1は本発明の一実施形態における電子時計の定電圧電源回路を示す回路図である。図2は本発明の一実施形態における定電圧電源回路を用いた電子時計を示すブロック図である。図3は本発明の一実施形態における電子時計の定電圧電源回路のpMOSトランジスタの構造を示す断面図である。図4は本発明の一実施形態における電子時計の定電圧電源回路の出力pMOSトランジスタの寄生容量を示す回路図である。図5は本発明の一実施形態における電子時計の定電圧電源回路のモータ駆動時に電源電圧VSSが揺れた時の定電圧出力Vregの出力波形を示す波形図である。まずはじめに図2の回路図を用いて本発明の定電圧電源回路を用いた低消費電力時計システムの実施形態を説明する。
【0024】
図2において、本実施形態の電子時計では、電源201と、発振回路204と、分周回路205と、これら発振回路204および分周回路205に電源電圧より低い電圧を供給する定電圧電源回路202と、時刻表示手段207を駆動する駆動回路206とを有する。
電子時計は、電源201をエネルギー源としており電源電圧VSSを発生する。電源201は銀電池やリチウム電池、あるいは二次電池であるリチウムイオン電池等からなる。水晶振動子203の共振周波数に基づいてCMOSインバータで構成されている発振回路204により発振クロックが出力される。
【0025】
発振クロックは分周回路205により、発振クロックを1Hzまで周波数を下げ、時刻表示手段207の制御信号を発生する。発振回路204および分周回路205は定電圧電源回路202により予め定められた定電圧で動作している。そして、駆動回路206により、時刻表示装置207を駆動する。駆動回路206は時刻表示装置207に大電流を流すため、チャネル幅の大きなトランジスタで構成されている。時刻表示手段207はアナログ時計では針であり、針を動かすのはモータである。またデジタル時計では液晶表示素子である。
【0026】
次に図1を用いて本発明による定電圧電源回路202の実施形態について説明する。定電圧電源回路202は図1に示すように基準電圧発生回路を構成する基準電圧源116と差動増幅回路117と出力回路118の3つで構成される。まず基準電圧源116について説明する。基準電圧源116はpMOSトランジスタ101、102、nMOSトランジスタ103、104の4つのMOSトランジスタと基準抵抗113とによって、バンドギャップ基準電圧を用いた基準電圧源を構成している。この基準電圧源116において、基準抵抗113の両端に発生する電圧VRは下記式(1)で表される。
VR=(kT/q)*ln((S2/S1)*(S4/S3))……(1)
S1〜S4は図1に示すMOSトランジスタ101〜104のチャネル幅”W”とチャネル長”L”の寸法比である。
【0027】
従ってpMOSトランジスタ102に流れる電流IRは基準抵抗113の抵抗値をRとすると下記式(2)で表される。
IR=VR/R=(kT/qR)*ln((S2/S1)*(S4/S3))……(2)
k:ボルツマン定数 q:電子1個の電化量(クーロン)
T:絶対温度
【0028】
また2つのnチャネルMOSトランジスタ103、104はゲートどうしが接続されているのでカレントミラー動作をする。図1に示す寸法比S1のpチャネルMOSトランジスタ101と寸法比S4のnチャネルMOSトランジスタ104を流れる電流I1は、S3、S4の比で決まる。よって、寸法比S3のnMOSトランジスタには下記式(3)に従って電流IRが流れる。
I1=IR*(S4/S3)……(3)
I1は電源電圧VSSに関係なく一定になる。従って、基準電圧出力Vref114はpMOSトランジスタ101にI1の電流が流れた時のソース−ドレイン間電圧Vdsの電圧が出力され、電源電圧VSSに関係なく一定である。
【0029】
次に差動増幅回路117について説明する。差動増幅回路117は定電流回路であるpMOSトランジスタ105、差動入力回路のpMOSトランジスタ106,107、カレントミラー回路のnMOSトランジスタ108,109で構成されている。定電流回路であるpMOSトランジスタ105は基準電圧源116のpMOSトランジスタ101とゲートどうしが接続されており、カレントミラー動作をする。従って定電流回路であるpMOSトランジスタ105に流れる電流IdefはpMOSトランジスタ101、105のW/L比であるS1、S5の比で決まる電流が流れる。また正転入力のpMOSトランジスタ106のゲートは基準電圧源116のpMOSトランジスタ101のゲートとドレインすなわち基準電圧出力Vref114に接続されており、またpMOSトランジスタ107のゲートである反転入力は出力回路の定電圧出力Vreg115に接続されており、基準電圧Vref114と同じになるように差動増幅回路117が動作する。反転入力は出力回路118の定電圧出力Vreg115に接続されており、定電圧出力Vreg115は基準電圧出力Vref114と同じになる。カレントミラー回路のnMOSトランジスタ108,109は定電流動作し、差動増幅回路117の電圧利得を上げる効果がある。
【0030】
最後に出力回路118について説明する。出力回路118は定電流回路であるpMOSトランジスタ110、出力pMOSトランジスタ112で構成される。定電流回路であるpMOSトランジスタ110のゲートは基準電圧源116のpMOSトランジスタ101のゲートに接続されており、カレントミラー動作をする。従って定電流回路であるpMOSトランジスタ110に流れる電流IoutはpMOSトランジスタ101、110のW/L比であるS1、S10の比で決まる電流が流れる。定電流回路であるpMOSトランジスタ110のドレインには大電流が流せるW/L比の大きい出力pMOSトランジスタ112が接続されている。出力pMOSトランジスタ112のゲートは差動増幅回路117によりコントロールされ、上述したように定電圧出力Vreg115は差動増幅回路117により基準電圧Vref114と同じ電圧が出力される。
【0031】
更に発振回路204及び分周回路205の動作電圧等の関係から定電圧出力Vreg115を大きくしたい場合は、図11に示すように出力回路118の定電流回路のpMOSトランジスタ110のドレインと出力pMOSトランジスタ112のソースとの間にnMOSトランジスタ111を挿入することで、nMOSトランジスタ111に電流Ioutが流れた時のソース−ドレイン間電圧Vds分、定電圧出力Vregが大きくなる。そして更に定電圧出力Vregを大きくしたい場合は、nMOSトランジスタ111を多段接続することで更に定電圧出力Vregを大きくすることが可能になる。
【0032】
図1において、出力pMOSトランジスタ112のソースは定電圧出力Vregに、ドレインは電源電圧VSSに接続される。定電圧出力Vregには上述したように発振回路204や分周回路205が接続され低電圧動作する。出力pMOSトランジスタ112には定電流回路のpMOSトランジスタ110に流れる電流Ioutと発振回路204、分周回路205の電流Iloadが加算された電流が流れる。発振回路204や分周回路205に流れる電流は常に一定の電流が流れるわけではなく変化する。この電流の変化に応じて差動増幅回路117により出力pMOSトランジスタ112のゲートが制御され、発振回路204や分周回路205の消費電流が変化しても定電圧出力Vregには常に一定の電圧が出力される。出力pMOSトランジスタ112のゲートと定電圧出力Vregであるソースとの電位差は出力pMOSトランジスタ112に流す電流Iout+Iloadを流す為の電圧であり、出力pMOSトランジスタ112のしきい値電圧程度で、動作としてはソースフォロワ(ドレイン接地)の動作をする。
【0033】
本実施形態の定電圧電源回路202を構成する出力MOSトランジスタはpMOSトランジスタ112であり、n型基板上に製造されているので、図3に示すようにソース、ドレインはn型基板301上に作られ、バルクはn型基板301そのものである。n型基板301の電位はVDD(GND)に接続されている。
【0034】
また、本実施形態の定電圧電源回路202を構成する出力pMOSトランジスタ112は、図4に示すようにソースが定電圧出力Vreg115に接続され、ドレインが電源電圧VSSに、ゲートは差動増幅回路の出力に接続されている。本実施形態では上述したようにウエハはn型基板の為、出力pMOSトランジスタ112のバルクの電位はVDD(GND)である。出力pMOSトランジスタ112には寄生的にゲート−ドレイン間容量Cgd、ゲート−ソース間容量Cgs、ソース−ドレイン間容量Cds、ゲート−バルク間容量Cgbが発生する。特にゲート−バルク間容量Cgbはゲート酸化膜が主であり、他の寄生容量Cds、Cgs、Cgdに比べ約10倍以上でありかなり大きい。
【0035】
次にモータの駆動コイルの時刻表示手段207の駆動によって電池201より大電流が流れた際に電池の内部インピーダンスにより電源電圧VSSが揺れた時の様子を図5を用いて説明する。
【0036】
図5にモータ駆動パルスによって駆動コイルに電流が流れた時の出力pMOSトランジスタ112のゲート、ソース、ドレインの電位の揺れの様子のを示す。図5において、出力pMOSトランジスタ112のソースが定電圧出力Vreg115としてVDD(GND)の電位よりVregの電圧分低い電位で出力され、ドレインは電源電圧VSSと同電位となっている。出力pMOSトランジスタ112のゲートの電位Vgは出力pMOSトランジスタ112がエンハンスメント型かデプレッション型の違いで変わる。これについては後で説明する。モータ駆動パルスが発生して、駆動コイルにモータ電流が流れると、電池201の内部インピーダンスにより駆動コイルに流れるモータ電流波形と同じように電源電圧VSSが揺れる。電源電圧VSSが揺れると、それに応じて電源電圧に接続されている出力pMOSトランジスタ112のドレインの電位も揺れるが、上述したようにゲート−ドレイン間容量Cgdは非常に小さく、またゲート−ドレイン間容量Cgdに比べ約10倍以上容量値の大きいゲート−バルク間容量Cgbがゲート−VDD(GND)間についてゲート電圧Vgの安定性を高めている為、ゲート電圧Vgの電位は揺れにくくなっている。出力pMOSトランジスタ112の場合、負荷となる発振回路204と分周回路205の動作電流を多く流せるように設計しているので、ゲートの面積も大きく、ゲート−バルク容量Cgbも1pF程度以上になる。
【0037】
従って電源電圧VSSが揺れても出力pMOSトランジスタ112のゲートの電位Vgが揺れないので位相補償容量Ccを通して定電圧出力Vreg115が揺れることがない。よって消費電流を増加させることなく電源電圧VSSの電位が揺れても定電圧出力Vreg115が揺れない定電圧電源回路202を実現でき、電源電圧VSSの電位の揺れに対して、発振回路204及び分周回路205は安定して動作することができる。
【0038】
図6は本発明の一実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタのゲート制御電圧を示す回路図である。前述の如く、出力pMOSトランジスタ112のゲート電圧Vgは発振回路204や分周回路205の消費電流に応じて制御されるが、電子時計の標準的なMOSトランジスタはエンハンスメント型であり出力pMOSトランジスタ112のゲート電圧Vgはソースの電位に対して負の電圧を与えなければならない。従って、その制御電圧範囲はVDD(GND)よりもVreg+Vthp(出力pMOSトランジスタ112のしきい値電圧)分低い電圧を与えなければならず、電源電圧VSSは最低Vreg+Vthpの電圧がないとこの回路は動作しない。
【0039】
また、図6に示すように出力pMOSトランジスタ112のソースの電位はバルクの電位(VDD)より定電圧出力の電圧(Vreg)分だけ低いので、バックゲート効果電圧Vbakが発生し、実質のしきい値電圧がVbak分増加する。したがって出力pMOSトランジスタ112のゲートの電圧VgはVreg+Vthpに加えバックゲート効果電圧Vbak分大きくしないと出力pMOSトランジスタ112に電流が流れない。出力pMOSトランジスタ112には出力回路118の定電流回路のpMOSトランジスタ110に流れる電流Ioutと発振回路204、分周回路205の電流Iloadが加算された電流が流れる。従って図5に示すようにエンハンスメント型pMOSトランジスタの場合のゲート電位VgはVDD(GND)に対してVreg+Vthp+Vbakの電位差が必要である。よって電源電圧VSSは最低Vreg+Vthpに加えバックゲート効果分の電圧Vbakがないと定電圧電源回路202が動作しないことになる。
【0040】
2次電池に充電して使用する電子時計等ではフル充電後の寿命を延ばすために少しでも低電圧で動作しなければならない。これに対して図6の構成によれば、定電圧電源回路202がVreg+Vthp+Vbak以上の電源電圧VSSでないと動作しないので、バックゲート効果電圧Vbak+しきい値電圧Vthp分だけ動作電圧が余分に高くなるため、電池の寿命が短くなってしまう。これを解決するための他の実施形態を次に説明する。
【0041】
図7は本発明の他の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタがデプレッション型の場合のゲート制御電圧を示す回路図である。
【0042】
上記の電池の寿命の問題を解決する手段として図7に示すように出力pMOSトランジスタ112のしきい値電圧を0vより低く設定する。つまりpMOSトランジスタ112をデプレッション型にすることで、Vthp+バックゲート効果電圧分のしきい値電圧増加をキャンセルする。これによって出力pMOSトランジスタ112のゲート電位VgはVDD(GND)に対してVregの電位差で良いことになり、従って電源電圧VSSは定電圧出力Vregより大きければ定電圧電源回路を動作させることが可能になる。この際バックゲート効果電圧Vbakは定電圧出力Vregの電圧によって変わるので、定電圧出力Vreg115の電圧値により出力pMOSトランジスタ112のデプレッションのしきい値を設定する。図5に出力pMOSトランジスタ112をデプレッション型にした場合のゲート電位Vgを示す。エンハンスメント型の場合と比較して出力pMOSトランジスタ112のゲート電位VgはVreg程度で良いことがわかる。
【0043】
また定電圧出力Vreg115の電圧値は基準電圧源116の基準電圧出力Vref114で制御されるが、温度が変化するとMOSトランジスタのしきい値電圧が変化するため基準電圧出力Vref114が変化する。従って、定電圧出力Vreg115の電圧値も変化するので、出力pMOSトランジスタ112のバックゲート効果電圧Vbakも変化してしまう。その為、出力pMOSトランジスタ112のゲート電圧Vgの制御電圧範囲をバックゲート効果電圧Vbakの温度変化分高くする必要があり、電源電圧VSSはバックゲート効果電圧Vbakの温度変化分大きくしなければならない。
【0044】
この問題の対策としては基本的に出力pMOSトランジスタ112にVreg分のバックゲート効果が発生するために起きる問題であり、図8に示すように出力pMOSトランジスタ112はn型基板の中に、pウエル801を形成した後、pウエル801の中にnウエル802を形成し、nウエル802の中にドレイン、ソースを形成し、出力pMOSトランジスタ112を構成する。このような構造にすることで出力pMOSトランジスタ112のバルクの電位はVDD(GND)から分離することができ、ソースとバルクの電位を同じにすることができるため、バックゲート効果を除去することができる。この場合、バルクはソースと同じ定電圧出力Vreg115に接続され、ゲート−バルク間容量Cgbはゲートと定電圧出力Vreg115との間に寄生するが、結局定電圧出力Vreg115と出力pMOSトランジスタ112のゲートの電位差が安定するように動作するので、バルクが電源電圧VDDに接続される場合と同じようにゲートの電位は揺れにくくなる。
【0045】
よって図9に示すように出力pMOSトランジスタはソースとバルクが同じ電位であり、バックゲート効果が発生しないので、電源電圧VSSをバックゲート電圧の温度変化分大きくしなくてもよい。
【0046】
上述した対策によりバックゲート効果分の温度変化を気にせずに電源電圧VSSを小さくすることができる。また、バックゲート効果を除去する手段としては、図10に示すように定電圧電源回路202において少なくとも出力pMOSトランジスタ112をSOIプロセスで構成してもバルクを基板電位より分離できるので同じ効果が得られる。
【0047】
よって本発明の定電圧電源回路では、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路を実現することができる。
【0048】
なお、本発明の実施形態において、n型基板の場合に於いて定電圧電源回路202の説明をしたが、p型基板でも同じ効果が得られる。
【0049】
【発明の効果】
以上説明したように本発明の電子時計の定電圧電源回路によれば、出力MOSトランジスタは定電圧出力にソース、電源電圧VSSにドレインを接続して動作するので、電源電圧VSSと出力MOSトランジスタのゲートとの間には、容量値の小さいゲート−ドレイン間容量Cgdしか寄生しない。また、出力MOSトランジスタのゲートと定電圧出力Vregとの間にはゲート−ソース間容量Cgsが寄生し、そして出力MOSトランジスタのゲートと電源電圧VDDもしくは定電圧出力Vregとの間には、容量値の大きいゲート−バルク間容量Cgbが寄生する。ゲート−バルク間容量Cgbはゲート−ドレイン間容量Cgdよりも10倍以上大きいので、電源電圧VSSが揺れてもゲートはゲート−バルク間容量Cgbにより安定化されるため、電源電圧VSSの揺れが出力MOSトランジスタのゲートに伝わりにくく、従って定電圧電源回路の定電圧出力Vregは揺れにくくなり、消費電流を大きくすることなく電源電圧VSSの電位が揺れても定電圧出力Vregが揺れない定電圧電源回路を実現できる。
更に出力pMOSトランジスタをデプレッショントランジスタ、そして複数のウエル構造あるいはSOI構造にすることで電源電圧VSSを高くすることなく動作することができる。
【図面の簡単な説明】
【図1】本発明の実施形態における電子時計の定電圧電源回路を示す回路図である。
【図2】本発明の実施形態における定電圧電源回路を用いた電子時計を示すブロック図である。
【図3】本発明の実施形態における電子時計の定電圧電源回路のpMOSトランジスタの構造を示す断面図である。
【図4】本発明の実施形態における電子時計の定電圧電源回路の出力pMOSトランジスタの寄生容量を示す回路図である。
【図5】本発明の実施形態における電子時計の定電圧電源回路のモータ駆動時に電源電圧VSSが揺れた時の定電圧出力Vregの出力波形を示す波形図である。
【図6】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタのゲート制御電圧を示す回路図である。
【図7】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタがデプレッション型の場合のゲート制御電圧を示す回路図である。
【図8】本発明の実施形態における電子時計の定電圧電源回路のpMOSトランジスタを複数のウエルで形成した構造を示す断面図である。
【図9】本発明の実施形態における電子時計の定電圧電源回路の出力回路の出力pMOSトランジスタがデプレッション型であり、複数のウエルで形成してソースとバルクが接続された場合のゲート制御電圧を示す回路図である。
【図10】本発明の実施形態における電子時計の定電圧電源回路のpMOSトランジスタをSOIプロセスで形成した構造を示す断面図である。
【図11】本発明の実施形態における電子時計の定電圧電源回路の定電圧出力Vregを大きくした回路図である。
【図12】従来技術における定電圧電源回路を用いた電子時計を示すブロック図である。
【図13】従来技術における定電圧電源回路の回路図である。
【図14】従来技術における電子時計の定電圧電源回路の出力nMOSトランジスタの寄生容量を示す回路図である。
【図15】従来技術における電子時計の定電圧電源回路のモータ駆動時に電源電圧VSSが揺れた時の定電圧出力Vregの出力波形を示す波形図である。
【符号の説明】
101:寸法比S1のpMOSトランジスタ
102:寸法比S2のpMOSトランジスタ
103:寸法比S3のnMOSトランンジスタ
104:寸法比S4のnMOSトランンジスタ
105:寸法比S5のpMOSトランンジスタ
106:差動増幅回路の正転入力トランジスタ
107:差動増幅回路の反転入力トランジスタ
108:カレントミラーnMOSトランジスタ
109:カレントミラーnMOSトランジスタ
110:寸法比S10のpMOSトランンジスタ
111:nMOSトランジスタ
112:出力pMOSトランジスタ
113:基準抵抗
114:基準電圧出力Vref
115:定電圧出力Vreg
201:電源
202:本発明による定電圧電源回路
203:水晶振動子
204:発振回路
205:分周回路
206:駆動回路
207:時刻表示手段
301:n型基板
801:pウエル
802:nウエル
1001:Si基板
1002:SiO2酸化膜
1101:従来技術による定電圧電源回路
1102:モータ
1201:出力nMOSトランジスタ
Claims (5)
- 基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路からの前記基準電圧に基づいて定電圧出力を発生する出力回路と、前記出力回路の前記定電圧出力又は前記定電圧出力に追従する電圧のいずれか一方と前記基準電圧を比較して、前記定電圧出力を所望の電圧に制御するための制御電圧を発生する差動増幅回路と、を有する定電圧電源回路において、前記出力回路は、ソース端子を前記定電圧出力に接続し、ドレイン端子を電源電位に接続し、ゲート端子に前記制御電圧を接続した出力MOSトランジスタを備え、前記出力MOSトランジスタをソースフォロワ動作させたことを特徴とする定電圧電源回路。
- 前記出力MOSトランジスタはデプレッション型トランジスタであることを特徴とする請求項1記載の定電圧電源回路。
- 前記出力MOSトランジスタのウエル構造は複数のウエルにより構成されることを特徴とする請求項1記載の定電圧電源回路。
- 前記定電圧電源回路は少なくとも前記出力MOSトランジスタはSOIプロセスにより構成されることを特徴とする請求項1記載の定電圧電源回路。
- 請求項1から請求項4のうちいずれかに記載の定電圧電源回路を備えたことを特徴とする電子時計。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003089619A JP2004295705A (ja) | 2003-03-28 | 2003-03-28 | 定電圧電源回路およびこれを用いた電子時計 |
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Application Number | Priority Date | Filing Date | Title |
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JP2003089619A JP2004295705A (ja) | 2003-03-28 | 2003-03-28 | 定電圧電源回路およびこれを用いた電子時計 |
Publications (1)
Publication Number | Publication Date |
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JP2004295705A true JP2004295705A (ja) | 2004-10-21 |
Family
ID=33403425
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2003089619A Pending JP2004295705A (ja) | 2003-03-28 | 2003-03-28 | 定電圧電源回路およびこれを用いた電子時計 |
Country Status (1)
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JP2012003678A (ja) * | 2010-06-21 | 2012-01-05 | Renesas Electronics Corp | レギュレータ回路 |
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WO2022259746A1 (ja) * | 2021-06-07 | 2022-12-15 | 三菱電機株式会社 | アナログ電圧出力回路、及び、半導体装置 |
-
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- 2003-03-28 JP JP2003089619A patent/JP2004295705A/ja active Pending
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