JPS5923920A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPS5923920A JPS5923920A JP57133238A JP13323882A JPS5923920A JP S5923920 A JPS5923920 A JP S5923920A JP 57133238 A JP57133238 A JP 57133238A JP 13323882 A JP13323882 A JP 13323882A JP S5923920 A JPS5923920 A JP S5923920A
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- Japan
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- transistor
- circuit
- power supply
- inverter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は′電位の異なる電源でそれぞれ動作する二つの
回路の間に接続されて二つの回路の整合をとるレベル変
換回路に関する。
回路の間に接続されて二つの回路の整合をとるレベル変
換回路に関する。
従来、電子装置の個々の部分を異った電圧レベルで動作
させる必要がある場合、個々の部分の結合境界面におけ
る４８号が整合しなくなるために、通常レベル変換回路
のような結合用中間回路が設けられている。しかしなが
ら、結合用中間回路の入出力において電位差が大きくな
ればなる程従来の回路では、完全な正常動作は難しく、
多くの消費電流を必要とするために、最近の時計用ＩＣ
等のように、厳しい低消費電力化、低電圧動作化を行な
うにあたっての重要な問題点の一つになっている。この
ことを図面を用い、例で以って説明する。
させる必要がある場合、個々の部分の結合境界面におけ
る４８号が整合しなくなるために、通常レベル変換回路
のような結合用中間回路が設けられている。しかしなが
ら、結合用中間回路の入出力において電位差が大きくな
ればなる程従来の回路では、完全な正常動作は難しく、
多くの消費電流を必要とするために、最近の時計用ＩＣ
等のように、厳しい低消費電力化、低電圧動作化を行な
うにあたっての重要な問題点の一つになっている。この
ことを図面を用い、例で以って説明する。
第１図は従来のレベル変換回路の一例の回路図である。
レベル変換回路はインバータＩＩＯ，Ｉ２０．Ｉ３０を
図のように接続したものから成り、インバータ１１Ｇ、
Ｉ２０．ＩａｏはＰ形ＭＯ８）ランジスタとＮ＋Ｔ’ｚ
Ｍ ＯＳ ）ランジスタから構成される。第１の論理回
路１０はＩＶの電源ｖｌによって動作し、前記レベル変
換回路によって第２の論理回路２ｏに結合されている。
図のように接続したものから成り、インバータ１１Ｇ、
Ｉ２０．ＩａｏはＰ形ＭＯ８）ランジスタとＮ＋Ｔ’ｚ
Ｍ ＯＳ ）ランジスタから構成される。第１の論理回
路１０はＩＶの電源ｖｌによって動作し、前記レベル変
換回路によって第２の論理回路２ｏに結合されている。
第２の論理回路２ｏは２Ｖの電源■２によって動作し、
インバータ１１ｏは第１の論理回路１０と同じＩＶの電
源によって動作する。
インバータ１１ｏは第１の論理回路１０と同じＩＶの電
源によって動作する。
論理回路１ｏの出力は、インバータ１ｏの入力（トラン
ジスタＰ１ｏとＮＩＯのゲート）とインバータＩｓｏの
入力（トランジスタＰａｏとＮｓｏのゲート）とに供給
される。インバータＩｌｏは論理回路１０からの出力を
反転し、インバータエ２ｏの入力（トランジスタＰ２ｏ
とＮ３Ｄのゲート）に供給する。インバータＩ２ＧとＩ
ａｏの動作電圧は論理回路２０と同じ２■である。イン
バータＩ２０とＩｓ。
ジスタＰ１ｏとＮＩＯのゲート）とインバータＩｓｏの
入力（トランジスタＰａｏとＮｓｏのゲート）とに供給
される。インバータＩｌｏは論理回路１０からの出力を
反転し、インバータエ２ｏの入力（トランジスタＰ２ｏ
とＮ３Ｄのゲート）に供給する。インバータＩ２ＧとＩ
ａｏの動作電圧は論理回路２０と同じ２■である。イン
バータＩ２０とＩｓ。
は変差結合されていて、これらの入力（トランジスタＰ
ｘＯ，ＮうＯとＰＢＯ，Ｎｓｂのゲート）に供給された
相補的なＩＶの信号レベルに応動して、接地電位と２Ｖ
との間で変動する信号を論理回路２゜に供給する。Ｐ形
トランジスタＰ２０とのゲートとＮ形トランジスタＮ３
ＧのゲートあるいはＰ形トランジスタＰ３ｏのゲートと
Ｎ形トランジスタＮ６ｏのゲートは同じであるから、ト
ランジスタＰ２０がターンオンしたときはトランジスタ
Ｎｅｏはターンオフし、トランジスタｐａｏがターンオ
フしたときトランジスタＮｓｏはターンオンする。
ｘＯ，ＮうＯとＰＢＯ，Ｎｓｂのゲート）に供給された
相補的なＩＶの信号レベルに応動して、接地電位と２Ｖ
との間で変動する信号を論理回路２゜に供給する。Ｐ形
トランジスタＰ２０とのゲートとＮ形トランジスタＮ３
ＧのゲートあるいはＰ形トランジスタＰ３ｏのゲートと
Ｎ形トランジスタＮ６ｏのゲートは同じであるから、ト
ランジスタＰ２０がターンオンしたときはトランジスタ
Ｎｅｏはターンオフし、トランジスタｐａｏがターンオ
フしたときトランジスタＮｓｏはターンオンする。
しかしながら、論理回路１０と論理回路２ｏの電源電圧
差が大きくなると、トランジスタＰ２０がターンオンし
たときトランジスタＮａｏは完全にターンオフしないで
オン状態のままとなシ、このため貫通電流を増やし、出
力の応答時間を遅くする。
差が大きくなると、トランジスタＰ２０がターンオンし
たときトランジスタＮａｏは完全にターンオフしないで
オン状態のままとなシ、このため貫通電流を増やし、出
力の応答時間を遅くする。
例えば、完全にカットオフしないトランジスタが存在す
ると、電圧を論理「低」レベル側に引き、論理「高」レ
ベルに立上げるスピードが遅くなり貫通電流を増大させ
る。これは、電界効果トランジスタをターンオンさせる
ために越えねばならないゲート・ソース間電圧、すなわ
ち、しきい値電圧ＶＴに依存している。
ると、電圧を論理「低」レベル側に引き、論理「高」レ
ベルに立上げるスピードが遅くなり貫通電流を増大させ
る。これは、電界効果トランジスタをターンオンさせる
ために越えねばならないゲート・ソース間電圧、すなわ
ち、しきい値電圧ＶＴに依存している。
＠３図に示すように、論理回路１０と論理回路２０との
電圧差がｖｌとｖ２の差大きい場合、論理回路１０の出
力の論理「低」レベルが、論理回路２０の電源電圧にお
けるＮ形トランジスタのしきい値電圧ＶＴＮ を越え
ていると、論理回路１０からの出力を入力とするトラン
ジスタで論理回路２０の中にある電源のＮ形トランジス
タ（図示せず）は完全にターンオフしない。このため、
確実なレベルが得られず、誤動作が起るという欠点と、
前記論理回路２０の電源のＮ形トランジスタがターンオ
フしないので電流が流ればなしになシ消費電力が増大す
るという欠点があった。
電圧差がｖｌとｖ２の差大きい場合、論理回路１０の出
力の論理「低」レベルが、論理回路２０の電源電圧にお
けるＮ形トランジスタのしきい値電圧ＶＴＮ を越え
ていると、論理回路１０からの出力を入力とするトラン
ジスタで論理回路２０の中にある電源のＮ形トランジス
タ（図示せず）は完全にターンオフしない。このため、
確実なレベルが得られず、誤動作が起るという欠点と、
前記論理回路２０の電源のＮ形トランジスタがターンオ
フしないので電流が流ればなしになシ消費電力が増大す
るという欠点があった。
本発明は上記欠点を除去し、二つの回路をそれぞれ動作
させる電源の電位差が大きくても誤動作を生じることが
なく、無、駄な電力の消費を抑制し、広範囲の電位差で
も使用できるレベル変換回路を提供するものである。
させる電源の電位差が大きくても誤動作を生じることが
なく、無、駄な電力の消費を抑制し、広範囲の電位差で
も使用できるレベル変換回路を提供するものである。
本発明のレベル変換回路は、第１のＰ形ｂｔｏｓＦＥＴ
、！：第１のＮ形ＭＯ８ＦＥＴとを直列接続したＣ−Ｍ
Ｏ８形装置で構成され、その入力端が＝Ｊｌの電源で動
作する第１の回路の出力端に接続され、前記第ｌのＰ形
ＭＯ８ＦＥＴのソースが基準電位に接続され前記第１の
Ｎ形ＭＯＩＥＴのソースが前記第１の電源に接続される
第１のインバータと、第２のＰ形ＭＯ８ＦＥＴと第２の
Ｎ形ＭＯ８ＦＥＴとを直列接続したＣ−ＭＯＢ形装置で
構成され、該第２のＰ形ＭＯ８ＦＥＴのゲートが前記第
１のインバータの出力端に接続され、ソースが前記基準
電位に接続される第２のインバータと、第３のＰ形ＭＯ
ＳＦＥＴと第３のＮ形ＭＯ８ＦＥＴとを直列接続したＣ
−ＭＯ８装置で構成され、該Ｐ形Ｍ０８ＦＥＴのゲート
が前記第１の回路の出力端に接続されソースが前記基準
電位に接続され、Ｎ形ＭＯ８ＦＥＴのゲートが前記第２
のインバータの出力端に接続され、出力端が前記第２の
インバータの第２のＮ形Ｍ０８ＦＥＴのゲートと第２の
電源で動作する第２の回路の入力端に接続される第３の
インバータと、前記第２のインバータの第２のＮ形ＭＯ
８ＦＥＴのソースと前記第２の電源との間に接続される
第１の抵抗と、前記第３のインバータの第３のＮ形ＭＯ
８ＦＥＴのソースと前記第２の電源との間に接続される
第２の抵抗とを含んで構成される。
、！：第１のＮ形ＭＯ８ＦＥＴとを直列接続したＣ−Ｍ
Ｏ８形装置で構成され、その入力端が＝Ｊｌの電源で動
作する第１の回路の出力端に接続され、前記第ｌのＰ形
ＭＯ８ＦＥＴのソースが基準電位に接続され前記第１の
Ｎ形ＭＯＩＥＴのソースが前記第１の電源に接続される
第１のインバータと、第２のＰ形ＭＯ８ＦＥＴと第２の
Ｎ形ＭＯ８ＦＥＴとを直列接続したＣ−ＭＯＢ形装置で
構成され、該第２のＰ形ＭＯ８ＦＥＴのゲートが前記第
１のインバータの出力端に接続され、ソースが前記基準
電位に接続される第２のインバータと、第３のＰ形ＭＯ
ＳＦＥＴと第３のＮ形ＭＯ８ＦＥＴとを直列接続したＣ
−ＭＯ８装置で構成され、該Ｐ形Ｍ０８ＦＥＴのゲート
が前記第１の回路の出力端に接続されソースが前記基準
電位に接続され、Ｎ形ＭＯ８ＦＥＴのゲートが前記第２
のインバータの出力端に接続され、出力端が前記第２の
インバータの第２のＮ形Ｍ０８ＦＥＴのゲートと第２の
電源で動作する第２の回路の入力端に接続される第３の
インバータと、前記第２のインバータの第２のＮ形ＭＯ
８ＦＥＴのソースと前記第２の電源との間に接続される
第１の抵抗と、前記第３のインバータの第３のＮ形ＭＯ
８ＦＥＴのソースと前記第２の電源との間に接続される
第２の抵抗とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例の回路図である。
この実施例のレベル変換回路は、第１のＰ形トランジス
タＰ１と第１のＮ形トランジスタＮ１とを直列接続し＊
ｃ−ＭＯＳ形装置で構成され、その入力端が第１の電源
Ｖ８１ で動作する第１の回路１の出力端３に接続さ
れ、第１のＰ形トランジスタＰ１のソースが基準”電位
ＶＤＤに接続され第１のＮ形トランジスタＮｌのソース
が第１の電源ＶＳＩ、に接続される第１のインバータ１
１と、第２のＰ形トランジスタＰ２と第２のＮ形トラン
ジスタＮ２とを直列接続し７ｊＣ４ｉＯ８形装置で構成
され、該第２のＰ形トランジスタＰ２のゲートが第１の
インバータｌの出力端４に接続され、ソースが基準電位
ＶＤＤに接続される第２のインバータ■２と、第３のＰ
形トランジスタＰ３と第３のＮ形トランジスタＮ３とを
直列接続したＣ−ＭＯ８装置で構成され、該Ｐ形トラン
ジスタＰ３のゲートが第１の回路１の出力端３に接続さ
れソースが基準電位に■ＤＤ接続され、Ｎ形トランジス
タＮ３のゲートが第２のインバータエ２の出力端８に接
続され、出力端９が第２のインバータの第２のＮ形トラ
ンジスタＮ２のゲートと第２の電源Ｖ８２ で動作する
第２の回路２の入力端に接続される第３のインバータ■
３と、第２のインバータＩ２の第２のＮ形トランジスタ
Ｎ２のソースと第２の電源Ｖｓｚ との間に接続され
る第１の抵抗几１と、第３のインバータエ３の第３のＮ
形トランジスタＮ３のソースと第２の電源Ｖ８２ との
間に接続される第２の抵抗Ｒ２とを含んで構成される。
タＰ１と第１のＮ形トランジスタＮ１とを直列接続し＊
ｃ−ＭＯＳ形装置で構成され、その入力端が第１の電源
Ｖ８１ で動作する第１の回路１の出力端３に接続さ
れ、第１のＰ形トランジスタＰ１のソースが基準”電位
ＶＤＤに接続され第１のＮ形トランジスタＮｌのソース
が第１の電源ＶＳＩ、に接続される第１のインバータ１
１と、第２のＰ形トランジスタＰ２と第２のＮ形トラン
ジスタＮ２とを直列接続し７ｊＣ４ｉＯ８形装置で構成
され、該第２のＰ形トランジスタＰ２のゲートが第１の
インバータｌの出力端４に接続され、ソースが基準電位
ＶＤＤに接続される第２のインバータ■２と、第３のＰ
形トランジスタＰ３と第３のＮ形トランジスタＮ３とを
直列接続したＣ−ＭＯ８装置で構成され、該Ｐ形トラン
ジスタＰ３のゲートが第１の回路１の出力端３に接続さ
れソースが基準電位に■ＤＤ接続され、Ｎ形トランジス
タＮ３のゲートが第２のインバータエ２の出力端８に接
続され、出力端９が第２のインバータの第２のＮ形トラ
ンジスタＮ２のゲートと第２の電源Ｖ８２ で動作する
第２の回路２の入力端に接続される第３のインバータ■
３と、第２のインバータＩ２の第２のＮ形トランジスタ
Ｎ２のソースと第２の電源Ｖｓｚ との間に接続され
る第１の抵抗几１と、第３のインバータエ３の第３のＮ
形トランジスタＮ３のソースと第２の電源Ｖ８２ との
間に接続される第２の抵抗Ｒ２とを含んで構成される。
第１の回路は第１の電源■８１ と基準電位ＶＤＤとの
間で変動する信号を出力端３に出力し、第２の回路２は
基準電位ＶＤＤ と第２の電源Ｖ８２ の間で変化す
る振幅の信号を入力する。回路１１回路２は論理回路、
アナ０７回路、表示回路などのいずれの回路でもよい。
間で変動する信号を出力端３に出力し、第２の回路２は
基準電位ＶＤＤ と第２の電源Ｖ８２ の間で変化す
る振幅の信号を入力する。回路１１回路２は論理回路、
アナ０７回路、表示回路などのいずれの回路でもよい。
次に、この実施例のレベル変換回路の動作について説明
する。
する。
この実施例では、基準電位ＶＤＤは接地電位（Ｖｏｏ＝
ＱＶ）、第１ｃ７）［源Ｖｓｔ は−０，８Ｖ、 第２
の電源Ｖ８２は−２，５Ｖ、Ｐ形トランジスタとＮ形ト
ランジスタのしきい値電圧Ｖ Ｔ Ｉｄｏ、 ３ Ｖと
し、端子３における入力信号はＱＶ（＝ＶＤＤ）と０．
８Ｖ（＝Ｖｓｘ）との間で変化するものとして説明する
。
ＱＶ）、第１ｃ７）［源Ｖｓｔ は−０，８Ｖ、 第２
の電源Ｖ８２は−２，５Ｖ、Ｐ形トランジスタとＮ形ト
ランジスタのしきい値電圧Ｖ Ｔ Ｉｄｏ、 ３ Ｖと
し、端子３における入力信号はＱＶ（＝ＶＤＤ）と０．
８Ｖ（＝Ｖｓｘ）との間で変化するものとして説明する
。
端子３に供給された信号電圧が０■のときトランジスタ
Ｐ３は遮断し、トランジスタＮ１は導通状態となる。端
子４はそれによって−０，８ｖになシこの電圧がトラン
ジスタＰ２のゲートに供給されてトランジスタＰ２は導
通し端子８の電位を０■に上昇させる。端子８の電位が
上昇するとトランジスタＮ３をターンオンし、端子９ヲ
−２，５Ｖに下降させる。従って、端子３にＯＶの信号
が存在すると、端子８にＯＶ、端子９に−２，５ｖの信
号を発生させる。端子３の信号レベルが−０，８ｖであ
ると、これに応動してトランジスタＰ１はターンオンし
、トランジスタＮ１はターンオフする。
Ｐ３は遮断し、トランジスタＮ１は導通状態となる。端
子４はそれによって−０，８ｖになシこの電圧がトラン
ジスタＰ２のゲートに供給されてトランジスタＰ２は導
通し端子８の電位を０■に上昇させる。端子８の電位が
上昇するとトランジスタＮ３をターンオンし、端子９ヲ
−２，５Ｖに下降させる。従って、端子３にＯＶの信号
が存在すると、端子８にＯＶ、端子９に−２，５ｖの信
号を発生させる。端子３の信号レベルが−０，８ｖであ
ると、これに応動してトランジスタＰ１はターンオンし
、トランジスタＮ１はターンオフする。
これに伴って端子４にＯＶが印加され、トランジスタＰ
２をカットオフし、トランジスタＰ３は端子３の電圧に
よってターンオンする。トランジスタＰ３がターンオン
すると端子９の電位は□ｖに上昇し、トランジスタＮ２
をターンオンして端子８を−２，５■にする。それによ
シ、トランジスタＮ３は遮断するため、端子３における
−０．８Ｖの信号は端子８に−２，５Ｖ、端子９に０■
を発生させる。
２をカットオフし、トランジスタＰ３は端子３の電圧に
よってターンオンする。トランジスタＰ３がターンオン
すると端子９の電位は□ｖに上昇し、トランジスタＮ２
をターンオンして端子８を−２，５■にする。それによ
シ、トランジスタＮ３は遮断するため、端子３における
−０．８Ｖの信号は端子８に−２，５Ｖ、端子９に０■
を発生させる。
トランジスタＰ２がターンオンし几瞬間においては、ト
ランジスタＮ２も導通状態を保持していたため一瞬貫通
電流が流れるが、その電流が大きい程、Ｎ形トランジス
タのソースとＶｓ２（＝−２，５■）電源間に挿入した
抵抗Ｒ１によシ負帰還がかかシミ流を制限する。それは
トランジスタＰ２゜Ｎ２を通して基準電位ＶＤＤから第
２の電源Ｖｓｚに貫通電流が流れると抵抗の両端に電位
差を生じ、トランジスタＮ２のソース電位を上昇させる
、トランジスタＮ２のソース電位が上がると、ソースと
基板１２の間の電圧が上昇し、しきい値電圧ＶＴの基板
効果を生じてトランジスタＮ２のＶＴが急激に増加し、
電流を制御するからである。つまシ、電界効果トランジ
スタの出力電流はしきい値電圧ＶＴに大きく依存し、Ｖ
Ｔが大きい程電流は小さいため、トランジスタＮ２のソ
ース・基板間電位が上がるとトランジスタＮ２のしきい
値電圧ＶＴも大きくなシ貫通電流を制限する。と同時に
、トランジスタＰ２がターンオンした状態では、トラン
ジスタＰ２の入力の反転レベルを入力とするトランジス
タＰ３は完全にカットオフし、貫通電流は流れず、トラ
ンジスタＰ３及びＮ３のドレイン容量などの寄生容量に
充電していた電荷をトランジスタＮ３を通して放電し、
端子９の電位レベルを下降させる。端子９の電位が下降
すると、第１図のような従来回路における完全にターン
オフしきれないトランジスタを含まないために、トラン
ジスタＮ２は急激にターンオフし、端子８の電位レベル
を迅速にｏＶに立上げる。
ランジスタＮ２も導通状態を保持していたため一瞬貫通
電流が流れるが、その電流が大きい程、Ｎ形トランジス
タのソースとＶｓ２（＝−２，５■）電源間に挿入した
抵抗Ｒ１によシ負帰還がかかシミ流を制限する。それは
トランジスタＰ２゜Ｎ２を通して基準電位ＶＤＤから第
２の電源Ｖｓｚに貫通電流が流れると抵抗の両端に電位
差を生じ、トランジスタＮ２のソース電位を上昇させる
、トランジスタＮ２のソース電位が上がると、ソースと
基板１２の間の電圧が上昇し、しきい値電圧ＶＴの基板
効果を生じてトランジスタＮ２のＶＴが急激に増加し、
電流を制御するからである。つまシ、電界効果トランジ
スタの出力電流はしきい値電圧ＶＴに大きく依存し、Ｖ
Ｔが大きい程電流は小さいため、トランジスタＮ２のソ
ース・基板間電位が上がるとトランジスタＮ２のしきい
値電圧ＶＴも大きくなシ貫通電流を制限する。と同時に
、トランジスタＰ２がターンオンした状態では、トラン
ジスタＰ２の入力の反転レベルを入力とするトランジス
タＰ３は完全にカットオフし、貫通電流は流れず、トラ
ンジスタＰ３及びＮ３のドレイン容量などの寄生容量に
充電していた電荷をトランジスタＮ３を通して放電し、
端子９の電位レベルを下降させる。端子９の電位が下降
すると、第１図のような従来回路における完全にターン
オフしきれないトランジスタを含まないために、トラン
ジスタＮ２は急激にターンオフし、端子８の電位レベル
を迅速にｏＶに立上げる。
以上詳細に説明したように、本発明によれば、二つの回
路を動作させる電源の電圧差が大きくても誤動作がなく
、無駄な電力の消費を抑ｔｉｌｌするレベル変換回路が
得られるのでその効果は大きい。
路を動作させる電源の電圧差が大きくても誤動作がなく
、無駄な電力の消費を抑ｔｉｌｌするレベル変換回路が
得られるのでその効果は大きい。
第１図は従来のレベル変換回路の一例の回路図第２図は
本発明の一実施例の回路図、第３図は２つの電源としき
い値電圧との関係を説明するための図である。 １・・・・・・第１の回路、２・・・・・・第２の回路
、３．４・・・・・・出力端子、５，６．７・・・・・
・節点、８，９・・・・・・出力端子、１０・・・・・
・第１の論理回路、１２・・・・・・トランジスタＮ２
の基板、１３・・・・・・トランジスタＮ３の基板、２
０・・・・・・第２の論理回路、３０．４０゜５０．６
０．７０・・・・・・節点、ＩＩ、 Ｉ２． Ｉｎ、
ＩＩＯ。 Ｉｚｏ、Ｉａｏ……インバータ、ＰＩ、Ｐ２．Ｐａ、Ｐ
ＩＯ。 Ｐ２Ｏ，Ｐａ０・川・・Ｐ形トランジスタ、Ｎｌ、 Ｎ
２． Ｎａ。 Ｎ１ｏ、 Ｎｚ ｏ、 Ｎａ ｏ、 Ｎ４ ｏ、 Ｎｓ
ｏ・・・・・・Ｎ形トランジスタ、几１・・・・・・
第１の抵抗、几２・・・・・・第２の抵抗、Ｖｌ、Ｖ２
・・・・・・電源、ＶＤＤ・・・・・・基準電位、Ｖｓ
ｔ・・・・・・第１の電源、ｖ８２・・・・・・第２の
電源。 活 ７ 区 ｔ ２国 ５′”−ｚ、５Ｖ 第 ２／ｌ需汲、 鴇 、Ｘ３ 図
本発明の一実施例の回路図、第３図は２つの電源としき
い値電圧との関係を説明するための図である。 １・・・・・・第１の回路、２・・・・・・第２の回路
、３．４・・・・・・出力端子、５，６．７・・・・・
・節点、８，９・・・・・・出力端子、１０・・・・・
・第１の論理回路、１２・・・・・・トランジスタＮ２
の基板、１３・・・・・・トランジスタＮ３の基板、２
０・・・・・・第２の論理回路、３０．４０゜５０．６
０．７０・・・・・・節点、ＩＩ、 Ｉ２． Ｉｎ、
ＩＩＯ。 Ｉｚｏ、Ｉａｏ……インバータ、ＰＩ、Ｐ２．Ｐａ、Ｐ
ＩＯ。 Ｐ２Ｏ，Ｐａ０・川・・Ｐ形トランジスタ、Ｎｌ、 Ｎ
２． Ｎａ。 Ｎ１ｏ、 Ｎｚ ｏ、 Ｎａ ｏ、 Ｎ４ ｏ、 Ｎｓ
ｏ・・・・・・Ｎ形トランジスタ、几１・・・・・・
第１の抵抗、几２・・・・・・第２の抵抗、Ｖｌ、Ｖ２
・・・・・・電源、ＶＤＤ・・・・・・基準電位、Ｖｓ
ｔ・・・・・・第１の電源、ｖ８２・・・・・・第２の
電源。 活 ７ 区 ｔ ２国 ５′”−ｚ、５Ｖ 第 ２／ｌ需汲、 鴇 、Ｘ３ 図
Claims (1)
- 語１のＰ形Ｍ０８ＦＥＴ と第１のＮ形Ｍ０８ＦＥＴ
とを直列接続しｆｃｃ−ＭＯ８形装置で構成され、その
入力端が第１の電源で動作する第１の回路の出力端に接
続され、前記第１のＰ形ＭＯ８ＦＥＴのソースが基準電
位に接続され、前記第１のＮ形Ｍ０８ＦＥＴ のソー
スが前記第１の電源に接続される第１のインバータと、
第２のＰ形Ｍ０８ＦＥＴと第２のＮ形Ｍ０８ＦＥＴ
とを直列接続しｆｃＣ−ＭＯ８形装置で構成され、該第
２のＰ形ＭＯ８ＦＥＴのゲートが前記第１のインノく一
夕の出力端に接続され、ソースが前記基準電位に接続さ
れる第２のインバータと、第３のＰ形Ｍ０８ＦＥＴ
と第３のＮ形Ｍ０８ＦＥＴ とを直列接続したＣ−Ｍ
Ｏ８装置で構成され、該Ｐ形ＭＯ８ＦＥＴ のゲートが
前記第１の回路の出力端に接続されソースが前記基準電
位に接続され、Ｎ形ＭＯ８ＦｇＴ のゲートが前記第
２のインバータの出力端に接続され、出力端が前記第２
のインバータの第２のＮ形ＭＯｉｓＦＥＴのゲートと第
２の電源で動作する第２の回路の入力端に接続される第
３のインバータと、前記第２のインバータの第２のＮ形
Ｍ０８ＦＥＴのソースと前記第２の電源との間に接続さ
れる第１の抵抗と、前記第３のインバータの第３のＮ形
ＭＯ８Ｆ ｌ（Ｔ のソースと前記第２の１に源との
間に迩続される第２の抵抗とを含むことＫｌ−ｑｔ徴と
するレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133238A JPS5923920A (ja) | 1982-07-30 | 1982-07-30 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57133238A JPS5923920A (ja) | 1982-07-30 | 1982-07-30 | レベル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923920A true JPS5923920A (ja) | 1984-02-07 |
Family
ID=15099934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57133238A Pending JPS5923920A (ja) | 1982-07-30 | 1982-07-30 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923920A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618113U (ja) * | 1984-06-22 | 1986-01-18 | 株式会社新潟鐵工所 | 成形プレスにおける可動盤制御装置 |
| JPH01156019A (ja) * | 1987-12-14 | 1989-06-19 | Takeda Chem Ind Ltd | 熱硬化性樹脂成形用プレス |
| JPH01156018A (ja) * | 1987-12-14 | 1989-06-19 | Takeda Chem Ind Ltd | 熱硬化性樹脂成形用プレス |
| JPH01156023A (ja) * | 1987-12-14 | 1989-06-19 | Takeda Chem Ind Ltd | 熱硬化性樹脂成形用プレス |
| US5071603A (en) * | 1987-12-14 | 1991-12-10 | Kabushiki Kaisha Kobe Seiko Sho | Method of controlling hydraulic press |
| AU711737B2 (en) * | 1996-05-31 | 1999-10-21 | Nitto Kohki Co., Ltd. | Control device for hydraulically driven tool |
| AU726677B2 (en) * | 1996-05-31 | 2000-11-16 | Nitto Kohki Co., Ltd. | Control device for hydraulically driven tool |
-
1982
- 1982-07-30 JP JP57133238A patent/JPS5923920A/ja active Pending
Cited By (11)
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| JPS618113U (ja) * | 1984-06-22 | 1986-01-18 | 株式会社新潟鐵工所 | 成形プレスにおける可動盤制御装置 |
| JPH0415454Y2 (ja) * | 1984-06-22 | 1992-04-07 | ||
| JPH01156019A (ja) * | 1987-12-14 | 1989-06-19 | Takeda Chem Ind Ltd | 熱硬化性樹脂成形用プレス |
| JPH01156018A (ja) * | 1987-12-14 | 1989-06-19 | Takeda Chem Ind Ltd | 熱硬化性樹脂成形用プレス |
| JPH01156023A (ja) * | 1987-12-14 | 1989-06-19 | Takeda Chem Ind Ltd | 熱硬化性樹脂成形用プレス |
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| JPH0445330B2 (ja) * | 1987-12-14 | 1992-07-24 | Takeda Yakuhin Kogyo Kk | |
| JPH0445329B2 (ja) * | 1987-12-14 | 1992-07-24 | Takeda Yakuhin Kogyo Kk | |
| JPH0445328B2 (ja) * | 1987-12-14 | 1992-07-24 | Takeda Yakuhin Kogyo Kk | |
| AU711737B2 (en) * | 1996-05-31 | 1999-10-21 | Nitto Kohki Co., Ltd. | Control device for hydraulically driven tool |
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