JPS59816Y2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPS59816Y2 JPS59816Y2 JP1979158629U JP15862979U JPS59816Y2 JP S59816 Y2 JPS59816 Y2 JP S59816Y2 JP 1979158629 U JP1979158629 U JP 1979158629U JP 15862979 U JP15862979 U JP 15862979U JP S59816 Y2 JPS59816 Y2 JP S59816Y2
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Description
【考案の詳細な説明】
この考案は、歪率、電源電圧変動抑圧比等の電気的特性
の向上を計った差動増幅回路に関する。
の向上を計った差動増幅回路に関する。
バイポーラトランジスタを用いた差動増幅回路において
は、この回路の入力インピーダンスを上昇させることを
目的として、同回路を構成するトランジスタのベース側
にソースフォロアによるドライブ回路を挿入することが
ある。
は、この回路の入力インピーダンスを上昇させることを
目的として、同回路を構成するトランジスタのベース側
にソースフォロアによるドライブ回路を挿入することが
ある。
ところで、このような差動増幅回路においては、前記ソ
ースフォロアを構成する電界効果トランジスタのドレイ
ン−ソース間電圧を一定化させた場合に、歪率特性の向
上や電源電圧変動抑圧比（以下Ｓ、Ｖ、Ｒ，Ｒと言う）
を改善することができる。
ースフォロアを構成する電界効果トランジスタのドレイ
ン−ソース間電圧を一定化させた場合に、歪率特性の向
上や電源電圧変動抑圧比（以下Ｓ、Ｖ、Ｒ，Ｒと言う）
を改善することができる。
従来このような差動増幅回路としては、例えば第１図に
示すものが提供されている。
示すものが提供されている。
すなわち第１図に示す差動増幅回路は、バイポーラ形の
トランジスタ１，２を有する差動増幅回路において、ト
ランジスタ１，２のベース側に各々電界効果トランジス
タ３，４（ソースフォロア）を接続し、これら電界効果
トランジスタ３，４の各ドレインーソース間電圧ＶＤｓ
を、前記トランジスタ１，２の共通エミッタに接続した
抵抗５の電圧降下を利用して一定化するようにしたもの
である。
トランジスタ１，２を有する差動増幅回路において、ト
ランジスタ１，２のベース側に各々電界効果トランジス
タ３，４（ソースフォロア）を接続し、これら電界効果
トランジスタ３，４の各ドレインーソース間電圧ＶＤｓ
を、前記トランジスタ１，２の共通エミッタに接続した
抵抗５の電圧降下を利用して一定化するようにしたもの
である。
しかしてこの差動増幅回路によれば、入力信号の値が変
化した場合にも電界効果トランジスタ３，４の各ドレイ
ンーソース間電圧ＶＤＳが一定であるため、これら電界
効果トランジスタ３，４の各ドレイン電流りを一定とな
し得てＳ、Ｖ、Ｒ，Ｒを改善することができる一方、同
電界効果トランジスタ３，４の各ドレインーゲート間容
量ＣＤＧの変化を防止し得、もって同容量ＣＤＧの変化
に伴う歪の発生を防止することができる。
化した場合にも電界効果トランジスタ３，４の各ドレイ
ンーソース間電圧ＶＤＳが一定であるため、これら電界
効果トランジスタ３，４の各ドレイン電流りを一定とな
し得てＳ、Ｖ、Ｒ，Ｒを改善することができる一方、同
電界効果トランジスタ３，４の各ドレインーゲート間容
量ＣＤＧの変化を防止し得、もって同容量ＣＤＧの変化
に伴う歪の発生を防止することができる。
なおこの場合前記容量ＣＤＧの変化に伴う歪の発生は、
この差動増幅回路を各種増幅器の初段に用いた場合に負
帰還による改善を計り得ない。
この差動増幅回路を各種増幅器の初段に用いた場合に負
帰還による改善を計り得ない。
したがってこの歪の発生を抑えることはこの種の差動増
幅回路にとって極めて有益である。
幅回路にとって極めて有益である。
ところで、上記の差動増幅回路においては、回路構成が
正負非対称のため出力信号はＤＣ領域まで含めて正負対
称となるように取り出すことが困難であり、後段の回路
構成が制約される欠点があつた。
正負非対称のため出力信号はＤＣ領域まで含めて正負対
称となるように取り出すことが困難であり、後段の回路
構成が制約される欠点があつた。
この考案は上記の事情に鑑み、各種型の発生を抑えるこ
とができると共に５ＶＲＲの改善を計ることができ、し
かも構成が簡単である差動増幅回路を提供するもので、
第１、第２のバイポーラトランジスタおよびこれら第１
、第２のバイポーラトランジスタとは逆導電性の第３．
第４のバイポーラトランジスタを各々差動接続するとと
もに前記第１、第３のバイポーラトランジスタの両ベー
スおよび前記第２、第４のバイポーラトランジスタの両
ベースを各々共通接続し、各ゲートが第１、第２の入力
端子に各々接続されドレインが共通接続されソースが各
々負荷抵抗を介して共通接続される第１、第２の電界効
果トランジスタの前記各ソースを前記第１、第３のバイ
ポーラトランジスタの共通ベースおよび前記第２、第４
のバイポーラトランジスタの共通ベースに各々接続し、
前記第１、第２のバイポーラトランジスタの共通エミッ
タと前記負荷抵抗共通接続点との間および前記第３、第
４のバイポーラトランジスタの共通エミッタと前記第１
、第２の電界効果トランジスタの共通ドレインとの間に
第１、第２の定電圧回路を各々接続してなることを特徴
としている。
とができると共に５ＶＲＲの改善を計ることができ、し
かも構成が簡単である差動増幅回路を提供するもので、
第１、第２のバイポーラトランジスタおよびこれら第１
、第２のバイポーラトランジスタとは逆導電性の第３．
第４のバイポーラトランジスタを各々差動接続するとと
もに前記第１、第３のバイポーラトランジスタの両ベー
スおよび前記第２、第４のバイポーラトランジスタの両
ベースを各々共通接続し、各ゲートが第１、第２の入力
端子に各々接続されドレインが共通接続されソースが各
々負荷抵抗を介して共通接続される第１、第２の電界効
果トランジスタの前記各ソースを前記第１、第３のバイ
ポーラトランジスタの共通ベースおよび前記第２、第４
のバイポーラトランジスタの共通ベースに各々接続し、
前記第１、第２のバイポーラトランジスタの共通エミッ
タと前記負荷抵抗共通接続点との間および前記第３、第
４のバイポーラトランジスタの共通エミッタと前記第１
、第２の電界効果トランジスタの共通ドレインとの間に
第１、第２の定電圧回路を各々接続してなることを特徴
としている。
以下、この考案の実施例を第２図、第３図を参照して説
明する。
明する。
第２図はこの考案による差動増幅回路Ａの基本的構成を
示す回路図である。
示す回路図である。
この図に示される差動増幅回路Ａは、それぞれソースフ
ォロアとして構成された電界効果トランジスタ１１．１
２と、これら電界効果Ｉ・ランジスタを通して入力信号
の供給を受けるコンプリメンタリ差動増幅回路、すなわ
ちバイポーラ形のトランジスタ１３〜１６を有して構成
されたコンプリメンタリ差動増幅回路１７とからなるも
のである。
ォロアとして構成された電界効果トランジスタ１１．１
２と、これら電界効果Ｉ・ランジスタを通して入力信号
の供給を受けるコンプリメンタリ差動増幅回路、すなわ
ちバイポーラ形のトランジスタ１３〜１６を有して構成
されたコンプリメンタリ差動増幅回路１７とからなるも
のである。
すなわち、前記電界効果トランジスタ１１．１２は、そ
のゲートが各々第１、第２の入力端子１８ａ、１９ａに
接続され、そのソースが各々トランジスタ１３．１５の
共通ベース２０、トランジスタ１４．１６の共通ベース
２１に接続され、そのドレインが各々共通接続されてい
る。
のゲートが各々第１、第２の入力端子１８ａ、１９ａに
接続され、そのソースが各々トランジスタ１３．１５の
共通ベース２０、トランジスタ１４．１６の共通ベース
２１に接続され、そのドレインが各々共通接続されてい
る。
また、これら電界効果トランジスタ１１．１２のソース
には各々負荷抵抗２２、２３の一端が接続され、負荷抵
抗２２．２３の他端は共通接続されている。
には各々負荷抵抗２２、２３の一端が接続され、負荷抵
抗２２．２３の他端は共通接続されている。
そして、電界効果トランジスタ１１．１２の共通ドレイ
ン２４とトランジスタ１５．１６の共通エミッタ２５と
の間には電源２６が介挿され、共通エミッタ２５へは定
電流源ＣＣＩを介して正電源端子３４から電流が供給さ
れ、また前記負荷抵抗２２．２３の共通接続点２７とト
ランジスタ１３．１４の共通エミッタ２８との間には電
源２９が介挿され、共通エミッタ２８からは定電流源Ｃ
Ｃ２を介して、負電源端子３８へ電流が供給されている
。
ン２４とトランジスタ１５．１６の共通エミッタ２５と
の間には電源２６が介挿され、共通エミッタ２５へは定
電流源ＣＣＩを介して正電源端子３４から電流が供給さ
れ、また前記負荷抵抗２２．２３の共通接続点２７とト
ランジスタ１３．１４の共通エミッタ２８との間には電
源２９が介挿され、共通エミッタ２８からは定電流源Ｃ
Ｃ２を介して、負電源端子３８へ電流が供給されている
。
また、トランジスタ１３．１４のコレクタは、各々第１
の出力端子３０ａ、３０ｂに接続されると共に負荷抵抗
３１．３２を介して電源回路３３の正電源端子３４に接
続されている。
の出力端子３０ａ、３０ｂに接続されると共に負荷抵抗
３１．３２を介して電源回路３３の正電源端子３４に接
続されている。
また更にトランジスタ１５．１６のコレクタは、各々第
２の出力端子３５ ａ 、３５ ｂに接続されると共に
負荷抵抗３６．３７を介して電源回路３３の負電源端子
３８に接続されている。
２の出力端子３５ ａ 、３５ ｂに接続されると共に
負荷抵抗３６．３７を介して電源回路３３の負電源端子
３８に接続されている。
しかしてこの差動増幅回路Ａにおいては、例えば第１の
入力端子１８ ａ 、１８ ｂに入力信号ｖｉ１が印加
され、第２の入力端子１９ ａ 、１９ ｂに入力信号
ｖｉ２が印加された場合に、これらの入力信号が電界効
果トランジスタ１１．１２を通してトランジスタ１３〜
１６に供給され、同トランジスタ１３〜１６が差動動作
して第１、第２の出力端子３０ ａ 、３０ ｂ 、３
５ａ、３５ｂに各々入力信号Ｖｉ１．■１２の差電圧に
比例した増幅された出力電圧Ｖｏ、Ｖｏ’（これらの電
圧は互いに逆相）が出力される。
入力端子１８ ａ 、１８ ｂに入力信号ｖｉ１が印加
され、第２の入力端子１９ ａ 、１９ ｂに入力信号
ｖｉ２が印加された場合に、これらの入力信号が電界効
果トランジスタ１１．１２を通してトランジスタ１３〜
１６に供給され、同トランジスタ１３〜１６が差動動作
して第１、第２の出力端子３０ ａ 、３０ ｂ 、３
５ａ、３５ｂに各々入力信号Ｖｉ１．■１２の差電圧に
比例した増幅された出力電圧Ｖｏ、Ｖｏ’（これらの電
圧は互いに逆相）が出力される。
ところで、この差動増幅回路Ａにおいては、トランジス
タ１３．１４の共通エミッタ２８の電位およびトランジ
スタ１５．１６の共通エミッタ２５の電位がそれぞれ電
界効果トランジスタ１１．１２の各ソース電位と略等し
くなっている。
タ１３．１４の共通エミッタ２８の電位およびトランジ
スタ１５．１６の共通エミッタ２５の電位がそれぞれ電
界効果トランジスタ１１．１２の各ソース電位と略等し
くなっている。
（正しくは、これらのトランジスタのＶ８Ｅ分だけ相違
している）また、電界効果トランジスタ１１．１２の共
通ドレイン２４の電位は前記共通エミッタ２５の電位を
電源２６の電圧Ｖａだけプラス方向ヘシフトした電位と
なっており、前記負荷抵抗２２．２３の共通接続点の電
位は前記共通エミッタ２８の電位を電源２９の電圧ｖｂ
だけマイナス方向へシフトシた電圧となっている。
している）また、電界効果トランジスタ１１．１２の共
通ドレイン２４の電位は前記共通エミッタ２５の電位を
電源２６の電圧Ｖａだけプラス方向ヘシフトした電位と
なっており、前記負荷抵抗２２．２３の共通接続点の電
位は前記共通エミッタ２８の電位を電源２９の電圧ｖｂ
だけマイナス方向へシフトシた電圧となっている。
したがってこの回路においては、電界効果トランジスタ
１１．１２の各ドレインーソース間電圧ＶＤ５を常に一
定に保つことができると共に、ＦＥＴ１１゜１２の各ド
レイン電流は負荷抵抗２２．２３の値とバイアスｖｂに
よってきまるため、これらの電界効果トランジスタ１１
．１２の各ドレイン電流■。
１１．１２の各ドレインーソース間電圧ＶＤ５を常に一
定に保つことができると共に、ＦＥＴ１１゜１２の各ド
レイン電流は負荷抵抗２２．２３の値とバイアスｖｂに
よってきまるため、これらの電界効果トランジスタ１１
．１２の各ドレイン電流■。
を電源電圧にかかわらず常に一定に保ち得てＳ、Ｖ、Ｒ
，Ｒを良好に保つことができ、またこれら電界効果トラ
ンジスタ１１，１２の各ドレインーゲート間電圧ＶＤ６
を一定になし得てドレイン−ゲート間容量ＣＤＧの変化
を防止し得、もって同容量ＣＤＧの変化に伴う歪の発生
を防止することができる。
，Ｒを良好に保つことができ、またこれら電界効果トラ
ンジスタ１１，１２の各ドレインーゲート間電圧ＶＤ６
を一定になし得てドレイン−ゲート間容量ＣＤＧの変化
を防止し得、もって同容量ＣＤＧの変化に伴う歪の発生
を防止することができる。
また第３図は、第２図に示す差動増幅回路Ａの具体的構
成例を示す図である。
成例を示す図である。
すなわちこの図に示す差動増幅回路Ａは、第２図に示す
電源２６をツェナーダイオード４０と定電流源４１とト
ランジスタ４２とで構成し、第２図に示す電源２９をツ
ェナーダイオード４３と定電流源４４とトランジスタ４
５どで構成してなるものである。
電源２６をツェナーダイオード４０と定電流源４１とト
ランジスタ４２とで構成し、第２図に示す電源２９をツ
ェナーダイオード４３と定電流源４４とトランジスタ４
５どで構成してなるものである。
しかしてこの図に示す差動増幅回路Ａによれば、電界効
果Ｉ・ランジスタ１１，１２の各ドレイン電位を略ツェ
ナーダイオード４０のカソード電位におくことができる
と共に負荷抵抗２２．２３の接続点２７の電位をツェナ
ーダイオード４３のアノード電位におくことができ、も
って電界効果トランジスタ１１．１２の各ドレインーソ
ース間電圧ＶＤ５を一定に保ち得て第２図の回路と同様
の作用、効果を得ることができる。
果Ｉ・ランジスタ１１，１２の各ドレイン電位を略ツェ
ナーダイオード４０のカソード電位におくことができる
と共に負荷抵抗２２．２３の接続点２７の電位をツェナ
ーダイオード４３のアノード電位におくことができ、も
って電界効果トランジスタ１１．１２の各ドレインーソ
ース間電圧ＶＤ５を一定に保ち得て第２図の回路と同様
の作用、効果を得ることができる。
以上の説明から明らかなように、この考案によれは゛、
第１、第２のバイポーラトランジスタおよびこれら第１
、第２のバイポーラトランジスタとは逆導電性の第３、
第４のバイポーラトランジスタを各々差動接続するとと
もに前記第１、第３のバイポーラトランジスタの両ベー
スおよび前記第２、第４のバイポーラトランジスタの両
ベースを各々共通接続し、各ゲートが第１、第２の入力
端子に各々接続されドレインが共通接続されソースが各
々負荷抵抗を介して共通接続される第１、第２の電界効
果トランジスタの前記各ソースを前記第１、第３のバイ
ポーラトランジスタの共通ベースおよび第２、第４のバ
イポーラトランジスタの共通ベースに各々接続し、前記
第１、第２のバイポーラトランジスタの共通エミッタと
前記負荷抵抗共通接続点との間および前記第３．第４の
バイポーラトランジスタの共通エミッタと、前記第１、
第２の電界効果トランジスタの共通ドレインとの間に第
１、第２の定電圧回路を各々接続したので、前記第１、
第２の電界効果トランジスタのドレイン電流を電源電圧
の変化に対して一定になし得てＳ、Ｖ、Ｒ。
第１、第２のバイポーラトランジスタおよびこれら第１
、第２のバイポーラトランジスタとは逆導電性の第３、
第４のバイポーラトランジスタを各々差動接続するとと
もに前記第１、第３のバイポーラトランジスタの両ベー
スおよび前記第２、第４のバイポーラトランジスタの両
ベースを各々共通接続し、各ゲートが第１、第２の入力
端子に各々接続されドレインが共通接続されソースが各
々負荷抵抗を介して共通接続される第１、第２の電界効
果トランジスタの前記各ソースを前記第１、第３のバイ
ポーラトランジスタの共通ベースおよび第２、第４のバ
イポーラトランジスタの共通ベースに各々接続し、前記
第１、第２のバイポーラトランジスタの共通エミッタと
前記負荷抵抗共通接続点との間および前記第３．第４の
バイポーラトランジスタの共通エミッタと、前記第１、
第２の電界効果トランジスタの共通ドレインとの間に第
１、第２の定電圧回路を各々接続したので、前記第１、
第２の電界効果トランジスタのドレイン電流を電源電圧
の変化に対して一定になし得てＳ、Ｖ、Ｒ。
Ｒの改善を計ることができると共に、同電界効果トラン
ジスタのドレイン−ゲート間容量の変化を防止し得て同
容量の変化に基づく歪の発生を防止することができ、し
かも正負対称に出力電圧が得られるので後段の回路構成
に自由度が得られる等の効果が得られる。
ジスタのドレイン−ゲート間容量の変化を防止し得て同
容量の変化に基づく歪の発生を防止することができ、し
かも正負対称に出力電圧が得られるので後段の回路構成
に自由度が得られる等の効果が得られる。
第１図は従来の差動増幅回路の一例を示す回路図、第２
図はこの考案による差動増幅回路Ａの基本的構成を示す
回路図、第３図は同差動増幅回路Ａの具体的構成例を示
す回路図である。 １１・・・・・・電界効果トランジスタ（第１の電界効
果トランジスタ）、１２・・・・・・電界効果トランジ
スタ（第２の電界効果トランジスタ）、１３．１４・・
・・・・バイポーラトランジスタ（第１、第２のバイポ
ーラトランジスタ）、１５．１６・・・・・・バイポー
ラトランジスタ（第３、第４のバイポーラトランジスタ
）、１８ ａ 、１９ ａ・・・・・・入力端子（第１
、第２の入力端子）、２２．２３・・・・・・負荷抵抗
。
図はこの考案による差動増幅回路Ａの基本的構成を示す
回路図、第３図は同差動増幅回路Ａの具体的構成例を示
す回路図である。 １１・・・・・・電界効果トランジスタ（第１の電界効
果トランジスタ）、１２・・・・・・電界効果トランジ
スタ（第２の電界効果トランジスタ）、１３．１４・・
・・・・バイポーラトランジスタ（第１、第２のバイポ
ーラトランジスタ）、１５．１６・・・・・・バイポー
ラトランジスタ（第３、第４のバイポーラトランジスタ
）、１８ ａ 、１９ ａ・・・・・・入力端子（第１
、第２の入力端子）、２２．２３・・・・・・負荷抵抗
。
Claims (1)
- 第１、第２のバイポーラトランジスタおよびこれら第１
、第２のバイポーラトランジスタとは逆導電性の第３、
第４のバイポーラトランジスタを各々差動接続するとと
もに前記第１、第３のバイポーラトランジスタの両ベー
スおよび前記第２、第４のバイポーラトランジスタの両
ベースを各々共通接続し、各ゲートが第１、第２の入力
端子に各々接続されドレインが共通接続されソースが各
々負荷抵抗を介して共通接続される第１、第２の電界効
果トランジスタの前記各ソースを前記第１、第３のバイ
ポーラトランジスタの共通ベースおよび前記第２、第４
のバイポーラトランジスタの共通ベースに各々接続し、
前記第１、第２のバイポーラトランジスタの共通エミッ
タと前記負荷抵抗共通接続点との間および前記第３、第
４のバイポーラトランジスタの共通エミッタと前記第１
、第２の電界効果トランジスタの共通ドレインとの間に
第１、第２の定電圧回路を各々接続してなることを特徴
とする差動増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979158629U JPS59816Y2 (ja) | 1979-11-15 | 1979-11-15 | 差動増幅回路 |
| US06/203,512 US4349786A (en) | 1979-11-15 | 1980-11-03 | Complementary differential amplifier circuit having source-follower driving circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979158629U JPS59816Y2 (ja) | 1979-11-15 | 1979-11-15 | 差動増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5677121U JPS5677121U (ja) | 1981-06-23 |
| JPS59816Y2 true JPS59816Y2 (ja) | 1984-01-11 |
Family
ID=15675878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979158629U Expired JPS59816Y2 (ja) | 1979-11-15 | 1979-11-15 | 差動増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4349786A (ja) |
| JP (1) | JPS59816Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080203667A1 (en) * | 2007-02-23 | 2008-08-28 | Hun Yan Fung | Candle domino |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49128669A (ja) * | 1973-04-07 | 1974-12-10 |
-
1979
- 1979-11-15 JP JP1979158629U patent/JPS59816Y2/ja not_active Expired
-
1980
- 1980-11-03 US US06/203,512 patent/US4349786A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4349786A (en) | 1982-09-14 |
| JPS5677121U (ja) | 1981-06-23 |
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