JPS6038800B2 - アナログスイッチおよびそれを用いたサンプル・ホ−ルド回路 - Google Patents

Description

【発明の詳細な説明】 本発明はアナログ・ディジタル変換器に使用せられるア
ナログ・スイッチおよびそれぞれを用いたサンプル・ホ
ールド回路に関し、同回路のゲートスイッチに用いるア
ナログ・スイッチとしてのＭＯＳ型トランジスタの基板
バイアス効果によるアナログ・スイッチの伝達精度の悪
さおよびサンプル・ホールド回路のひずみ発生を軽減さ
せることを目的とする。

アナログ信号をサンプル・ホールドしたり、多数のアナ
ログ信号を切り換えて使うとき等に使われるスイッチを
アナログスイッチという。

アナログスイッチ回路には電界効果トランジスタ（以下
ＭＯＳトランジスタと称す）が使われるが、その理由は
、このトランジスタがェンハンスメント形の場合、オフ
時のインピーダンスが約１びｏＱと非常に高いことおよ
びゲートリーク電流が少ないことから、オン時とオフ時
の抵抗比を大きく取れることである。しかしながら、従
来のこの種のアナログスイッチ回路は、ひずみ率が高く
信号伝達の精度の上からは十分良好なアナログスイッチ
とは言えない。

その原因は、ＭＯＳトランジスタの基板バイアス効果に
よるものである。即ち、従来のＭＯＳトランジスタは、
ソース電極に入力信号を加え、基板に一定の直流電圧を
印加しているため、入力信号が変化すると基板バイアス
電圧もそれに伴って変化し、これによってＭＯＳトラン
ジスタのオン時の抵抗値が変化するからと考えられる。
本発明は上記の従来の従来のアナログ・スイッチの問題
点を解決することによって、以下に述べる従来のサンプ
ル・ホールド回路の欠点を改良するものである。

アナログ入力信号をディジタル信号に変換するに当り、
標本化定理に従ってアナログ信号をサンプリングし、サ
ンプリングされたアナログ信号の振幅値を、必要なビッ
ト数のディジタル信号に変換する時間だけホールドしな
ければならない。

この種の目的に使われるのが、サンプルホールド回路で
ある。第１図に、従来のサンプルホ−ルド回路の一例を
示す。

１は、入力バッファ増幅器、２はこの入力バッファ増幅
器の出力に直列に接続され、サンプリングパルスＳＰに
よって開閉するスイッチング素子、３はホールドコンデ
ンサ、４はこのホ−ルドコンデンサ３の両端電圧を入力
とする出力バッファ増幅器である。また、５はこのサン
プル・ホールド回路の入力端子、６は同じく出力端子で
ある。第２図ィ〜ハは、サンプル・ホールド回路の各部
波形を示すもので、同図ィは入力端子５におけるアナロ
グ入力信号ｅｉ、同図〇はスイッチング素子２に印加さ
れるサンプリングパルスＳＰ、同図ハは出力端子６にお
ける出力信号ｅｏのそれぞれの波形を示す。

第３図は、第２図ハに於けるＡ部を拡大したもので、こ
れらを用いてサンプル・ホールド回路の動作について以
下詳しく述べる。第３図のａの部分は、スイッチング素
子２が閉じて、ホールド状態からサンプリング状態へ入
った過渡状態を示し、立上り時間ｔｒは、スイッチング
素子２のオン時の抵抗値とホールドコンデンサ３の容量
値との時定数に比例する。同図ｂの部分は、ホールドコ
ンデンサ３の両端の電圧が、アナログ入力信号ｅｉに追
いついて、追従している状態、同図のＣ点は、スイッチ
ング素子２がオン状態からオフ状態へ移る瞬間を示し、
同図ｄの部分は、ホールド状態を示している。一般にサ
ンプル・ホールド回路に要求される特性は、第３図にて
ａの立上り時間の速いこと、ｂの状態で追従性の良いこ
と、ｄの状態でＣ点に於けるアナログ値を完全に保持す
ることである。第１図に示した従釆のサンプル・ホール
ド回路にて、スイッチング素子２にＭＯＳトランジスタ
を用いた場合を、第４図に示・す。

スイッチング素子には、前記の如く、ＭＯＳトランジス
タを用いる場合の外、第５図に示すダイオード・ブリッ
ジを用いる場合や、バィポーラトランジスタを用いるこ
ともある。しかしながら、ＭＯＳトランジスタがスイッ
チング素子に用いられる理由は、オフ時のインピーダン
スが約１び。○と非常に高いこと、およびゲートリ−ク
電流が少ないことから、オン時とオフ時との抵抗比を大
きく取れることである。また、第５図に示すダイオード
・ブリッジが用いられるのは、ビデオ帯域の信号を取り
扱う高速サンプル・ホールド回路の場合が王である。一
般に、オーディオ周波数帯域で高精度が要求されるサン
プル・ホールド回路のスイッチング素子にはＭＯＳトラ
ンジスタが用いられるが、この場合は基板バイアス効果
により、出力電圧波形にひずみを生じる。基板バイアス
効果とは、第６図に示すＭＯＳトランジスタ構造でソー
ス電極１の電位が基板２の電位に対して増加すると、ゲ
ート３のしきし、電圧Ｖの字高くなる方向に変化するこ
とを云う。これは、ソース電極１に加わるアナログ信号
振幅により、オン抵抗が常に変化することを意味し、こ
れがひずみの原因となっていた。なお、第６図にて、４
はドレン電極、５は基板２と逆極性のウェハー基板を示
す。前記した、基板バイアス効果によるオン抵抗変化を
緩和させるため、スイッチ素子にＣ・ＭＯＳ構造にした
素子を用いる場合がある。

該Ｃ−ＭＯＳ構造スイッチは、基板バイアス効果が抑制
されるので、第３図のｂに示すアナログ入力信号ｅｉに
追従している状態での追従特性が良好である。しかしな
がら、Ｃ−ＭＯＳ構造スイッチは、第３図のＣに示すよ
うなオン状態からオフ状態への過渡期に於て、Ｐチャン
ネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトラン
ジスタのスイッチ時間のズレにより、Ｃ−ＭＯＳ構造と
して動作しない。そのため、第３図のｂにおけるオン状
態での信号追従性が良いのに、同図のｄのホールド・レ
ベルの追従性が悪い。サンプルホールド回路は、第３図
のｄに示す、ホールドレベルの状態を用いて、ＡＤ変換
等を行なわせるインターフェイス回路であるから、ホ−
ルドレベルの精度が要求される。

本発明は、上記の基板バイアス効果が補償されたひずみ
の少ない高精度のサンプルホールド回路をも提供するも
のである。

以下本発明を図面と共に実施例に基いて説明する。

第７図は本発明の−実施例を示す構成図である。

同図において、１は入力緩衝増幅器、２はＰチャンネル
ＭＯＳトランジスタ、３はホールド容量、４は出力緩衝
増幅器、５は入力端子、６は出力端子、ｅ，はアナログ
入力信号、ｅｏはサンプルホールド信号、ＳＰはサンプ
リングパルス、Ｖ＋はプラス側電流電圧、Ｖ‐はマイナ
ス側電源電圧を示す。トランジタ１１及び１５は、ダイ
オード接続され、抵抗１６と電源電圧（Ｖ＋−Ｖ‐）に
よって決まる電流を流している。

トランジスタ１１とカレントミラー接続されたトランジ
スタ９及び１０は、定電流源として動作して、トランジ
スタ７，８，１２，１３へバイアス電流を供孫舎する。
一方、トランジスタ１５とカレントミラー接続されたト
ランジスタ１４も定電流源として働き、トランジスタ１
２及び１３にバイアス電流を供孫合する。緩衝増幅器１
は利得１の正相増幅器であるから、トランジスタ７のェ
ミツタ電圧ＶＥ７は次のようになる。ＶＥ７＝ｅｉ＋Ｖ
ＢＥ７ Ｖ８６７はトランジスタ７のベース・ヱミツタ順方向電
圧を示し、以下Ｖ８６は該ベース・ェミッタ順方向電圧
を示すものとする。

一方、トランジスタ８のェミッタ電圧ＶＥ８は、次のよ
うになる。

ＶＥ８＝ｅｏ＋ＶＢＥ８ トランジスタ７及び８のェミッタ電圧は、各々、トラン
ジスタ１２及び１３のベース電圧でもあるからＶ６７及
びＶＥ８の大づ・関係によって、トランジスタ１２及び
１３のいずれか一方がオンする。

トランジスタ１２及び１３は差動接続であるから、トラ
ンジスタ１２を基準にした差動入力電圧Ｖｄは、Ｖｄ＝
ＶＥ７−ＶＥ８＝（ｅ，−ｅ。

）十（ＶＢＥ７一ＶＢＥ８）となる。

トランジスタ７及び８のバイアス電流は、トランジスタ
９及び１０によって与えられ、両者共にほぼ等しいから
、ＶＢＧ７＝ＶＢＥ８となる。それゆえに、Ｖｄ＝ｅｉ
−ｅｏ になる。

Ｖｄが正であれば、トランジスタ１２がオンする。この
時、トランジスタ１２のェミツタ電圧、即ちＰチャンネ
ルＭＯＳトランジスタ２の基板電圧ＶｓＵｂは、ＶＳｕ
ｂ＝Ｖ８７一Ｖ８８．２：ｅｉ＋Ｖ８８７−ＶＢＥねと
なる。

トランジスタ７のバイアス電流とトランジスタ１２のバ
イアス電流を等しくしておけば、ＶＢＥ７三Ｖ８Ｅ，２
と見なせるから、Ｖｓｕｂ三ｅｉ になる。

逆に差敷入力電圧Ｖｄが負であれば、トランジスタ１３
がオンする。

この時、トランジスター３のェミッタ電圧、即ちＰチャ
ンネルＭＯＳトランジスタ２の基板電圧Ｖｓｕｂは、前
記と同様にしてＶｓｕｂニｅ。となる。ところで、サン
プル・ホールド信号ｅｏは、ＰチャンネルＭＯＳトラン
ジスタ２とホールド容量３によって得た信号を、利得１
の正相増幅器４で得た出力である。

従って、ＰチャンネルＭＯＳトランジスタ２のソース電
極には、アナグｏ入力信号ｅｉが印加され、同ドレィン
電極は、サンプルホールド信号ｅｏが得られている。こ
の電圧状態に於て、ＰチャンネルＭＯＳトランジスタ２
の基板電圧Ｖｓｕｂは、前述のごとくアナグロ入力信号
ｅーとサンプルホールド信号ｅｏのどちらか高い電圧に
よって与えられる。したがつて、ＰチヤンネルＭＯＳト
ランジスタ２がオンしている状態では、ソース電位に対
する基板電圧則ち基板バイアス電圧は、常に零に設定さ
れる。

それゆえ、従来の欠陥であった基板バイアス効果による
オン抵抗の変動が抑制され、ゲート電極のしきし、値電
圧も一定にレベルにセットされる。第８図イ〜二は、第
７図に示した本発明の一実施例の動作波形図である。

第８図イは、ァナグロ入力信号ｅｉを示し、第７図に示
す入力緩衝増幅器１に印幼される。第８数ロは、サンプ
リングパルスＳＰを示し、第７図に示すＰチャンネルＭ
ＯＳトランジスタ２のゲート電極に印加される。第８図
ハは、サンプルホールド信号ｅｏを示し、第７図に示す
出力緩衝増幅器４の出力端子６より得られる。第７図に
示す入力緩衝増幅器１及び出力緩衝増幅器４は、正相増
幅器であるから、ＰチャンネルＭＯＳトランジスタ２が
第８図口に示すサンプリング・パルスＳＰによってオン
させられていれば、アナグロ入力信号ｅｉとサンプルホ
ールド信号ｅｏとの位相が同相となり、第８図イ及びハ
に示すタイミングで重り合う。第８図イと、第８図ハに
示すアナグロ入力信号ｅｉ及びサンプルホールド信号ｅ
ｏは、第７図に示すトランジスタ７及び８によって各々
レベル・シフトされトランジスタ１２及び１３に印加こ
れ該トランジスタ対をスイッチさせる。トランジスター
２及び１３のェミッタ電位は、該トランジスタ対のベー
ス電極に印加された信号の大きい方によって決定される
ので、該トランジスタ１２及び１３のェミッタ電位は、
第８図二に示すようになる。したがって＾第７図に示す
ＰチャンネルＭＯＳトランジスタ２が第８図口に示すサ
ンプリングパルスによってオンミせられている期間は、
ＰチャンネルＭＯＳトランジスタ２のソース電極と基板
電極との間の電位差が零になる。以上の理由により、Ｐ
チャンネルＭＯＳトランジスタ２がオンしている状態で
は、基板バイアス効果によるしきい値電圧ＶＴの変動が
種ない。

したがって、オン抵抗が、アナグロ入力信号振幅に依存
せず常に一定に保てるので、ひずみの少ない伝達スイッ
チ素子として、該ＰチャンネルＭＯＳトランジスタ２が
動作する。第９図は当社製ＰチャンネルＭＯＳトランジ
スタについて、基板バイアス電圧を変えた時の出力信号
中に含れる、第２次高調波出力をスペクトルアナラィザ
で観測したものである。

測定回路は、第４図に示す通りであり、ホールド容量３
に１８０（ＰＦ）のものを使用した。ＭＯＳトランジス
タ２のゲート印加パルスＳＰには、パルスを印加せずマ
イナス１０（Ｖ）の一定直流電圧を印加し、該ＭＯＳト
ランジスタを常時オン状態とした。以上の設定のもとで
、該ＭＯＳトランジスタの基板バイアス電圧Ｖｓｕｂを
、本発明によるように信号電圧で変調する方法を用いた
場合、一定バイアス電圧：プラス５（Ｖ）を印加した場
合、−定バイアス電圧：プラス１０（Ｖ）をＥＯ刀ロし
た場合の３方法について実験した結果が第９図の曲線Ａ
，Ｂ，Ｃに示すものである。アナグロ入力信号電圧は、
１０ＶＰ‐Ｐであるので、基板バイアス電圧がプラス５
（Ｖ）は、ＭＯＳトランジスタのソース及びドレン電極
が基板に対して順方向にバイアスされないための限界値
である。第９図に示すように、限界の基板バイアス電圧
値に対する曲線Ｂと本発明による曲線Ａとでは、約７（
ｄＢ）の改善が認められる。以上の説明の如く、本発明
による基板バイアス方法は、従釆例に比べひずみの少な
い伝達スイッチ素子を提供するものであり、もって忠実
なサンプル・ホールド回路を実現するものである。

第１０図に示す回路図は、本発明の他の実施例である。
アナグロ入力信号及びサンプルホールド信号を各々トラ
ンジスタ７及び８でレベルシフトした後、ダイオード１
２′及び１３′によって前記２信号の大きい方の信号で
ＭＯＳトランジスタ２の基板をバイアスするものである
。これにより、トランジスタによるＥＣＬ型スイッチに
必要なバイアス電流源を不要にするものである。第１１
図に示す回路図は、本発明の更に他の実施例である。

レベルシフト用トランジスタ７及び８のェミツタにレベ
ルシフト用抵抗１７及び１８を挿入し、該抵抗１７，１
８（抵抗値Ｒ）とそこを流れる定電流１により、アナグ
ロ入力信号振幅に依存しない一定電圧Ｒ−１をＭＯＳト
ランジスタ２の基板バイアスに用いるものである。これ
により、サンプリングパルスによるバイク・ノイズでＭ
ＯＳトランジスタ２のソース及びドレイン電極が瞬間に
順方向にバイアスされることを防ぐものである。第１２
図に示す回路図は、本発明の別の実施例である。

レベル・シフト用トランジスタ７及び８のヱミッタ定電
流の代に、抵抗１７及び１８で代用させ、定電流源を不
要にするものである。第１３図に示す回路図は、本発明
の更に別の実施例である。これは、緩衝増幅器１及び４
の出力インピーダンスが極めて低いのを利用し、抵抗１
９及び２０、そして同２１及び２２によるブリッジの平
衝点よりダイオード１２及び１３によってＭＯＳトラン
ジスタ２の基板へバイアスを与えるものである。もちろ
ん、抵控１９及び２１は、順方向に接続されたダイオー
ドに置換しても良い。このようにすることにより、トラ
ンジスタ及びそれに必要としたバイアス用トランジスタ
を不要にするものであり、回路の簡素化が図れる。第１
４図に示す回路図は、本出願人によって既に出願した特
頭昭５２−１６６５号明細書及び特願昭５２−２０５５
号明細書に記載のアナログスイッチに、本発明を実施し
た更にまた他の実施例である。

ＭＯＳトランジスタを第４図に示すように、ゲート・ス
イッチとして用いる場合、第９図に示す如く高い周波数
域でひずみが増加してくる。この原因は、ホールド容量
が高い周波数で低インピーダンスを呈し、ＭＯＳトラン
ジスタの負荷が重くなるからである。即ち、ＭＯＳトラ
ンジスタの出力電流に対するｇｍの非線形がひずみ増加
の原因となる。このｇｍ非線形によるひずみについて、
本出願人は演算増幅器による局部帰還をＭＯＳトランジ
スタに施すことによって、ｇｍの線形性を改善した。一
方、ＭＯＳトランジスタを第４図に示す如く使用したゲ
ート・スイッチにてひずみ発生原因は、既に説明した如
くＭＯＳトランジスタのしきＬ・値電圧ＶＴが基板バイ
アス電圧によって変動し、オン抵抗が均一にならないこ
とによる。

このひずみ発生原因の改善は、本発明により改善がなさ
れた。以上より、しきい値電圧ＶＴの変動及びｇｍの非
線形性の両方の改善は、第１４図に示す如く本出願人に
よる特顔昭５２−１６６５号明細書及び袴腰昭５２−２
０５５号明細書に記載の発明と本発明とを絹合せること
によって成される。なお、上記各実施例はＰチャンネル
ＭＯＳトランジスタについて説明したが、Ｎチャンネル
ＭＯＳトランジスタに適用し得るのはもちろんのことで
ある。

以上説明したように本発明は、入力信号に対して一定の
基板バイアス電正を電界効果トランジスタの半導体基板
に印加することにより、基板バイアス効果を抑圧し、オ
ン抵抗を均一ならしめ、ひずみの少ないアナグロ・スイ
ッチが得られ、従ってまた、しきい値電圧の変動を抑え
ることができ、非常に高精度なサンプリング・ホールド
回路が得られる。

また、本発明のサンプリング・ホ−ルド回路は、同一半
導体基板上に容易に集積化可能なものである。

【図面の簡単な説明】

第１図はゲート・スイッチを用いた従来のサンプルホー
ルド回路の構成図、第２図イ〜ハはサンプル・ホールド
回路の動作波形図、第３図は同波形の要部拡大図、第４
図はゲート・スイッチにＭＯＳトランジスタを用いた従
来のサンプルホールド回路の構成図、第５図はゲート・
スイッチにダイオードマトリクスを用いた従釆のサンプ
ルホールド回路の構成図、第６図は半導体基板に形成し
たＭＯＳトランジスタの構成図、第７図は本発明サンプ
ル・ホールド回路の一実施例を示す構成図、第８図イ〜
二は同実施例の動作波形図、第９図は従来のアナログス
イッチと本発明のアナログスイッチの２次高調波発生特
性図、第１０図〜第１４図は本発明の他の各実施例を示
す構成図である。 １…入力緩衝増幅器、２…ＰチャンネルＭＯＳトランジ
スタ、３・・・ホールド容量、４・・・出力緩衝増幅器
、５・・・入力端子、６・・・出力端子、Ｔ，８・・・
レベルシフト用トランジスタ、９，１０，１１，１４，
１５…定電流源用トランジスタ、１２，１３・・・差動
増幅器構成用トランジスタ、１２′，１３′・・・ダイ
オード、１６〜２２・・・抵抗。 第１図第２図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図 第、３図 第１４図

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上に形成したソースおよびドレンと、前
   記両電極間に形成したゲートを備えたＭＯＳ型トランジ
   スタを用いたアナグロ・スイツチであつて、前記半導体
   基板とソースおよびドレンとで形成される接合部にソー
   スに印加される入力信号に対して一定の逆方向バイアス
   電圧となるように前記半導体基板に電圧を印加すること
   を特徴とするアナグロスイツチ。 ２ 入力信号を所定時刻に抽出する抽出手段と、前記抽
   出手段で抽出された前記入力信号を保持する保持手段と
   を備えたサンプル・ホールド回路において、前記抽出手
   段が、前記入力信号が印加される第１の拡散層と、前記
   抽出された信号を出力する第２の拡散層と、前記入力信
   号の抽出を制御するスイツチ信号が印加される制御部と
   が半導体基板に形成された電界効果トランジスタを有し
   、前記半導体基板と前記第１または第２の拡散層とで形
   成される接合部において前記入力信号または前記出力信
   号に対して一定の逆バイアスとなる電圧を、前記半導体
   基板に印加してなることを特徴とするサンプル・ホール
   ド回路。 ３ 特許請求の範囲第２項に記載のサンプル・ホールド
   回路において、保持手段がホールド容量よりなり、抽出
   手段が、入力信号および前記ホールド容量で得られる出
   力信号を比較する比較手段と前記手段で得られた信号が
   半体基板に印加される電界効果トランジスタとからなる
   ことを特徴とするサンプル・ホールド回路。 ４ 特許請求の範囲第３項に記載のサンプル・ホールド
   回路において、比較手段が、入力信号がベースに印加さ
   れる入力用トランジスタと、出力信号がベースに印加さ
   れる出力用トランジスタと、前記入力用トランジスタお
   よび前記出力用トランジスタのエミツタがそれぞれベー
   スに接続され、電界効果トランジスタの半導体基板がエ
   ミツタに共通接続され、さらに差動接続された２個の差
   動トランジスタと、前記入力用トランジスタおよび前記
   出力用トランジスタおよび前記差動用トランジスタがそ
   れぞれ接続された定電流源とからなることを特徴とする
   サンプル・ホールド回路。 ５ 特許請求の範囲第３項に記載のサンプル・ホールド
   回路において、比較手段が、入力信号がベースに印加さ
   れる入力用トランジスタと、出力信号がベースに印加さ
   れる出力用トランジスタと、前記入力用トランジスタお
   よび前記出力用トランジスタのエミツタがそれぞれアノ
   ードに接続され電界効果トランジスタの半導体基板がカ
   ソードに共通接続された２個の比較用ダイオードと、前
   記入力用トランジスタおよび前記出力用トランジスタが
   それぞれ接続された定電流源とからなることを特徴とす
   るサンプル・ホールド回路。 ６ 特許請求の範囲第３項に記載のサンプル・ホールド
   回路において、比較手段が、電界効果トランジスタの入
   力信号が印加される第１の拡散層と電源との間に挿入接
   続された第１の電圧分割手段と、前記ホールド容量と前
   記電圧源との間に挿入接続された第２の電圧分割手段と
   、前記第１および第２の電圧分割手段のそれぞれの電圧
   分割点にアノードがそれぞれ接続され、前記電界効果ト
   ランジスタの半導体基板にカソードが共通接続された２
   個の比較用ダイオードとからなることを特徴とするサン
   プル・ホールド回路。