JPS5851447B2 - Ｆｅｔ アンプ - Google Patents

Ｆｅｔ アンプ

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Publication number
JPS5851447B2
JPS5851447B2 JP49142333A JP14233374A JPS5851447B2 JP S5851447 B2 JPS5851447 B2 JP S5851447B2 JP 49142333 A JP49142333 A JP 49142333A JP 14233374 A JP14233374 A JP 14233374A JP S5851447 B2 JPS5851447 B2 JP S5851447B2
Authority
JP
Japan
Prior art keywords
fet
source
resistor
drain
gate
Prior art date
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Expired
Application number
JP49142333A
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English (en)
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JPS5168759A (en
Inventor
忠雄 吉田
忠男 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Publication of JPS5168759A publication Critical patent/JPS5168759A/ja
Publication of JPS5851447B2 publication Critical patent/JPS5851447B2/ja
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Description

【発明の詳細な説明】 本発明は、例えばオーディオ用アンプなどのプリアンプ
として使用されるＦＥＴアンプにおいて、そのＦ’ＥＴ
の増幅定数μが小さくても高利得が得られるようにする
と共に、その動作を安定化しようとするものである。
まず、高利得アンプの一例について説明しよう。
第１図の例においては、デプレッションタイプのＦＥＴ
１〜３が設けられ、ＦＥＴ１のゲートは入力端子１１に
接続されると共に、抵抗器２１を通じて接地され、その
ソースも接地され、そのドレインがＦ’ＥＴ２のソース
に接続され、ＦＥＴ２のドレインが抵抗器２２を通じて
電源端子１３に接続される。
またＦＥＴ２のドレインが、ＦＥＴ３のゲートに接続さ
れ、ＦＥＴ３のソースが抵抗器２３．２４の直列回路を
通じて接地されると共に、コンデンサ３１を通じて接地
され、ＦＥＴ２のゲートが、抵抗器２３と２４との接続
点に接続される。
さらにＦＥＴ３のドレインが抵抗器２５を通じて端子１
３に接続されると共に、コンデンサ３２を通じて出力端
子１２に接続される。
このような構成によれば、端子１１に信号が供給される
と、これはＦＥＴ１〜３によって順次増幅されて端子１
２に取り出されるが、この場合、ＦＥＴ１，２はカスコ
ード接続とされ、またＦ’ＥＴ３はソース接地とされて
いるので、高利得を得ることができる。
すなわち、μｍ ：ＦＥＴ１の増幅定数 Ｒ２：ＦＥＴ２の増幅定数 Ｒ１：ＦＥＴ１の内部抵抗 Ｒ２：ＦＥＴ２の内部抵抗 Ｒ２：抵抗器２２の値 とすれば、ＦＥＴ１，２による電圧利得ＡＶは、となる
。
従ってＲ２）μｍμ２ρ１とすれば、となり、例えばμ
ｍ、μ２＝５０とすれば、ＡＶ＝２５００となって初段
のＦＥＴ１，２だけでも高利得が得られる。
そしてこのＦＢＴｌ、２に対してＦＥＴ３がソース接地
とされているので、全体としてさらに高利得を得ること
ができる。
またこのように高利得になると、ＦＥＴ１〜３のバイア
スの安定度が問題になるが、ＦＥＴ２のゲートバイアス
は、ＦＥＴ３のソース抵抗器２３゜２４を分割して与え
ているので、抵抗器２４の降下電圧をＦＢＴＩのドレイ
ン・ソース間電圧として設定でき、また抵抗器２３の降
下電圧をＦＥＴ２のドレイン・ソース間電圧として設定
でき、すなわち、 ２３ ２４ ＤＳｔ ＤＳ２ ＧＳ２ ＧＳｓ Ｄ２ 抵抗器２３の降下電圧 抵抗器２４の降下電圧 ＦＥＴ１のドレイン・ソース間電圧 ＦＥＴ２のドレイン・ソース間電圧 ＦＥＴ２のゲート・ソース間電圧 ＦＥＴ３のゲート・ソース間電圧 ＦＥＴ２のドレイン電圧（対接地） となる。
そして、このとき、電圧■２３ ＊ Ｖ２４は、ＦＥＴ
３のドレイン電流及び抵抗器２３．２４により設定でき
る。
さらに、抵抗器２３，２４は、ＦＥＴＩ、２のドレイン
・ソース間電圧を決定するだけでなく、この抵抗器２３
，２４によりＦＥＴ１〜３に対して直流負帰還がかかつ
ているので、安定な増幅を行うことができる。
そしてこの場合、ＦＥＴ３のソースは、コンデンサ３１
によって交流的には接地されているので、上述のように
十分な高利得を得ることができる。
この発明は、このような高利得アンプをさらに安定化す
るものである。
このため、この発明においては、例えば第２図に示すよ
うに、ＦＥＴ１のソースが抵抗器２６を通じて端子１３
とは逆極性の電源端子１４に接続され、ＦＢＴｌの動作
電流が安定化された場合である。
そしてこの例では、ＦＢＴｌのソースがコンデンサ３３
によって交流的にバイパスされ、ＦＥＴ１の利得が補償
されると共に、ＦＥＴ３のドレインより抵抗感２Ｔを通
じてＦＥＴ１のソースに直流負帰還がかけられ、より安
定化されている。
第３図のアンプは、第２図のアンプがレコードの再生イ
コライザアンプとされた場合を示し、抵抗器２７．２８
及びコンデンサ３４．３５がＲＩＡＡ特性を得るための
負帰還用素子であり、抵抗器２９がその基準利得を得る
ための抵抗器である。
そしてこの場合には、利得の大きい負帰還アンプとなる
ので、イコライザ特性の精度がよく、また歪率を低くす
ることができる。
【図面の簡単な説明】
第１図はこの発明を説明するための接続図、第２図及び
第３図はそれぞれ本発明の一例の接続図である。 １〜３はＦＥＴである。

Claims (1)

    【特許請求の範囲】
  1. １ 第１のＦ’ＥＴのソースがソース抵抗器を通じて第
    １の電源に接続されると共に、第１のコンデンサを通じ
    て接地され、上記第１のＦＥＴのドレインが第２のＦＢ
    Ｔのソースに接続され、この第２のＦＥＴのドレインが
    負荷抵抗器を通じて第２の電源に接続されて上記第１及
    び第２のＦＥＴはカスコード接続とされ、第３のＦＥＴ
    のソースがソース抵抗器を通じて接地されてソース接地
    とされ、上記第２のＦＥＴのドレインが上記第３のＦＥ
    Ｔのゲートに直流的に接続され、上記第３のＦＥＴのソ
    ース抵抗器が分割され、その分割点に得られる電圧が上
    記第２のＦＥＴにそのゲートバイアスとして供給される
    と共に、上記第３のＦＥＴのソース抵抗器と並列にコン
    デンサが接続され、上記第３のＦＥＴのドレインと、上
    記第１のＦＥＴのソースとの間に負帰還抵抗器が接続さ
    れ、上記第１のＦＥＴのゲートに入力信号が供給され、
    上記第３のＦＥＴのドレインからその増幅出力が取り出
    されるＦＥＴアンプ。
JP49142333A 1974-12-11 1974-12-11 Ｆｅｔ アンプ Expired JPS5851447B2 (ja)

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JP49142333A JPS5851447B2 (ja) 1974-12-11 1974-12-11 Ｆｅｔ アンプ

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JP49142333A JPS5851447B2 (ja) 1974-12-11 1974-12-11 Ｆｅｔ アンプ

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Publication Number Publication Date
JPS5168759A JPS5168759A (en) 1976-06-14
JPS5851447B2 true JPS5851447B2 (ja) 1983-11-16

Family

ID=15312903

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JP49142333A Expired JPS5851447B2 (ja) 1974-12-11 1974-12-11 Ｆｅｔ アンプ

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5347754A (en) * 1976-10-13 1978-04-28 Matsushita Electric Ind Co Ltd Amplifier
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Title
ELECTRONICS=1965US *

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JPS5168759A (en) 1976-06-14

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