JPS6133707Y2 - - Google Patents
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- JPS6133707Y2 JPS6133707Y2 JP428879U JP428879U JPS6133707Y2 JP S6133707 Y2 JPS6133707 Y2 JP S6133707Y2 JP 428879 U JP428879 U JP 428879U JP 428879 U JP428879 U JP 428879U JP S6133707 Y2 JPS6133707 Y2 JP S6133707Y2
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- 239000003990 capacitor Substances 0.000 description 12
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- 101150073536 FET3 gene Proteins 0.000 description 3
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- 230000000087 stabilizing effect Effects 0.000 description 1
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Description
【考案の詳細な説明】
この考案は、直流的安定化を計つた並列制御プ
ツシユプル形の増幅器に関する。
ツシユプル形の増幅器に関する。
並列制御増幅回路（以下SRPP回路と称す）と
呼ばれる回路は大別して二つある。その１つはダ
ブル・エミツタ・ホロワ形といわれるものでエミ
ツタ抵抗のかわりにトランジスタを挿入し、プツ
シユプル動作をさせるようにした回路であり、他
の１つはトーテム・ポール形といわれるもので一
般のエミツタ接地増幅器のコレクタ抵抗の代わり
にトランジスタを挿入し、プツシユプル動作をさ
せるようにした回路である。そして、この考案は
後者のトーテム・ポール形SRPP回路をFET（電
界効果トランジスタ）によつて構成した場合の改
良に関するものである。
呼ばれる回路は大別して二つある。その１つはダ
ブル・エミツタ・ホロワ形といわれるものでエミ
ツタ抵抗のかわりにトランジスタを挿入し、プツ
シユプル動作をさせるようにした回路であり、他
の１つはトーテム・ポール形といわれるもので一
般のエミツタ接地増幅器のコレクタ抵抗の代わり
にトランジスタを挿入し、プツシユプル動作をさ
せるようにした回路である。そして、この考案は
後者のトーテム・ポール形SRPP回路をFET（電
界効果トランジスタ）によつて構成した場合の改
良に関するものである。
第１図は、前記従来のトーテム・ポール形
SRPP回路をFETによつて構成した場合の回路図
であり、この図においてFET１のドレイン回路
に抵抗２（値ＲS1）およびFET３が直列に介挿
されている。このFET３のゲートはFET１のド
レインに接続されており、またFET１のソース
と接地端子４の間に直流帰還用の抵抗５（値ＲS
１）とバイパス用コンデンサ６が介挿されてい
る。そして、入力端子７に供給される入力信号は
FET１のゲートに加えられ、FET３のソースに
得られる信号がコンデンサ８を介して出力端子９
から出力される。ここで、入力端子７に印加され
る交流入力信号電圧をＶg1、FET１の相互コンダ
クタンスをｇn、FET１のドレイン電流をｉdと
し、抵抗５がコンデンサ６によつて交流的に短絡
されているものとすれば、 ｉd＝ｇn・Ｖg1 ……(1) の関係が成立つ。また、入力端子７に前記交流入
力信号が印加されることによりFET３のゲート
−ソース間に生ずる電圧をＶg2とすれば、 −Ｖg2＝ｉd・ＲS1 ……(2) が得られる。そして、前記(1)式をこの(2)式に代入
すると、 −Ｖg2＝ｇn・Ｖg1・ＲS1 ……(3) なる関係が得られる。一方、FET１とFET３が
プツシユプル動作をするための条件は、 Ｖg1＝−Ｖg2 ……(4) である。しかして、この(4)式を前記(3)式に代入す
ることにより、 ｇn・ＲS1＝１ ……(5) が得られる。すなわち、この(5)式が第１図に示す
SRPP回路がプツシユプル動作をするための条件
であり、この条件のもとに出力に含まれる歪が打
消される。
SRPP回路をFETによつて構成した場合の回路図
であり、この図においてFET１のドレイン回路
に抵抗２（値ＲS1）およびFET３が直列に介挿
されている。このFET３のゲートはFET１のド
レインに接続されており、またFET１のソース
と接地端子４の間に直流帰還用の抵抗５（値ＲS
１）とバイパス用コンデンサ６が介挿されてい
る。そして、入力端子７に供給される入力信号は
FET１のゲートに加えられ、FET３のソースに
得られる信号がコンデンサ８を介して出力端子９
から出力される。ここで、入力端子７に印加され
る交流入力信号電圧をＶg1、FET１の相互コンダ
クタンスをｇn、FET１のドレイン電流をｉdと
し、抵抗５がコンデンサ６によつて交流的に短絡
されているものとすれば、 ｉd＝ｇn・Ｖg1 ……(1) の関係が成立つ。また、入力端子７に前記交流入
力信号が印加されることによりFET３のゲート
−ソース間に生ずる電圧をＶg2とすれば、 −Ｖg2＝ｉd・ＲS1 ……(2) が得られる。そして、前記(1)式をこの(2)式に代入
すると、 −Ｖg2＝ｇn・Ｖg1・ＲS1 ……(3) なる関係が得られる。一方、FET１とFET３が
プツシユプル動作をするための条件は、 Ｖg1＝−Ｖg2 ……(4) である。しかして、この(4)式を前記(3)式に代入す
ることにより、 ｇn・ＲS1＝１ ……(5) が得られる。すなわち、この(5)式が第１図に示す
SRPP回路がプツシユプル動作をするための条件
であり、この条件のもとに出力に含まれる歪が打
消される。
ところで、上記SRPP回路の出力電位（図にお
けるＰ点の電位）の安定性はFET１，３の固有
の特性がいかにそろつているかによつて決定され
るものであるが、このFET１，３に通常の飽和
特性形のFETを用いた場合は、ドレイン抵抗Ｒd
が抵抗２の値ＲS1に比べてきてめて大きいので、
FET１，３の固有の特性のわずかな違いによつ
てＰ点の電位が大きく変動しやすく非常に不安定
となる。したがつて、例えばFET１，３にわず
かな温度特性の違いがあるとすると、周囲温度の
変化に対しＰ点の電位が大きく変動し、実用にな
らなくなつてしまう。
けるＰ点の電位）の安定性はFET１，３の固有
の特性がいかにそろつているかによつて決定され
るものであるが、このFET１，３に通常の飽和
特性形のFETを用いた場合は、ドレイン抵抗Ｒd
が抵抗２の値ＲS1に比べてきてめて大きいので、
FET１，３の固有の特性のわずかな違いによつ
てＰ点の電位が大きく変動しやすく非常に不安定
となる。したがつて、例えばFET１，３にわず
かな温度特性の違いがあるとすると、周囲温度の
変化に対しＰ点の電位が大きく変動し、実用にな
らなくなつてしまう。
また、コンデンサ６は上記SRPP回路がプツシ
ユプル動作をするために欠くことのできないもの
であるが、充分低域まで正常動作させる場合実際
には例えば数100μＦ等の大容量のコンデンサが
必要であり、このためコンデンサ６の形状が大き
くなる、あるいは上記SRPP回路の特性が不安定
になる等の問題点を有している。なお、このコン
デンサ６の容量は、抵抗５の値ＲS1との時定数に
よつて決るものである。
ユプル動作をするために欠くことのできないもの
であるが、充分低域まで正常動作させる場合実際
には例えば数100μＦ等の大容量のコンデンサが
必要であり、このためコンデンサ６の形状が大き
くなる、あるいは上記SRPP回路の特性が不安定
になる等の問題点を有している。なお、このコン
デンサ６の容量は、抵抗５の値ＲS1との時定数に
よつて決るものである。
この考案は、上記従来の問題点を解決すべくな
されたもので、FETを用いたSRPP回路の直流安
定化を大容量のコンデンサを用いずに達成したも
のである。そして、その構成の概略は、入力信号
が供給される第１のFETと、この第１のFETの
ドレイン回路に介挿された第２のFETとを有す
るSRPP回路において、前記第１のFETのドレイ
ンと前記第２のFETのゲート間に介挿された第
２の抵抗と、前記SRPP回路の出力信号に含まれ
る直流分を基準電位と比較し、この直流分の正負
偏位を検出する直流検出器と、前記第２の抵抗に
直列接続され、前記直流検出器の出力が正側に偏
位したときには前記第２の抵抗に流れる電流を減
少させる一方、前記直流検出器の出力が負側に偏
位したときには前記第２の抵抗に流れる電流を増
加させる可変電流源とを具備し、以つて前記
SRPP回路の出力の直流的安定化を計つたもので
ある。
されたもので、FETを用いたSRPP回路の直流安
定化を大容量のコンデンサを用いずに達成したも
のである。そして、その構成の概略は、入力信号
が供給される第１のFETと、この第１のFETの
ドレイン回路に介挿された第２のFETとを有す
るSRPP回路において、前記第１のFETのドレイ
ンと前記第２のFETのゲート間に介挿された第
２の抵抗と、前記SRPP回路の出力信号に含まれ
る直流分を基準電位と比較し、この直流分の正負
偏位を検出する直流検出器と、前記第２の抵抗に
直列接続され、前記直流検出器の出力が正側に偏
位したときには前記第２の抵抗に流れる電流を減
少させる一方、前記直流検出器の出力が負側に偏
位したときには前記第２の抵抗に流れる電流を増
加させる可変電流源とを具備し、以つて前記
SRPP回路の出力の直流的安定化を計つたもので
ある。
以下、図面を参照しこの考案の実施例について
説明する。第２図はこの考案の一実施例である増
幅器の構成を示す回路図であり、この図において
入力端子１１は抵抗１２を介して接地端子１３に
接続されるとともに、FET１４（第１の電界効
果トランジスタ）のゲートに接続され、FET１
４ソースは接地端子１３に接続され、そのドレイ
ンは可変抵抗１５（第１の抵抗）を介しFET１
６（第２の電界効果トランジスタ）のソースに接
続されると共に、抵抗１７（値R1）（第２の抵
抗）を介しFET１６のゲートに接続されてい
る。前記可変抵抗１５の摺動端子はFET１４の
ドレインに接続され、前記FET１６のドレイン
は正電源端子１８に接続されている。そして、以
上が初段のSRPP回路３３を構成しており、この
SRPP回路３３はFET１４のドレインとFET１６
のソース間にFET１４の負荷となると共に、
FET１６の信号発生源となる可変抵抗１５が介
挿され、FET１４のゲートに入力信号を入力
し、FET１６のソースから出力信号を取出すよ
うになている。なお、FET１４，１６は特性の
そろつたものを用いており、また可変抵抗１５は
プツシユプル動作をするFET１４，１６の伝達
特性をそろえるために可変抵抗器を用いている。
説明する。第２図はこの考案の一実施例である増
幅器の構成を示す回路図であり、この図において
入力端子１１は抵抗１２を介して接地端子１３に
接続されるとともに、FET１４（第１の電界効
果トランジスタ）のゲートに接続され、FET１
４ソースは接地端子１３に接続され、そのドレイ
ンは可変抵抗１５（第１の抵抗）を介しFET１
６（第２の電界効果トランジスタ）のソースに接
続されると共に、抵抗１７（値R1）（第２の抵
抗）を介しFET１６のゲートに接続されてい
る。前記可変抵抗１５の摺動端子はFET１４の
ドレインに接続され、前記FET１６のドレイン
は正電源端子１８に接続されている。そして、以
上が初段のSRPP回路３３を構成しており、この
SRPP回路３３はFET１４のドレインとFET１６
のソース間にFET１４の負荷となると共に、
FET１６の信号発生源となる可変抵抗１５が介
挿され、FET１４のゲートに入力信号を入力
し、FET１６のソースから出力信号を取出すよ
うになている。なお、FET１４，１６は特性の
そろつたものを用いており、また可変抵抗１５は
プツシユプル動作をするFET１４，１６の伝達
特性をそろえるために可変抵抗器を用いている。
前記FET１６のソースは次段増幅回路を構成
する演算増幅器１９の反転入力端に接続され、こ
の演算増幅器１９の反転入力端はインピーダンス
素子２０を介して演算増幅器１９の出力端に接続
され、この演算増幅器１９の出力端は出力端子２
１、および抵抗２２（値Ri）を介して演算増幅
器２３の反転入力端にそれぞれ接続され、また演
算増幅器１９の非反転入力端は直流電源２４（電
圧ＶS）を介し接地端子１３に接続されている。
前記演算増幅器２３の非反転入力端は前記直流電
源２４の正電源端に接続され、演算増幅器２３の
反転入力端と出力端間にはコンデンサ２５（値
C1）が介挿されている。そして、上記抵抗２２、
演算増幅器２３、コンデンサ２５がローパスフイ
ルタとして働く積分回路２８（直流検出器）を構
成しており、そのローパスフイルタ特性は次の時
定数τによつて決定される。すなわち、 τ＝Ri・C1 ……(6) によつて決定される。この場合、抵抗２２の値Ｒ
iの自由度が大きいのでコンデンサ２５の容量C1
を比較的小さくすることができる。
する演算増幅器１９の反転入力端に接続され、こ
の演算増幅器１９の反転入力端はインピーダンス
素子２０を介して演算増幅器１９の出力端に接続
され、この演算増幅器１９の出力端は出力端子２
１、および抵抗２２（値Ri）を介して演算増幅
器２３の反転入力端にそれぞれ接続され、また演
算増幅器１９の非反転入力端は直流電源２４（電
圧ＶS）を介し接地端子１３に接続されている。
前記演算増幅器２３の非反転入力端は前記直流電
源２４の正電源端に接続され、演算増幅器２３の
反転入力端と出力端間にはコンデンサ２５（値
C1）が介挿されている。そして、上記抵抗２２、
演算増幅器２３、コンデンサ２５がローパスフイ
ルタとして働く積分回路２８（直流検出器）を構
成しており、そのローパスフイルタ特性は次の時
定数τによつて決定される。すなわち、 τ＝Ri・C1 ……(6) によつて決定される。この場合、抵抗２２の値Ｒ
iの自由度が大きいのでコンデンサ２５の容量C1
を比較的小さくすることができる。
前記演算増幅器２３の出力端は抵抗２６を介し
てトランジスタ２７のコレクタおよびトランジス
タ２７，２９の共通接続されたベースに接続さ
れ、トランジスタ２７，２９のエミツタは各々抵
抗３０，３１を介して正電源端子１８に接続さ
れ、トランジスタ２９のコレクタは前記FET１
６のゲートに接続されている。上記抵抗２６は演
算増幅器２３の出力電圧を定電流化する目的で挿
入されており、また上記トランジスタ２７，２９
および抵抗３０，３１はカーレントミラー回路３
２（可変電流源）を構成し、したがつてトランジ
スタ２７，２９には常に等しい電流が流れるよう
になつている。
てトランジスタ２７のコレクタおよびトランジス
タ２７，２９の共通接続されたベースに接続さ
れ、トランジスタ２７，２９のエミツタは各々抵
抗３０，３１を介して正電源端子１８に接続さ
れ、トランジスタ２９のコレクタは前記FET１
６のゲートに接続されている。上記抵抗２６は演
算増幅器２３の出力電圧を定電流化する目的で挿
入されており、また上記トランジスタ２７，２９
および抵抗３０，３１はカーレントミラー回路３
２（可変電流源）を構成し、したがつてトランジ
スタ２７，２９には常に等しい電流が流れるよう
になつている。
次に、上記構成になる回路の動作について説明
する。
する。
最初に、入力端子１１に交流入力信号が印加さ
れていない場合におけるSRPP回路３３の各部の
状態を考察する。まず、FET１４はゲートとソ
ースが抵抗１２を介して短絡されているためその
ドレイン電流Ｉd1は、Ｉd1＝ＩDSSとなつてい
る。但し、ＩDSSはFET１４のゲート−ソース間
電圧Ｖgs1＝０の時の飽和ドレイン電流である。
また、FET１６のドレイン電流をＩd2、トランジ
スタ２９のコレクタ電流をI2、可変抵抗１５の摺
動端子とFET１６のソース側の端子間の抵抗値
をＲSとすれば、FET１６のゲート−ソース間電
圧ＶgS2は、 ＶgS2＝Ｉd2ＲS＋I2R1 ……(7) となる。したがつて、FET１６の動作点をFET
１４の動作点と一致させる（すなわち、ＶgS2＝
Ｏとする）ために、 Ｉd2ＲS＝I2R1 ……(8) となるべく可変抵抗１５の値ＲS設定しておく。
また、FET１６のソース電位、すなわち演算増
幅器１９の反転入力端の電位V01は演算増幅器１
９の非反転入力端の電位すなわち、直流電源２４
の電圧ＶSにより決定され、V01＝ＶSとなつてい
る。
れていない場合におけるSRPP回路３３の各部の
状態を考察する。まず、FET１４はゲートとソ
ースが抵抗１２を介して短絡されているためその
ドレイン電流Ｉd1は、Ｉd1＝ＩDSSとなつてい
る。但し、ＩDSSはFET１４のゲート−ソース間
電圧Ｖgs1＝０の時の飽和ドレイン電流である。
また、FET１６のドレイン電流をＩd2、トランジ
スタ２９のコレクタ電流をI2、可変抵抗１５の摺
動端子とFET１６のソース側の端子間の抵抗値
をＲSとすれば、FET１６のゲート−ソース間電
圧ＶgS2は、 ＶgS2＝Ｉd2ＲS＋I2R1 ……(7) となる。したがつて、FET１６の動作点をFET
１４の動作点と一致させる（すなわち、ＶgS2＝
Ｏとする）ために、 Ｉd2ＲS＝I2R1 ……(8) となるべく可変抵抗１５の値ＲS設定しておく。
また、FET１６のソース電位、すなわち演算増
幅器１９の反転入力端の電位V01は演算増幅器１
９の非反転入力端の電位すなわち、直流電源２４
の電圧ＶSにより決定され、V01＝ＶSとなつてい
る。
次に、FET１６のソースの電位V01が何らかの
理由で直流的に変動した場合のこの回路の動作に
ついて述べる。まず、FET１６のソースの電位
V01が直流的にプラス側に変動したとすると、演
算増幅器１９の出力はマイナス側に変動する。こ
の演算増幅器１９の出力の変動分は積分回路２８
に入力され、直流電源２４の電圧ＶSと比較され
ることにより検出される。この際、積分回路２８
は入力信号の直流成分に対して一定の利得を有し
ているので、前記演算増幅器１９の出力の変動分
はこの積分回路２８の出力、すなわち演算増幅器
２３の出力はプラス側に変動する。演算増幅器２
３の出力がプラス側に変動するとトランジスタ２
７のコレクタ電流I1は減少し、これに伴ないトラ
ンジスタ２９のコレクタ電流I2も減少する。トラ
ンジスタ２９のコレクタ電流I2が減少すると、抵
抗１７の電圧降下が減少し、FET１６の動作点
はカツトオフ方向に移動する。しかして、FET
１６のソース電位V01はマイナス方向に移動し、
前記FET１６のソース電位V01の変動分が補正さ
れる。逆に、FET１６のソース電位V01がマイナ
ス側に変動したとすると、上記と全く逆の動作と
なり、トランジスタ２９のコレクタ電流I2が増加
し、FET１６の動作点が飽和方向に移動するこ
とにより変動分が補正される。
理由で直流的に変動した場合のこの回路の動作に
ついて述べる。まず、FET１６のソースの電位
V01が直流的にプラス側に変動したとすると、演
算増幅器１９の出力はマイナス側に変動する。こ
の演算増幅器１９の出力の変動分は積分回路２８
に入力され、直流電源２４の電圧ＶSと比較され
ることにより検出される。この際、積分回路２８
は入力信号の直流成分に対して一定の利得を有し
ているので、前記演算増幅器１９の出力の変動分
はこの積分回路２８の出力、すなわち演算増幅器
２３の出力はプラス側に変動する。演算増幅器２
３の出力がプラス側に変動するとトランジスタ２
７のコレクタ電流I1は減少し、これに伴ないトラ
ンジスタ２９のコレクタ電流I2も減少する。トラ
ンジスタ２９のコレクタ電流I2が減少すると、抵
抗１７の電圧降下が減少し、FET１６の動作点
はカツトオフ方向に移動する。しかして、FET
１６のソース電位V01はマイナス方向に移動し、
前記FET１６のソース電位V01の変動分が補正さ
れる。逆に、FET１６のソース電位V01がマイナ
ス側に変動したとすると、上記と全く逆の動作と
なり、トランジスタ２９のコレクタ電流I2が増加
し、FET１６の動作点が飽和方向に移動するこ
とにより変動分が補正される。
次に、入力端子１１に交流入力信号が印加され
た場合の動作について述べる。最初に、抵抗１７
の前記交流入力信号に対する動作を考察すると、
積分回路２８の出力は交流信号に対しては固定さ
れていることから、入力端子１１に交流入力信号
が印加されてもトランジスタ２７のコレクタ電流
I1は変化せず、したがつてトランジスタ２９のコ
レクタ電流I2も変化しない。すなわち、入力端子
１１に交流入力信号が印加されても抵抗１７の電
圧降下は変化せず、常に一定に保たれる。さて、
入力端子１１に交流入力信号が印加されると、こ
の交流入力信号にしたがつてFET１４のドレイ
ン電流Ｉd1が変動する。ここで、抵抗１７に流れ
る電流I2が前述したように常に一定のことから、
前記FET１４のドレイン電流の変動は可変抵抗
１５に流れる電流のみを変動させ、この変動に伴
ない可変抵抗１５の両端に交流入力信号にしたが
つた電圧降下の変動を生じさせる。この電圧降下
の変動は、抵抗１７の電圧降下が常に一定のこと
からFET１６のゲート−ソース間電圧ＶgS2の変
動となる。（すなわち、FET１６の入力信号とな
る。）しかして、前述したようにFET１４とFET
１６の動作点は一致しているので、FET１４と
１６はプツシユプル動作をし、このプツシユプル
動作により入力端子１１に印加された交流入力信
号が低歪率で増幅され、演算増幅器１９に供給さ
れる。そして、この演算増幅器１９は、供給され
た交流信号を再度増幅した後、出力端子２１に出
力する。
た場合の動作について述べる。最初に、抵抗１７
の前記交流入力信号に対する動作を考察すると、
積分回路２８の出力は交流信号に対しては固定さ
れていることから、入力端子１１に交流入力信号
が印加されてもトランジスタ２７のコレクタ電流
I1は変化せず、したがつてトランジスタ２９のコ
レクタ電流I2も変化しない。すなわち、入力端子
１１に交流入力信号が印加されても抵抗１７の電
圧降下は変化せず、常に一定に保たれる。さて、
入力端子１１に交流入力信号が印加されると、こ
の交流入力信号にしたがつてFET１４のドレイ
ン電流Ｉd1が変動する。ここで、抵抗１７に流れ
る電流I2が前述したように常に一定のことから、
前記FET１４のドレイン電流の変動は可変抵抗
１５に流れる電流のみを変動させ、この変動に伴
ない可変抵抗１５の両端に交流入力信号にしたが
つた電圧降下の変動を生じさせる。この電圧降下
の変動は、抵抗１７の電圧降下が常に一定のこと
からFET１６のゲート−ソース間電圧ＶgS2の変
動となる。（すなわち、FET１６の入力信号とな
る。）しかして、前述したようにFET１４とFET
１６の動作点は一致しているので、FET１４と
１６はプツシユプル動作をし、このプツシユプル
動作により入力端子１１に印加された交流入力信
号が低歪率で増幅され、演算増幅器１９に供給さ
れる。そして、この演算増幅器１９は、供給され
た交流信号を再度増幅した後、出力端子２１に出
力する。
以上説明したように、この考案は、SRPP回路
の第１のFETのドレインと第２のFETのゲート
間に介挿された第２の抵抗と、前記SRPP回路の
出力に含まれる直流分を基準電位と比較し、この
直流分の正負偏位を検出する直流検出器と、前記
第２の抵抗に直列接続され、前記直流検出器の出
力が正側に偏位したときには前記第２の抵抗に流
れる電流を減少させる一方、前記直流検出器の出
力が負側に偏位したときには前記第２の抵抗に流
れる電流を増加させる可変電流源とを具備し、こ
れによりSRPP回路の出力の直流的安定化を計つ
ているので、直流的安定度が極めてよい増幅器を
大容量コンデンサを用いないで構成することがで
きる。また、第１のFETと第２のFETがプツシ
ユプル動作をするので、出力に含まれる歪を非常
に少なくすることができる。更に、何らかの理由
でSRPP回路の初段増幅素子に直流帰還が印加で
きない場合、例えばムービングコイル形のカート
リツジに初段増幅素子およびバイアス用抵抗を内
蔵させた場合、この考案によれば２本のリード線
のみをカートリツジから外部に出した状態で、直
流的帰還を外部で操作し得るので互換性等の面で
非常に有効である。
の第１のFETのドレインと第２のFETのゲート
間に介挿された第２の抵抗と、前記SRPP回路の
出力に含まれる直流分を基準電位と比較し、この
直流分の正負偏位を検出する直流検出器と、前記
第２の抵抗に直列接続され、前記直流検出器の出
力が正側に偏位したときには前記第２の抵抗に流
れる電流を減少させる一方、前記直流検出器の出
力が負側に偏位したときには前記第２の抵抗に流
れる電流を増加させる可変電流源とを具備し、こ
れによりSRPP回路の出力の直流的安定化を計つ
ているので、直流的安定度が極めてよい増幅器を
大容量コンデンサを用いないで構成することがで
きる。また、第１のFETと第２のFETがプツシ
ユプル動作をするので、出力に含まれる歪を非常
に少なくすることができる。更に、何らかの理由
でSRPP回路の初段増幅素子に直流帰還が印加で
きない場合、例えばムービングコイル形のカート
リツジに初段増幅素子およびバイアス用抵抗を内
蔵させた場合、この考案によれば２本のリード線
のみをカートリツジから外部に出した状態で、直
流的帰還を外部で操作し得るので互換性等の面で
非常に有効である。
第１図は、従来のSRPP回路の一例を示す回路
図、第２図は、この考案の一実施例を示す回路図
である。 １４……第１の電界効果トランジスタ
（FET）、１５……第１の抵抗（可変抵抗）、１６
……第２の電界効果トランジスタ（FET）、１７
……第２の抵抗（抵抗）、２８……直流検出器
（積分回路）、３２……可変電流源（カーレントミ
ラー回路）、３３……SRPP回路。
図、第２図は、この考案の一実施例を示す回路図
である。 １４……第１の電界効果トランジスタ
（FET）、１５……第１の抵抗（可変抵抗）、１６
……第２の電界効果トランジスタ（FET）、１７
……第２の抵抗（抵抗）、２８……直流検出器
（積分回路）、３２……可変電流源（カーレントミ
ラー回路）、３３……SRPP回路。
Claims (1)
- 第１の電界効果トランジスタのドレインと第２
の電界効果トランジスタのソース間に第１の抵抗
を介挿し、前記第１の電界効果トランジスタのゲ
ートに入力信号を入力し、前記第２の電界効果ト
ランジスタのソースから出力信号を取出す並列制
御プツシユプル増幅回路において、前記第１の電
界効果トランジスタのドレインと前記第２の電界
効果トランジスタのゲート間に介挿された第２の
抵抗と、前記出力信号に含まれる直流分を基準電
位と比較し、この直流分の正負偏位を検出する直
流検出器と、前記第２の抵抗に直列接続され、前
記直流検出器の出力が正側に偏位したときには前
記第２の抵抗に流れる電流を減少させる一方、前
記直流検出器の出力が負側に偏位したときには前
記第２の抵抗に流れる電流を増加させる可変電流
源とを具備することを特徴とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP428879U JPS6133707Y2 (ja) | 1979-01-18 | 1979-01-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP428879U JPS6133707Y2 (ja) | 1979-01-18 | 1979-01-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55104819U JPS55104819U (ja) | 1980-07-22 |
| JPS6133707Y2 true JPS6133707Y2 (ja) | 1986-10-02 |
Family
ID=28809086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP428879U Expired JPS6133707Y2 (ja) | 1979-01-18 | 1979-01-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6133707Y2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5648743A (en) * | 1993-08-10 | 1997-07-15 | Fujitsu Limited | Amplifying circuit for an integrated circuit with low-noise characteristic |
| JP4965506B2 (ja) * | 2008-05-10 | 2012-07-04 | 健 赤石 | 低歪率増幅器 |
-
1979
- 1979-01-18 JP JP428879U patent/JPS6133707Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55104819U (ja) | 1980-07-22 |
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