JPS6079809A - Ｃｍｏｓ演算増幅器 - Google Patents
Ｃｍｏｓ演算増幅器Info
- Publication number
- JPS6079809A JPS6079809A JP58187335A JP18733583A JPS6079809A JP S6079809 A JPS6079809 A JP S6079809A JP 58187335 A JP58187335 A JP 58187335A JP 18733583 A JP18733583 A JP 18733583A JP S6079809 A JPS6079809 A JP S6079809A
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- Japan
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- differential
- push
- stage
- pull
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＡＤ 、 ＤＡ変換器のサンプルホールド増
幅器やデグリッチ増幅器等に使用される低歪率のＣＭＯ
Ｓ演算増幅器に関する。
幅器やデグリッチ増幅器等に使用される低歪率のＣＭＯ
Ｓ演算増幅器に関する。
背景技術とその問題点
例えば８ミリビデオと呼ばれる機器においては、音声信
号をＰＣＭ記録することが提案されている。
号をＰＣＭ記録することが提案されている。
その場合にＰＣＭ録再系などに用いられるＡＤ変換器や
ＤＡ変換器は、ポータプルユースに対応するためにはＣ
ＭＯＳプロセスによる低消費電力設計が必要である。
ＤＡ変換器は、ポータプルユースに対応するためにはＣ
ＭＯＳプロセスによる低消費電力設計が必要である。
ところでＰＣＭ用途のＡＤ変換器やＤＡ変換器では、広
帯域オーディオ信号を取扱うためにサンプルボールド増
幅器やデグリッチ増幅器などのリニア回路が必要となる
。一方ＣＭＯＳプロセスは、従来デジタル回路を主たる
設計対象としているため上述のようなリニア回路につい
ては考慮がなされていない。
帯域オーディオ信号を取扱うためにサンプルボールド増
幅器やデグリッチ増幅器などのリニア回路が必要となる
。一方ＣＭＯＳプロセスは、従来デジタル回路を主たる
設計対象としているため上述のようなリニア回路につい
ては考慮がなされていない。
すなわち第１図は従来一般に使用されているＣＭＯＳ構
成の演算増幅器ＩＣの等節回路である。図において回路
は、カレントミラー負荷（１）を有するＰチャンネルＭ
Ｏ８ＦＥＴによる差動入力段（２）及びＮチャンネルＭ
Ｏ８ＦＥＴによる出力段（３）から成る２段増幅器であ
る。なお（２ａ） 、 （２ｂ）は反転及び非反転の入
力端子、（４）は出力端子である。
成の演算増幅器ＩＣの等節回路である。図において回路
は、カレントミラー負荷（１）を有するＰチャンネルＭ
Ｏ８ＦＥＴによる差動入力段（２）及びＮチャンネルＭ
Ｏ８ＦＥＴによる出力段（３）から成る２段増幅器であ
る。なお（２ａ） 、 （２ｂ）は反転及び非反転の入
力端子、（４）は出力端子である。
そしてこの回路で直流利得を上げるには使用するＦＥＴ
０サイズを大きくすることなどの方法がとられている。
０サイズを大きくすることなどの方法がとられている。
しかしながらとのよ５にＦＥＴＱサイズを大きくすると
、オンチップ化された増幅器のサイズが結果的に大きく
なり、ファイン化の要求の著しいＣＭＯＳデジタルプロ
セスの方向とは必ずしも一致しない。
、オンチップ化された増幅器のサイズが結果的に大きく
なり、ファイン化の要求の著しいＣＭＯＳデジタルプロ
セスの方向とは必ずしも一致しない。
これに対してＦＥＴのチャネル長りを小さくしても結果
的に使用上十分な直流利得を得ることは可能ではある。
的に使用上十分な直流利得を得ることは可能ではある。
しかしこの方法では製造プロセスのばらつきにより増幅
器を構成するＭＯＳＦＥＴのデバイスパラメータが変動
しやすくなり、このことは増幅器の動作点が変化するこ
とを意味している。
器を構成するＭＯＳＦＥＴのデバイスパラメータが変動
しやすくなり、このことは増幅器の動作点が変化するこ
とを意味している。
従って歪率特性の劣化が生じ、これは増幅器の動作電圧
が低くなるほど著しくなる。何故なら第１図のように１
種類の増幅段（ＰＭＯ８による差動入力段及びＮＭＯ８
による出力段）のみで入力信号の全サイクルの増幅を扱
うには、許される歪率最小となる動作点の許容範囲が狭
いためである。
が低くなるほど著しくなる。何故なら第１図のように１
種類の増幅段（ＰＭＯ８による差動入力段及びＮＭＯ８
による出力段）のみで入力信号の全サイクルの増幅を扱
うには、許される歪率最小となる動作点の許容範囲が狭
いためである。
ところでＡＤ 、 ＤＡ変換器を構成するデジタル回路
と共に上述の演算増幅器をオンチップ化する場合、動作
電圧は、デジタル回路が通常５ｖ動作である点から考え
て、アナログ回路も同様の５■単一動作であることが望
ましい。しかしながら上述のように低電圧動作における
一般的な回路構成のＣＭＯＳ演算増幅器は、デバイスパ
ラメータのばらつきにより歪率特性が変化しやすい。
と共に上述の演算増幅器をオンチップ化する場合、動作
電圧は、デジタル回路が通常５ｖ動作である点から考え
て、アナログ回路も同様の５■単一動作であることが望
ましい。しかしながら上述のように低電圧動作における
一般的な回路構成のＣＭＯＳ演算増幅器は、デバイスパ
ラメータのばらつきにより歪率特性が変化しやすい。
発明の目的
本発明はこのような点にがんがみ、低電圧動作で歪率特
性が良く、設計の自由度の高いＣＭＯ８演算増幅器を提
供するものである。
性が良く、設計の自由度の高いＣＭＯ８演算増幅器を提
供するものである。
発明の概要
本発明は、ＣＭＯＳ構成の差動増幅器を２組対象形に設
け、これらの差動増幅器にてそれぞれ入力信号の正側部
分及び負側部分を増幅させると共に、上記差動増幅器の
出力をプッシュプル回路を介して取り出すようにしたこ
とを特徴とするＣＭＯＳ演算増幅器であって、これによ
れば低電圧動作で歪率特性が良く、設計の自由度も高く
なる。
け、これらの差動増幅器にてそれぞれ入力信号の正側部
分及び負側部分を増幅させると共に、上記差動増幅器の
出力をプッシュプル回路を介して取り出すようにしたこ
とを特徴とするＣＭＯＳ演算増幅器であって、これによ
れば低電圧動作で歪率特性が良く、設計の自由度も高く
なる。
実施例
第２図において、カレントミラー負荷ａυを有するＮチ
ャンネルＭＯ８ＦＥＴによる差動入力段α２と、カレン
トミラー負荷（１３）を有するＰチャンネルＭＯ８ＦＥ
Ｔによる差動入力段（１４）とが対象形に設けられる。
ャンネルＭＯ８ＦＥＴによる差動入力段α２と、カレン
トミラー負荷（１３）を有するＰチャンネルＭＯ８ＦＥ
Ｔによる差動入力段（１４）とが対象形に設けられる。
なおα５）、（１６）は定電流源である。そして差動入
力段（１２）、（１４）からの信号がプッシュプル構成
の出力段（Ｉ７）を通じて取り出される。
力段（１２）、（１４）からの信号がプッシュプル構成
の出力段（Ｉ７）を通じて取り出される。
この回路において、反転、非反転の入力端子（２ａ）、
（２ｂ）に信号が供給されると、入力信号の正、負の半
サイクルがそれぞれ人力段α２）、（１４）の差動増幅
器で増幅され、出力段αηでプッシュプル増幅されて出
力端子（４）に取り出される。
（２ｂ）に信号が供給されると、入力信号の正、負の半
サイクルがそれぞれ人力段α２）、（１４）の差動増幅
器で増幅され、出力段αηでプッシュプル増幅されて出
力端子（４）に取り出される。
従ってプッシュプル動作によって歪が低減し、またそれ
ぞれの差動増幅器は入力信号の半サイクルだけ扱えれば
よいので、設計の自由度が上がり、歪率最小となる動作
点範囲も広くなる。
ぞれの差動増幅器は入力信号の半サイクルだけ扱えれば
よいので、設計の自由度が上がり、歪率最小となる動作
点範囲も広くなる。
すなわち低電源電圧で動作するＣＭＯＳ構成の演算増幅
器において、従来の回路形式では入力信号の全サイクル
を一種類の増幅段で扱っていたため、構成するＭＯＳＦ
ＥＴの特性変動、特にＶＴＲ（閾電圧）のばらつきによ
り増幅段の動作点が変化した場合歪率が悪化しやすい。
器において、従来の回路形式では入力信号の全サイクル
を一種類の増幅段で扱っていたため、構成するＭＯＳＦ
ＥＴの特性変動、特にＶＴＲ（閾電圧）のばらつきによ
り増幅段の動作点が変化した場合歪率が悪化しやすい。
これは電源電圧が低いために起きる本質的な問題であり
、電源電圧が逆に高ければ起きにくい。
、電源電圧が逆に高ければ起きにくい。
そこで上述の回路では入力信号を正、負に分けて、正の
サイクルに対して増幅する差動入力段及び出力段と負の
サイクルに対して増幅する差動入力段及び出力段とのプ
ッシュプル構成により上述の問題点の解決をはかる。ま
た片側増幅器は入力信号の半サイクルのみを扱えばよい
ので動作点の多少の変動により半サイクルの増幅信号の
歪が悪化しても他方の半サイクルの増幅信号には影響を
与えない。さらにプッシュプル増幅により主として２次
の歪を打消す効果がある。 − このようにして低電圧動作で歪率特性が良く、設計の自
由度も高い回路を得ることができる。
サイクルに対して増幅する差動入力段及び出力段と負の
サイクルに対して増幅する差動入力段及び出力段とのプ
ッシュプル構成により上述の問題点の解決をはかる。ま
た片側増幅器は入力信号の半サイクルのみを扱えばよい
ので動作点の多少の変動により半サイクルの増幅信号の
歪が悪化しても他方の半サイクルの増幅信号には影響を
与えない。さらにプッシュプル増幅により主として２次
の歪を打消す効果がある。 − このようにして低電圧動作で歪率特性が良く、設計の自
由度も高い回路を得ることができる。
ところで上述の回路はプッシュプル増幅であるから、入
力の正のサイクルを増幅する回路と負のサイクルを増幅
する回路の各々について動作電流、利得などのマツチン
グがとれていることが望ましい。以下そのための条件に
ついて説明する。なお、ＭＯＳＦＥＴの飽和領域におけ
る理論的な電流・電圧特性としてＳｃｈｉｃｌｕｎａｎ
−Ｈｏｄｇｅｓモデルを採用する。
力の正のサイクルを増幅する回路と負のサイクルを増幅
する回路の各々について動作電流、利得などのマツチン
グがとれていることが望ましい。以下そのための条件に
ついて説明する。なお、ＭＯＳＦＥＴの飽和領域におけ
る理論的な電流・電圧特性としてＳｃｈｉｃｌｕｎａｎ
−Ｈｏｄｇｅｓモデルを採用する。
すなわちＭＯＳのドレイン電流を２次式（Ｓｃｈｉｃｈ
ｍａｎ−Ｈｏｄｇｅｓモデル）で表わすと但し５−−１
β：２ｍパラメータ、ｖＴＨ：ｔ、きい電圧、△Ｌチャ
ネル長変調パラメータ 従って ｇｍ＝２ｓβ（ＶＧＳ−ＶＴＲ） （１＋△Ｌ
ＶＤＳ）となる。
ｍａｎ−Ｈｏｄｇｅｓモデル）で表わすと但し５−−１
β：２ｍパラメータ、ｖＴＨ：ｔ、きい電圧、△Ｌチャ
ネル長変調パラメータ 従って ｇｍ＝２ｓβ（ＶＧＳ−ＶＴＲ） （１＋△Ｌ
ＶＤＳ）となる。
なお以下の説明でサフィックスは図面の素子のサフィッ
クスに一致されている。
クスに一致されている。
終段ＦＥＴＱ７ 、Ｑｓを流れる動作電流はＩＤＳ７
＝ ＩＤ５８となるためには終段ＦＥＴＱ７ 、 Ｑｓ
の利得は Ｇｖ８＝（■Ｇ５８−■ＴＨＮ）（△ＬＮ＋△ＬＰ）１
〉△ＬＮＶＤＳ８ Ｇｖｒ ＝ Ｇｖｓとなるたメニハ とすれば終段ＰＭＯＳ 、 ＮＭＯＳはコンプリメンタ
リな静特性となり、プッシュプル動作を低歪率で行なえ
る。
＝ ＩＤ５８となるためには終段ＦＥＴＱ７ 、 Ｑｓ
の利得は Ｇｖ８＝（■Ｇ５８−■ＴＨＮ）（△ＬＮ＋△ＬＰ）１
〉△ＬＮＶＤＳ８ Ｇｖｒ ＝ Ｇｖｓとなるたメニハ とすれば終段ＰＭＯＳ 、 ＮＭＯＳはコンプリメンタ
リな静特性となり、プッシュプル動作を低歪率で行なえ
る。
また上側増幅器の各ＦＥＴＱ１ｓ Ｑ２を流れる動作電
ＩＤ８１′−βＮＳ１′（■０８１′−■ＴＨＮ）２（
１＋△ＬＮｖＤ８１′）ＩＤ８２′＝βＰＳ２′（■Ｓ
２’ ＶＴＨＰ）２（１＋△ＬＰＶＤＳ２′）ＩＤ５ｌ
−ＩＤＳ２、ＩＤ５１′＝より８２′となるためにはＶ
Ｑ３１ ”’ＶＧＳＩ’ 、 ＶＧＳ２ ’−＝ｚＶＧ
Ｓ２’ 、 ＶＴＲＰ”’ＶＴＨＮ ９８１ ＝Ｓ１
ｊＳ２＝Ｓ２’のとき ＩＤ５Ｉ ＝ ＩＤ５１’＝
ＩＤ５２−ｌＤＳ２下側増幅器の各ＦＥＴＱ３ｓ Ｑ４
について同様にＩＤ５３”’ＩＤ５４ ＩＤ５３＝ＩＤ
Ｓ４’となる条件をめると■ＧＳ３〜■ＧＳ３′・■Ｇ
Ｓ４〜ｖＧＳ４′、■ＴＨＰ＝ｖＴＨＮ、Ｓ３−８３′
。
ＩＤ８１′−βＮＳ１′（■０８１′−■ＴＨＮ）２（
１＋△ＬＮｖＤ８１′）ＩＤ８２′＝βＰＳ２′（■Ｓ
２’ ＶＴＨＰ）２（１＋△ＬＰＶＤＳ２′）ＩＤ５ｌ
−ＩＤＳ２、ＩＤ５１′＝より８２′となるためにはＶ
Ｑ３１ ”’ＶＧＳＩ’ 、 ＶＧＳ２ ’−＝ｚＶＧ
Ｓ２’ 、 ＶＴＲＰ”’ＶＴＨＮ ９８１ ＝Ｓ１
ｊＳ２＝Ｓ２’のとき ＩＤ５Ｉ ＝ ＩＤ５１’＝
ＩＤ５２−ｌＤＳ２下側増幅器の各ＦＥＴＱ３ｓ Ｑ４
について同様にＩＤ５３”’ＩＤ５４ ＩＤ５３＝ＩＤ
Ｓ４’となる条件をめると■ＧＳ３〜■ＧＳ３′・■Ｇ
Ｓ４〜ｖＧＳ４′、■ＴＨＰ＝ｖＴＨＮ、Ｓ３−８３′
。
５４＝ｓ４’のときＩＤ５３＝ＩＤＳ３’＝ＩＤＳ４＝
ＩＤＳ４一方上側増幅器の利得は 下側増幅器の利得は Ｇｄ２＝（ＶＧＳ３−ＶＴＲＰ） （△ＬＮ十△Ｌｐ、
）Ｇｄ １＝ Ｇｄ ｚとなるためには 従ってＶＴＨＰ”ＶＴＨＮならばＶＧＳ １ ’ｖＶＧ
ｓ ａとすることにより利得のマツチングをとることが
できる。
ＩＤＳ４一方上側増幅器の利得は 下側増幅器の利得は Ｇｄ２＝（ＶＧＳ３−ＶＴＲＰ） （△ＬＮ十△Ｌｐ、
）Ｇｄ １＝ Ｇｄ ｚとなるためには 従ってＶＴＨＰ”ＶＴＨＮならばＶＧＳ １ ’ｖＶＧ
ｓ ａとすることにより利得のマツチングをとることが
できる。
さらに上側増幅器と下側増幅器の動作電流をマツチング
させるためにはＩＤＳ １＝ ＩＤＳ ａとおくととな
るように初段ＦＥＴサイズを決めればよい。
させるためにはＩＤＳ １＝ ＩＤＳ ａとおくととな
るように初段ＦＥＴサイズを決めればよい。
さらに上側増幅器についてカレントミラー負荷ＦＥＴＱ
２及び定電流ＦＥＴＱＩＩを流れる動作電流はＩＤ５ｔ
ｘ’＝２ＩＤｓｚであるから と設定すればよい 一方下側増幅器のＦＥＴＱ４、Ｑ１２についても同様に
してＩＤ５１２””２ＩＤＳ４となる条件からと設定す
ればよい。
２及び定電流ＦＥＴＱＩＩを流れる動作電流はＩＤ５ｔ
ｘ’＝２ＩＤｓｚであるから と設定すればよい 一方下側増幅器のＦＥＴＱ４、Ｑ１２についても同様に
してＩＤ５１２””２ＩＤＳ４となる条件からと設定す
ればよい。
さらに上側増幅器のバイアス段について各ＦＥＴＱ９
、Ｑｔｏ 、 Ｑｕを流れる動作電流は３１１’−８ｌ
ｌ−８ＩＯ１またＩＤ５９−ｌＤＳＩＯとなる条件をめ
ると 同様に下側増幅器のＦＥＴＱ１’２、Ｑ１３ 、Ｑ１４
についても８１２′＝Ｓ１２＝Ｓ１３ 、ＩＤ５１３”
”ＩＤ５１４なる条件よりとすればよい。
、Ｑｔｏ 、 Ｑｕを流れる動作電流は３１１’−８ｌ
ｌ−８ＩＯ１またＩＤ５９−ｌＤＳＩＯとなる条件をめ
ると 同様に下側増幅器のＦＥＴＱ１’２、Ｑ１３ 、Ｑ１４
についても８１２′＝Ｓ１２＝Ｓ１３ 、ＩＤ５１３”
”ＩＤ５１４なる条件よりとすればよい。
発明の効果
本発明によれば、低電圧動作で歪率特性が良く、設計の
自由度の高いＣＭＯ８演算増幅器を得ることができた。
自由度の高いＣＭＯ８演算増幅器を得ることができた。
第１図は従来の回路の構成図、第２図は本発明の一例の
構成図である。 （２ａ） 、（２ｂ）は入力端子、（４）は出力端子、
（１，２）、ＱＪ）は入力段、（１７） ｔ−ｉプッシ
ュプル構成の出力段である。
構成図である。 （２ａ） 、（２ｂ）は入力端子、（４）は出力端子、
（１，２）、ＱＪ）は入力段、（１７） ｔ−ｉプッシ
ュプル構成の出力段である。
Claims (1)
- ＣＭＯ８構成の差動増幅器を２組対象形に設け、これら
の差動増幅器にてそれぞれ入力信号の正側部分及び負側
部分を増幅させると共に、上記差動増幅器の出力をプッ
シュプル回路を介して取り出すようにしたことを特徴と
するＣＭＯ８演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187335A JPS6079809A (ja) | 1983-10-06 | 1983-10-06 | Ｃｍｏｓ演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187335A JPS6079809A (ja) | 1983-10-06 | 1983-10-06 | Ｃｍｏｓ演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079809A true JPS6079809A (ja) | 1985-05-07 |
Family
ID=16204193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187335A Pending JPS6079809A (ja) | 1983-10-06 | 1983-10-06 | Ｃｍｏｓ演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079809A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230206A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力増幅回路 |
| JPH032707U (ja) * | 1989-05-30 | 1991-01-11 | ||
| US5285168A (en) * | 1991-09-18 | 1994-02-08 | Hitachi, Ltd. | Operational amplifier for stably driving a low impedance load of low power consumption |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166313A (en) * | 1979-06-14 | 1980-12-25 | Seiko Epson Corp | Operational amplifier |
-
1983
- 1983-10-06 JP JP58187335A patent/JPS6079809A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55166313A (en) * | 1979-06-14 | 1980-12-25 | Seiko Epson Corp | Operational amplifier |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62230206A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | 電力増幅回路 |
| JPH032707U (ja) * | 1989-05-30 | 1991-01-11 | ||
| US5285168A (en) * | 1991-09-18 | 1994-02-08 | Hitachi, Ltd. | Operational amplifier for stably driving a low impedance load of low power consumption |
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