JPH0973102A - 薄膜トランジスタ回路および画像表示装置 - Google Patents
薄膜トランジスタ回路および画像表示装置Info
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- JPH0973102A JPH0973102A JP4651196A JP4651196A JPH0973102A JP H0973102 A JPH0973102 A JP H0973102A JP 4651196 A JP4651196 A JP 4651196A JP 4651196 A JP4651196 A JP 4651196A JP H0973102 A JPH0973102 A JP H0973102A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 動作速度、保持特性等の点で薄膜トランジス
タ回路の特性を大幅に向上させる。 【解決手段】 絶縁性基板１１上に複数の薄膜トランジ
スタを形成して薄膜トランジスタ回路を構成する。この
薄膜トランジスタにおいて、活性層となる多結晶シリコ
ン薄膜１２のチャネル領域１２ａを間においてゲート電
極１６と対向するように導電性電極１４を配置する。ま
た、この導電性電極１４に同一の一定電圧を印加する。
導電性電極１４への電圧の印加により閾値電圧をシフト
させれば、ｎチャネル型トランジスタの閾値電圧の絶対
値とｐチャネル型トランジスタの閾値電圧の絶対値とを
ほぼ等しくすることができる。また、薄膜トランジスタ
のチャネル長、薄膜トランジスタが構成する回路の種
類、薄膜トランジスタに印加される電圧等に応じても閾
値電圧を適正に設定することができる。
タ回路の特性を大幅に向上させる。 【解決手段】 絶縁性基板１１上に複数の薄膜トランジ
スタを形成して薄膜トランジスタ回路を構成する。この
薄膜トランジスタにおいて、活性層となる多結晶シリコ
ン薄膜１２のチャネル領域１２ａを間においてゲート電
極１６と対向するように導電性電極１４を配置する。ま
た、この導電性電極１４に同一の一定電圧を印加する。
導電性電極１４への電圧の印加により閾値電圧をシフト
させれば、ｎチャネル型トランジスタの閾値電圧の絶対
値とｐチャネル型トランジスタの閾値電圧の絶対値とを
ほぼ等しくすることができる。また、薄膜トランジスタ
のチャネル長、薄膜トランジスタが構成する回路の種
類、薄膜トランジスタに印加される電圧等に応じても閾
値電圧を適正に設定することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置等の
画像表示装置における駆動回路に好適な薄膜トランジス
タ回路およびその薄膜トランジスタ回路を用いたアクテ
ィブマトリクス駆動方式の画像表示装置に関するもので
ある。
画像表示装置における駆動回路に好適な薄膜トランジス
タ回路およびその薄膜トランジスタ回路を用いたアクテ
ィブマトリクス駆動方式の画像表示装置に関するもので
ある。
【０００２】
【従来の技術】現在、広く実用化されている画像表示装
置の１つとして、アクティブマトリクス駆動方式の画像
表示装置がよく知られている。この種の画像表示装置
は、図１９（ａ）に示すように、画素アレイ１０１と、
走査信号線駆動回路１０２と、データ信号線駆動回路１
０３とを備えている。
置の１つとして、アクティブマトリクス駆動方式の画像
表示装置がよく知られている。この種の画像表示装置
は、図１９（ａ）に示すように、画素アレイ１０１と、
走査信号線駆動回路１０２と、データ信号線駆動回路１
０３とを備えている。
【０００３】走査信号線駆動回路１０２は、同期信号Ｃ
ＫＧ・ＧＰＳおよびスタートパルスＳＰＧを用いて、画
素アレイ１０１における後述の各走査信号線ＧＬj,ＧＬ
j+1…に対して走査信号を出力する。一方、データ信号
線駆動回路１０３は、同期信号ＣＫＳおよびスタートパ
ルスＳＰＳを用いて、入力された映像信号ＤＡＴを後述
のデータ信号線ＳＬi,ＳＬi+1 …に転送（または、増幅
して転送）する。
ＫＧ・ＧＰＳおよびスタートパルスＳＰＧを用いて、画
素アレイ１０１における後述の各走査信号線ＧＬj,ＧＬ
j+1…に対して走査信号を出力する。一方、データ信号
線駆動回路１０３は、同期信号ＣＫＳおよびスタートパ
ルスＳＰＳを用いて、入力された映像信号ＤＡＴを後述
のデータ信号線ＳＬi,ＳＬi+1 …に転送（または、増幅
して転送）する。
【０００４】画素アレイ１０１においては、多数の走査
信号線ＧＬj,ＧＬj+1 …と多数のデータ信号線ＳＬi,Ｓ
Ｌi+1 …とが交差する状態で配されており、隣接する２
本の走査信号線ＧＬ・ＧＬと隣接する２本のデータ信号
線ＳＬ・ＳＬとで包囲された部分に画素（図中、ＰＩＸ
にて示す）１０４が設けられている。このように、画素
１０４…は、画素アレイ１０１内でマトリクス状に配列
されており、１列当たりに１本のデータ信号線ＳＬが割
り当てられ、１行当たりに１本の走査信号線ＧＬが割り
当てられている。
信号線ＧＬj,ＧＬj+1 …と多数のデータ信号線ＳＬi,Ｓ
Ｌi+1 …とが交差する状態で配されており、隣接する２
本の走査信号線ＧＬ・ＧＬと隣接する２本のデータ信号
線ＳＬ・ＳＬとで包囲された部分に画素（図中、ＰＩＸ
にて示す）１０４が設けられている。このように、画素
１０４…は、画素アレイ１０１内でマトリクス状に配列
されており、１列当たりに１本のデータ信号線ＳＬが割
り当てられ、１行当たりに１本の走査信号線ＧＬが割り
当てられている。
【０００５】液晶表示装置の場合、各画素１０４は、図
１９（ｂ）に示すように、スイッチング素子であるトラ
ンジスタＴと、液晶容量ＣL を有する画素容量ＣP とに
よって構成されている。一般に、アクティブマトリクス
型液晶表示装置における画素容量ＣP は、表示を安定さ
せるために、液晶容量ＣL と並行に付加された補助容量
ＣS を有している。補助容量ＣS は、液晶容量ＣL やト
ランジスタＴのリーク電流、トランジスタＴのゲート・
ソース間容量、画素電極・信号線間容量等の寄生容量に
よる画素電位の変動、液晶容量ＣL の表示データ依存性
等の影響を最小限に抑えるために必要となる。
１９（ｂ）に示すように、スイッチング素子であるトラ
ンジスタＴと、液晶容量ＣL を有する画素容量ＣP とに
よって構成されている。一般に、アクティブマトリクス
型液晶表示装置における画素容量ＣP は、表示を安定さ
せるために、液晶容量ＣL と並行に付加された補助容量
ＣS を有している。補助容量ＣS は、液晶容量ＣL やト
ランジスタＴのリーク電流、トランジスタＴのゲート・
ソース間容量、画素電極・信号線間容量等の寄生容量に
よる画素電位の変動、液晶容量ＣL の表示データ依存性
等の影響を最小限に抑えるために必要となる。
【０００６】トランジスタＴのゲートは、走査信号線Ｇ
Ｌj に接続されている。また、液晶容量ＣL および補助
容量ＣS の一方の電極は、トランジスタＴのドレインお
よびソースを介してデータ信号線ＳＬi に接続されてい
る。液晶容量ＣL の他方の電極は、液晶セルを挟んで対
向電極に接続され、補助容量ＣS の他方の電極は、全画
素に共通の図示しない共通電極線（Cs on Common構造の
場合）、または隣接する走査信号線ＧＬ（Cs on Gate構
造の場合）に接続されている。
Ｌj に接続されている。また、液晶容量ＣL および補助
容量ＣS の一方の電極は、トランジスタＴのドレインお
よびソースを介してデータ信号線ＳＬi に接続されてい
る。液晶容量ＣL の他方の電極は、液晶セルを挟んで対
向電極に接続され、補助容量ＣS の他方の電極は、全画
素に共通の図示しない共通電極線（Cs on Common構造の
場合）、または隣接する走査信号線ＧＬ（Cs on Gate構
造の場合）に接続されている。
【０００７】多数の走査信号線ＧＬj,ＧＬj+1 …は、走
査信号線駆動回路１０２に接続され、多数のデータ信号
線ＳＬi,ＳＬi+1 …は、データ信号線駆動回路１０３に
接続されている。また、走査信号線駆動回路１０２およ
びデータ信号線駆動回路１０３は、それぞれ異なる電源
電圧ＶGH・ＶGLと電源電圧ＶSH・ＶSLとにより駆動され
ている。
査信号線駆動回路１０２に接続され、多数のデータ信号
線ＳＬi,ＳＬi+1 …は、データ信号線駆動回路１０３に
接続されている。また、走査信号線駆動回路１０２およ
びデータ信号線駆動回路１０３は、それぞれ異なる電源
電圧ＶGH・ＶGLと電源電圧ＶSH・ＶSLとにより駆動され
ている。
【０００８】上記の画像表示装置において、データ信号
線駆動回路１０３は、表示用データ信号を１画素毎に、
または１水平走査期間（１Ｈライン）毎に、データ信号
線ＳＬi,ＳＬi+1 …に出力する。また、走査信号線ＧＬ
j,ＧＬj+1 …がアクティブ状態になるとトランジスタＴ
が導通状態となり、これによって、データ信号線ＳＬi,
ＳＬi+1 …上に送られる表示用データ信号が画素容量Ｃ
P に電荷として書き込まれる。そして、画素容量ＣP に
書き込まれた電荷により表示が維持される。
線駆動回路１０３は、表示用データ信号を１画素毎に、
または１水平走査期間（１Ｈライン）毎に、データ信号
線ＳＬi,ＳＬi+1 …に出力する。また、走査信号線ＧＬ
j,ＧＬj+1 …がアクティブ状態になるとトランジスタＴ
が導通状態となり、これによって、データ信号線ＳＬi,
ＳＬi+1 …上に送られる表示用データ信号が画素容量Ｃ
P に電荷として書き込まれる。そして、画素容量ＣP に
書き込まれた電荷により表示が維持される。
【０００９】上記のデータ信号線駆動回路１０３には、
点順次駆動方式と線順次駆動方式とがある。
点順次駆動方式と線順次駆動方式とがある。
【００１０】図２０に示すように、点順次駆動方式のデ
ータ信号線駆動回路１０３では、入力されたスタートパ
ルスＳＰＳが同期信号ＣＫＳに同期してシフトレジスタ
（図中、ＳＲにて示す）１１１…により順次シフトされ
る。この結果出力されたパルスが、バッファ回路（図
中、ＬＡＴにて示す）１１２…を経てサンプリングスイ
ッチ（図中、ＳＷＴにて示す）１１３に与えられる。そ
のパルスによりサンプリングスイッチ１１３が閉じる
と、映像信号ＤＡＴは、サンプリングスイッチ１１３を
通じてデータ信号線ＳＬi,ＳＬi+1 …に与えられる。
ータ信号線駆動回路１０３では、入力されたスタートパ
ルスＳＰＳが同期信号ＣＫＳに同期してシフトレジスタ
（図中、ＳＲにて示す）１１１…により順次シフトされ
る。この結果出力されたパルスが、バッファ回路（図
中、ＬＡＴにて示す）１１２…を経てサンプリングスイ
ッチ（図中、ＳＷＴにて示す）１１３に与えられる。そ
のパルスによりサンプリングスイッチ１１３が閉じる
と、映像信号ＤＡＴは、サンプリングスイッチ１１３を
通じてデータ信号線ＳＬi,ＳＬi+1 …に与えられる。
【００１１】点順次駆動方式のデータ信号線駆動回路１
０３は、映像信号ＤＡＴをサンプリングスイッチ１１３
…を介してデータ信号線ＳＬi,ＳＬi+1 …に転送するよ
うになっているので、駆動回路としての規模は小さくな
る。その反面、このデータ信号線駆動回路１０３は、書
き込み時間が短くなり、そのために大画面化に対応する
には制約がある。
０３は、映像信号ＤＡＴをサンプリングスイッチ１１３
…を介してデータ信号線ＳＬi,ＳＬi+1 …に転送するよ
うになっているので、駆動回路としての規模は小さくな
る。その反面、このデータ信号線駆動回路１０３は、書
き込み時間が短くなり、そのために大画面化に対応する
には制約がある。
【００１２】図２１に示すように、線順次駆動方式のデ
ータ信号線駆動回路１０３では、ある水平走査期間にお
いて、入力された映像信号が、サンプリングスイッチ１
１３…によりサンプリングされた後、一旦サンプリング
容量Ｃsmp …に蓄えられる。蓄えられたサンプリングデ
ータ（電荷）は、次の水平走査期間の始めに、データ転
送信号ＴＲＦに同期して動作するサンプリンスイッチ１
１４…を介してホールド容量Ｃh …に転送されて保持さ
れる。そして、さらにこの水平走査期間において、ホー
ルド容量Ｃh …に保持されている電圧と同じレベルの信
号が、バッファアンプ（図中、ＡＭＰにて示す）１１５
…を介してデータ信号線ＳＬi,ＳＬi+1…に書き込まれ
る。
ータ信号線駆動回路１０３では、ある水平走査期間にお
いて、入力された映像信号が、サンプリングスイッチ１
１３…によりサンプリングされた後、一旦サンプリング
容量Ｃsmp …に蓄えられる。蓄えられたサンプリングデ
ータ（電荷）は、次の水平走査期間の始めに、データ転
送信号ＴＲＦに同期して動作するサンプリンスイッチ１
１４…を介してホールド容量Ｃh …に転送されて保持さ
れる。そして、さらにこの水平走査期間において、ホー
ルド容量Ｃh …に保持されている電圧と同じレベルの信
号が、バッファアンプ（図中、ＡＭＰにて示す）１１５
…を介してデータ信号線ＳＬi,ＳＬi+1…に書き込まれ
る。
【００１３】線順次駆動方式のデータ信号線駆動回路１
０３は、一旦サンプリングした映像信号を１ライン分一
括してバッファアンプ１１５によってデータ信号線ＳＬ
に書き込むようになっているので、駆動回路の規模は大
きくなる。その反面、このデータ信号線駆動回路１０３
は、書き込み時間が十分にとれるため、大画面化にも対
応できるという特徴がある。
０３は、一旦サンプリングした映像信号を１ライン分一
括してバッファアンプ１１５によってデータ信号線ＳＬ
に書き込むようになっているので、駆動回路の規模は大
きくなる。その反面、このデータ信号線駆動回路１０３
は、書き込み時間が十分にとれるため、大画面化にも対
応できるという特徴がある。
【００１４】一方、図２２に示すように、走査信号線駆
動回路１０２では、入力されたスタートパルスＳＰＧが
同期信号ＣＫＧに同期してシフトレジスタ１１１…によ
り順次シフトされる。この結果出力された隣接する２つ
のシフトレジスタ１１１・１１１からのパルスが、バッ
ファ回路１１２…を経てアンド回路（図中、ＡＮＤにて
示す）１１６で和がとられる。さらに、アンド回路１１
６の出力と信号幅を決定する同期信号ＧＰＳとの和がア
ンド回路（図中、ＡＮＤにて示す）１１７でとられるこ
とにより、走査信号が生成される。この走査信号は、バ
ッファ（図中、ＢＵＦにて示す）１１８を介して走査信
号線ＧＬj,ＧＬj+1 …に与えられる。
動回路１０２では、入力されたスタートパルスＳＰＧが
同期信号ＣＫＧに同期してシフトレジスタ１１１…によ
り順次シフトされる。この結果出力された隣接する２つ
のシフトレジスタ１１１・１１１からのパルスが、バッ
ファ回路１１２…を経てアンド回路（図中、ＡＮＤにて
示す）１１６で和がとられる。さらに、アンド回路１１
６の出力と信号幅を決定する同期信号ＧＰＳとの和がア
ンド回路（図中、ＡＮＤにて示す）１１７でとられるこ
とにより、走査信号が生成される。この走査信号は、バ
ッファ（図中、ＢＵＦにて示す）１１８を介して走査信
号線ＧＬj,ＧＬj+1 …に与えられる。
【００１５】なお、上記の走査信号線駆動回路１０２に
おいては、レベルシフタを内蔵したバッファ１１８を用
いることにより、走査信号の出力振幅を大きくすること
もある。
おいては、レベルシフタを内蔵したバッファ１１８を用
いることにより、走査信号の出力振幅を大きくすること
もある。
【００１６】ところで、従来、アクティブマトリクス型
液晶表示装置の多くにおいて、前述の画素１０４…は、
ガラス基板上に形成された非晶質シリコン薄膜トランジ
スタにより構成されていた。また、走査信号線駆動回路
１０２およびデータ信号線駆動回路１０３は、ガラス基
板上に外付けされる複数のドライバＩＣであった。
液晶表示装置の多くにおいて、前述の画素１０４…は、
ガラス基板上に形成された非晶質シリコン薄膜トランジ
スタにより構成されていた。また、走査信号線駆動回路
１０２およびデータ信号線駆動回路１０３は、ガラス基
板上に外付けされる複数のドライバＩＣであった。
【００１７】これに対して、近年、画像表示装置の小型
化、信頼性向上、コスト低減等を実現するために、走査
信号線駆動回路１０２やデータ信号線駆動回路１０３を
画素アレイ１０１と同一の基板上にモノリシックに構成
する技術が開発されつつある。
化、信頼性向上、コスト低減等を実現するために、走査
信号線駆動回路１０２やデータ信号線駆動回路１０３を
画素アレイ１０１と同一の基板上にモノリシックに構成
する技術が開発されつつある。
【００１８】この場合、能動素子としては、単結晶、多
結晶または非晶質のいずれかのシリコン薄膜からなる電
界効果トランジスタが用いられる。実際には、透明なガ
ラス基板上に大面積に形成できること、および走査信号
線駆動回路１０２やデータ信号線駆動回路１０３に要求
される高い駆動力が得られることから、多結晶シリコン
薄膜トランジスタが用いられることが多い。
結晶または非晶質のいずれかのシリコン薄膜からなる電
界効果トランジスタが用いられる。実際には、透明なガ
ラス基板上に大面積に形成できること、および走査信号
線駆動回路１０２やデータ信号線駆動回路１０３に要求
される高い駆動力が得られることから、多結晶シリコン
薄膜トランジスタが用いられることが多い。
【００１９】従来の多結晶シリコン薄膜トランジスタ
は、例えば、図２３に示すような構造になっている。こ
の構造においては、絶縁性基板１２１上に汚染防止用に
シリコン酸化膜１２２が堆積されており、その上に電界
効果トランジスタが形成されている。絶縁性基板１２１
としては、サファイヤ基板、石英基板、無アルカリガラ
ス等が用いられることが多い。
は、例えば、図２３に示すような構造になっている。こ
の構造においては、絶縁性基板１２１上に汚染防止用に
シリコン酸化膜１２２が堆積されており、その上に電界
効果トランジスタが形成されている。絶縁性基板１２１
としては、サファイヤ基板、石英基板、無アルカリガラ
ス等が用いられることが多い。
【００２０】上記の電界効果トランジスタは、シリコン
酸化膜１２２上に形成されたチャネル領域１２３ａ、ソ
ース領域１２３ｂおよびドレイン領域１２３ｃからなる
多結晶シリコン薄膜１２３と、さらにその上に形成され
たゲート絶縁膜１２４、ゲート電極１２５、シリコン酸
化膜１２６および金属配線１２７とにより構成されてい
る。
酸化膜１２２上に形成されたチャネル領域１２３ａ、ソ
ース領域１２３ｂおよびドレイン領域１２３ｃからなる
多結晶シリコン薄膜１２３と、さらにその上に形成され
たゲート絶縁膜１２４、ゲート電極１２５、シリコン酸
化膜１２６および金属配線１２７とにより構成されてい
る。
【００２１】
【発明が解決しようとする課題】ところが、多結晶シリ
コン薄膜トランジスタは、現状では、その閾値電圧を十
分に制御することが困難であるため、画像表示装置用の
駆動回路に用いるには、必要とされる特性を発揮するこ
とができない場合がある。
コン薄膜トランジスタは、現状では、その閾値電圧を十
分に制御することが困難であるため、画像表示装置用の
駆動回路に用いるには、必要とされる特性を発揮するこ
とができない場合がある。
【００２２】一般に、活性層となる多結晶シリコン薄膜
１２３は、ｎ型化する傾向にあるため、ｎチャネル型ト
ランジスタ（以降適宜、ｎｃｈトランジスタと称する）
の閾値電圧とｐチャネル型トランジスタ（以降適宜、ｐ
ｃｈトランジスタと称する）の閾値電圧とは、ともに負
の方向にシフトする。すなわち、ｎｃｈトランジスタ
は、ややディプレッションの要素が多くなり、一定の電
源電圧のもとでは相対的に駆動電力が増大し、かつオフ
電流が増加する。一方、ｐｃｈトランジスタは、閾値電
圧が大きくなり、駆動力が大幅に低下する。
１２３は、ｎ型化する傾向にあるため、ｎチャネル型ト
ランジスタ（以降適宜、ｎｃｈトランジスタと称する）
の閾値電圧とｐチャネル型トランジスタ（以降適宜、ｐ
ｃｈトランジスタと称する）の閾値電圧とは、ともに負
の方向にシフトする。すなわち、ｎｃｈトランジスタ
は、ややディプレッションの要素が多くなり、一定の電
源電圧のもとでは相対的に駆動電力が増大し、かつオフ
電流が増加する。一方、ｐｃｈトランジスタは、閾値電
圧が大きくなり、駆動力が大幅に低下する。
【００２３】このため、ｎｃｈトランジスタの駆動力と
ｐｃｈトランジスタの駆動力との間にアンバランスが生
じるとともに、ｎｃｈトランジスタではリーク電流が増
加する。
ｐｃｈトランジスタの駆動力との間にアンバランスが生
じるとともに、ｎｃｈトランジスタではリーク電流が増
加する。
【００２４】上記のように、両トランジスタの駆動力に
大きなアンバランスがあると、駆動回路の特性が著しく
損なわれるおそれがある。例えば、走査信号線駆動回路
１０２およびデータ信号線駆動回路１０３内に設けられ
ることが多いシフトレジスタは、ＣＭＯＳ回路により構
成された場合、その動作速度が特性の劣っている（駆動
力の小さい）トランジスタの特性により決まる。このた
め、ｐｃｈトランジスタの閾値電圧が高いと、ｎｃｈト
ランジスタの良好な特性が十分に生かされないことにな
る。また、高い保持特性が要求されるサンプリング回路
（サンプリングスイッチ１１３・１１４）等では、閾値
電圧が低く、かつオフ電流が大きいｎｃｈトランジスタ
を用いると、正常な動作ができなくなるという不都合が
ある。
大きなアンバランスがあると、駆動回路の特性が著しく
損なわれるおそれがある。例えば、走査信号線駆動回路
１０２およびデータ信号線駆動回路１０３内に設けられ
ることが多いシフトレジスタは、ＣＭＯＳ回路により構
成された場合、その動作速度が特性の劣っている（駆動
力の小さい）トランジスタの特性により決まる。このた
め、ｐｃｈトランジスタの閾値電圧が高いと、ｎｃｈト
ランジスタの良好な特性が十分に生かされないことにな
る。また、高い保持特性が要求されるサンプリング回路
（サンプリングスイッチ１１３・１１４）等では、閾値
電圧が低く、かつオフ電流が大きいｎｃｈトランジスタ
を用いると、正常な動作ができなくなるという不都合が
ある。
【００２５】また、上述のｎｃｈトランジスタの閾値電
圧とｐｃｈトランジスタの閾値電圧とのアンバランスの
みならず、それぞれの閾値電圧の絶対値が大きいことも
好ましくない。例えば、閾値電圧が電源電圧の３０％以
上にもなることがある。このような現象は、トランジス
タの駆動力の低下を招き、駆動回路の性能を制限すると
いう問題を引き起こす。
圧とｐｃｈトランジスタの閾値電圧とのアンバランスの
みならず、それぞれの閾値電圧の絶対値が大きいことも
好ましくない。例えば、閾値電圧が電源電圧の３０％以
上にもなることがある。このような現象は、トランジス
タの駆動力の低下を招き、駆動回路の性能を制限すると
いう問題を引き起こす。
【００２６】画像表示装置を構成する薄膜トランジスタ
の特性（閾値電圧）のバラツキへの対策としては、例え
ば、特開平１−１８９６３２号公報に開示されている技
術がある。このような技術では、薄膜トランジスタにお
けるゲート電極と対向するように電極が設けられてお
り、この電極に印加される電圧を変えることにより、薄
膜トランジスタの閾値電圧を変化させている。
の特性（閾値電圧）のバラツキへの対策としては、例え
ば、特開平１−１８９６３２号公報に開示されている技
術がある。このような技術では、薄膜トランジスタにお
けるゲート電極と対向するように電極が設けられてお
り、この電極に印加される電圧を変えることにより、薄
膜トランジスタの閾値電圧を変化させている。
【００２７】しかしながら、上記の技術は、画素スイッ
チである薄膜トランジスタの閾値電圧によって決まる映
像信号の電圧レベルと走査信号の電圧レベルとの調整
を、上記の電極の電圧レベルの調整に置き換えており、
駆動回路そのものの特性を改善するためになされてはい
ない。したがって、上記の技術は、前述のような問題を
本質的に解決するには至らない。
チである薄膜トランジスタの閾値電圧によって決まる映
像信号の電圧レベルと走査信号の電圧レベルとの調整
を、上記の電極の電圧レベルの調整に置き換えており、
駆動回路そのものの特性を改善するためになされてはい
ない。したがって、上記の技術は、前述のような問題を
本質的に解決するには至らない。
【００２８】
【課題を解決するための手段】本発明の第１の薄膜トラ
ンジスタ回路は、上記の課題を解決するために、絶縁性
基板上に形成された複数の薄膜トランジスタにより構成
され、活性層のチャネル領域を間においてゲート電極と
対向するように導電性電極が配置されており、この導電
性電極に同一の一定電圧が印加されることを特徴として
いる。
ンジスタ回路は、上記の課題を解決するために、絶縁性
基板上に形成された複数の薄膜トランジスタにより構成
され、活性層のチャネル領域を間においてゲート電極と
対向するように導電性電極が配置されており、この導電
性電極に同一の一定電圧が印加されることを特徴として
いる。
【００２９】上記の第１の薄膜トランジスタ回路では、
導電性電極が活性層のチャネル領域を間においてゲート
電極と対向するように配置され、かつこの導電性電極に
同一の一定電圧が印加される。このとき、活性層のポテ
ンシャルが変化するので、それを相殺する分だけゲート
電極に余分に逆極性の電圧が印加される。その結果、印
加電圧に応じて薄膜トランジスタの閾値電圧をシフトさ
せることができる。
導電性電極が活性層のチャネル領域を間においてゲート
電極と対向するように配置され、かつこの導電性電極に
同一の一定電圧が印加される。このとき、活性層のポテ
ンシャルが変化するので、それを相殺する分だけゲート
電極に余分に逆極性の電圧が印加される。その結果、印
加電圧に応じて薄膜トランジスタの閾値電圧をシフトさ
せることができる。
【００３０】これにより、何らかの理由のために薄膜ト
ランジスタの閾値電圧が所望の値より負方向または正方
向にずれた場合、導電性電極への電圧の印加により閾値
電圧をシフトさせれば、ｎチャネル型トランジスタの閾
値電圧の絶対値とｐチャネル型トランジスタの閾値電圧
の絶対値とをほぼ等しくすることができる。
ランジスタの閾値電圧が所望の値より負方向または正方
向にずれた場合、導電性電極への電圧の印加により閾値
電圧をシフトさせれば、ｎチャネル型トランジスタの閾
値電圧の絶対値とｐチャネル型トランジスタの閾値電圧
の絶対値とをほぼ等しくすることができる。
【００３１】また、上記のような構成において、閾値電
圧の絶対値を大きくするように導電性電極に電圧を印加
することにより、空乏層領域および弱反転領域でのポテ
ンシャルの変化率が大きくなる。
圧の絶対値を大きくするように導電性電極に電圧を印加
することにより、空乏層領域および弱反転領域でのポテ
ンシャルの変化率が大きくなる。
【００３２】上記の第１の薄膜トランジスタにおける上
記導電性電極は、例えば、以下のように構成されていて
もよい。
記導電性電極は、例えば、以下のように構成されていて
もよい。
【００３３】（１）ｎチャネル型の薄膜トランジスタま
たはｐチャネル型の薄膜トランジスタのいずれか一方に
のみ配置されている。
たはｐチャネル型の薄膜トランジスタのいずれか一方に
のみ配置されている。
【００３４】（２）チャネル長が所定の範囲にある薄膜
トランジスタにのみ配置されている。
トランジスタにのみ配置されている。
【００３５】（３）スタティック回路を構成する薄膜ト
ランジスタまたはダイナミック回路を構成する薄膜トラ
ンジスタのいずれか一方にのみ配置されている。
ランジスタまたはダイナミック回路を構成する薄膜トラ
ンジスタのいずれか一方にのみ配置されている。
【００３６】（４）同一の駆動電圧で駆動される回路を
構成する薄膜トランジスタにのみ配置されている。
構成する薄膜トランジスタにのみ配置されている。
【００３７】（５）アナログ回路を構成する薄膜トラン
ジスタまたはデジタル回路を構成する薄膜トランジスタ
のいずれか一方にのみ配置されている。
ジスタまたはデジタル回路を構成する薄膜トランジスタ
のいずれか一方にのみ配置されている。
【００３８】上記の第１の薄膜トランジスタ回路におい
ては、前記の（１）ないし（５）の構成により次のよう
に閾値電圧のシフトがなされる。
ては、前記の（１）ないし（５）の構成により次のよう
に閾値電圧のシフトがなされる。
【００３９】薄膜トランジスタのうち一方のチャネル型
のトランジスタの閾値電圧が異常に高いかまたは低い場
合には、その薄膜トランジスタにおいてのみ導電性電極
が配置されることにより、その薄膜トランジスタのみ閾
値電圧をシフトさせることができる。これにより、例え
ば、ｐチャネル型トランジスタの閾値電圧が高いため
に、これを正方向にシフトさせる場合においても、ｎチ
ャネル型トランジスタの閾値電圧が大きくなることはな
い。
のトランジスタの閾値電圧が異常に高いかまたは低い場
合には、その薄膜トランジスタにおいてのみ導電性電極
が配置されることにより、その薄膜トランジスタのみ閾
値電圧をシフトさせることができる。これにより、例え
ば、ｐチャネル型トランジスタの閾値電圧が高いため
に、これを正方向にシフトさせる場合においても、ｎチ
ャネル型トランジスタの閾値電圧が大きくなることはな
い。
【００４０】薄膜トランジスタの閾値電圧がそのチャネ
ル長に依存して変化する場合には、チャネル長が所定の
範囲にある薄膜トランジスタにのみ導電性電極が配置さ
れることにより、その薄膜トランジスタのみ閾値電圧を
シフトさせることができる。これにより、異なるチャネ
ル長の薄膜トランジスタが複数混在する薄膜トランジス
タ回路においても、特定のチャネル長の薄膜トランジス
タのみ特性を調整することができる。
ル長に依存して変化する場合には、チャネル長が所定の
範囲にある薄膜トランジスタにのみ導電性電極が配置さ
れることにより、その薄膜トランジスタのみ閾値電圧を
シフトさせることができる。これにより、異なるチャネ
ル長の薄膜トランジスタが複数混在する薄膜トランジス
タ回路においても、特定のチャネル長の薄膜トランジス
タのみ特性を調整することができる。
【００４１】薄膜トランジスタ回路がスタティック回路
およびダイナミック回路により構成されている場合に
は、いずれか一方の回路を構成する薄膜トランジスタに
のみ導電性電極が配置されることにより、その薄膜トラ
ンジスタのみ閾値電圧をシフトさせることができる。こ
れにより、高速動作が要求されるスタティック回路では
薄膜トランジスタの閾値電圧が比較的低い値に設定され
る。一方、高い保持性能（リーク電流が小さい）を要求
されるダイナミック回路では閾値電圧が比較的高い値に
設定される。したがって、いずれかの回路への要求を満
たすことができる。
およびダイナミック回路により構成されている場合に
は、いずれか一方の回路を構成する薄膜トランジスタに
のみ導電性電極が配置されることにより、その薄膜トラ
ンジスタのみ閾値電圧をシフトさせることができる。こ
れにより、高速動作が要求されるスタティック回路では
薄膜トランジスタの閾値電圧が比較的低い値に設定され
る。一方、高い保持性能（リーク電流が小さい）を要求
されるダイナミック回路では閾値電圧が比較的高い値に
設定される。したがって、いずれかの回路への要求を満
たすことができる。
【００４２】薄膜トランジスタ回路が異なる駆動電圧で
駆動されるようなグループに分けられる場合には、同一
の駆動電圧で駆動されるグループの回路を構成する薄膜
トランジスタにのみ導電性電極が配置されることによ
り、その薄膜トランジスタのみ閾値電圧をシフトさせる
ことができる。これにより、例えば、低電圧で駆動され
るグループの回路または高電圧で駆動されるグループの
回路に適した閾値電圧を設定することが可能になる。
駆動されるようなグループに分けられる場合には、同一
の駆動電圧で駆動されるグループの回路を構成する薄膜
トランジスタにのみ導電性電極が配置されることによ
り、その薄膜トランジスタのみ閾値電圧をシフトさせる
ことができる。これにより、例えば、低電圧で駆動され
るグループの回路または高電圧で駆動されるグループの
回路に適した閾値電圧を設定することが可能になる。
【００４３】薄膜トランジスタ回路がアナログ回路およ
びデジタル回路により構成されている場合には、いずれ
か一方の回路を構成する薄膜トランジスタにのみ導電性
電極が配置されることにより、その薄膜トランジスタの
み閾値電圧をシフトさせることができる。これにより、
高精度のアナログ信号レベルが要求されるアナログ回路
では、リーク電流を抑えるために薄膜トランジスタの閾
値電圧が比較的高い値に設定される。一方、高速動作が
要求されるデジタル回路では閾値電圧が比較的低い値に
設定される。したがって、いずれかの回路への要求を満
たすことができる。
びデジタル回路により構成されている場合には、いずれ
か一方の回路を構成する薄膜トランジスタにのみ導電性
電極が配置されることにより、その薄膜トランジスタの
み閾値電圧をシフトさせることができる。これにより、
高精度のアナログ信号レベルが要求されるアナログ回路
では、リーク電流を抑えるために薄膜トランジスタの閾
値電圧が比較的高い値に設定される。一方、高速動作が
要求されるデジタル回路では閾値電圧が比較的低い値に
設定される。したがって、いずれかの回路への要求を満
たすことができる。
【００４４】本発明の第２の薄膜トランジスタ回路は、
上記の課題を解決するために、絶縁性基板上に形成され
た複数の薄膜トランジスタにより構成され、活性層のチ
ャネル領域を間においてゲート電極と対向するように複
数の導電性電極が配置されており、これらの導電性電極
にそれぞれ異なる一定電圧が印加されることを特徴とし
ている。
上記の課題を解決するために、絶縁性基板上に形成され
た複数の薄膜トランジスタにより構成され、活性層のチ
ャネル領域を間においてゲート電極と対向するように複
数の導電性電極が配置されており、これらの導電性電極
にそれぞれ異なる一定電圧が印加されることを特徴とし
ている。
【００４５】上記の第２の薄膜トランジスタ回路では、
導電性電極が活性層のチャネル領域を間においてゲート
電極と対向するように複数配置され、かつこれらの導電
性電極にそれぞれ異なる一定電圧が印加される。これに
より、上記の第１の薄膜トランジスタ回路と同様に、薄
膜トランジスタの閾値電圧をシフトさせることができ
る。しかも、導電性電極が複数配置されて、それぞれに
異なる電圧が印加されることにより、チャネル型、チャ
ネル長等に基づく種類の異なる薄膜トランジスタが混在
する回路において、それぞれの種類の薄膜トランジスタ
に応じて任意の電圧だけ閾値電圧をシフトさせることが
できる。
導電性電極が活性層のチャネル領域を間においてゲート
電極と対向するように複数配置され、かつこれらの導電
性電極にそれぞれ異なる一定電圧が印加される。これに
より、上記の第１の薄膜トランジスタ回路と同様に、薄
膜トランジスタの閾値電圧をシフトさせることができ
る。しかも、導電性電極が複数配置されて、それぞれに
異なる電圧が印加されることにより、チャネル型、チャ
ネル長等に基づく種類の異なる薄膜トランジスタが混在
する回路において、それぞれの種類の薄膜トランジスタ
に応じて任意の電圧だけ閾値電圧をシフトさせることが
できる。
【００４６】上記の第２の薄膜トランジスタにおける上
記複数の導電性電極は、例えば、以下のように構成され
ていてもよい。
記複数の導電性電極は、例えば、以下のように構成され
ていてもよい。
【００４７】（６）ｎチャネル型の薄膜トランジスタと
ｐチャネル型の薄膜トランジスタとに個別に配置されて
いる。
ｐチャネル型の薄膜トランジスタとに個別に配置されて
いる。
【００４８】（７）チャネル長に応じてグループ分けさ
れた薄膜トランジスタのグループ別に配置されている。
れた薄膜トランジスタのグループ別に配置されている。
【００４９】（８）スタティック回路を構成する薄膜ト
ランジスタとダイナミック回路を構成する薄膜トランジ
スタとで個別に配置されている。
ランジスタとダイナミック回路を構成する薄膜トランジ
スタとで個別に配置されている。
【００５０】（９）駆動電圧に応じてグループ分けされ
た回路を構成する薄膜トランジスタのグループ別に配置
されている。
た回路を構成する薄膜トランジスタのグループ別に配置
されている。
【００５１】（１０）アナログ回路を構成する薄膜トラ
ンジスタとデジタル回路を構成する薄膜トランジスタと
で個別に配置されている。
ンジスタとデジタル回路を構成する薄膜トランジスタと
で個別に配置されている。
【００５２】（１１）チャネル長に応じてグループ分け
された薄膜トランジスタのいずれか一部のグループにの
み配置されている。
された薄膜トランジスタのいずれか一部のグループにの
み配置されている。
【００５３】（１２）駆動電圧に応じてグループ分けさ
れた回路を構成する薄膜トランジスタのいずれか一部の
グループにのみ配置されている。
れた回路を構成する薄膜トランジスタのいずれか一部の
グループにのみ配置されている。
【００５４】上記の第２の薄膜トランジスタ回路におい
ては、前記の（６）ないし（１２）の構成により次のよ
うに閾値電圧のシフトがなされる。
ては、前記の（６）ないし（１２）の構成により次のよ
うに閾値電圧のシフトがなされる。
【００５５】薄膜トランジスタ回路において、薄膜トラ
ンジスタのｎチャネル型トランジスタとｐチャネル型ト
ランジスタとにそれぞれ個別の導電性電極が配置される
ことにより、それぞれの型の薄膜トランジスタで独立し
て任意に閾値電圧を設定することができる。
ンジスタのｎチャネル型トランジスタとｐチャネル型ト
ランジスタとにそれぞれ個別の導電性電極が配置される
ことにより、それぞれの型の薄膜トランジスタで独立し
て任意に閾値電圧を設定することができる。
【００５６】薄膜トランジスタ回路において、薄膜トラ
ンジスタがチャネル長に応じたグループに分けられる場
合、薄膜トランジスタにそれぞれのグループ毎に個別の
導電性電極が配置されることにより、チャネル長に応じ
て適切な閾値電圧を設定することができる。これによ
り、短チャネル効果等により、チャネル長に応じて閾値
電圧が変化する場合においても、適切な閾値電圧を設定
することができる。
ンジスタがチャネル長に応じたグループに分けられる場
合、薄膜トランジスタにそれぞれのグループ毎に個別の
導電性電極が配置されることにより、チャネル長に応じ
て適切な閾値電圧を設定することができる。これによ
り、短チャネル効果等により、チャネル長に応じて閾値
電圧が変化する場合においても、適切な閾値電圧を設定
することができる。
【００５７】薄膜トランジスタ回路において、薄膜トラ
ンジスタがスタティック回路を構成するグループとダイ
ナミック回路を構成するグループとに分けられる場合、
薄膜トランジスタにそれぞれのグループ毎に個別の導電
性電極が配置されることにより、それぞれの回路に適切
な閾値電圧を設定することができる。つまり、高速動作
が要求されるスタティック回路では薄膜トランジスタの
閾値電圧が比較的低い値に設定される。一方、高い保持
性能（リーク電流が小さい）を要求されるダイナミック
回路では閾値電圧が比較的高い値に設定される。したが
って、それぞれの回路への要求を満たすことができる。
ンジスタがスタティック回路を構成するグループとダイ
ナミック回路を構成するグループとに分けられる場合、
薄膜トランジスタにそれぞれのグループ毎に個別の導電
性電極が配置されることにより、それぞれの回路に適切
な閾値電圧を設定することができる。つまり、高速動作
が要求されるスタティック回路では薄膜トランジスタの
閾値電圧が比較的低い値に設定される。一方、高い保持
性能（リーク電流が小さい）を要求されるダイナミック
回路では閾値電圧が比較的高い値に設定される。したが
って、それぞれの回路への要求を満たすことができる。
【００５８】薄膜トランジスタ回路において、薄膜トラ
ンジスタが異なる駆動電圧で駆動されるようなグループ
に分けられる場合には、薄膜トランジスタに同一の駆動
電圧で駆動されるグループ毎に個別に導電性電極が配置
されることにより、その薄膜トランジスタのみ閾値電圧
をシフトさせることができる。これにより、それぞれの
グループの回路に適切な閾値電圧を設定することができ
る。例えば、低電圧で駆動されるグループの回路におけ
る閾値電圧と高電圧で駆動されるグループの回路におけ
る閾値電圧とを独立して任意に設定することができる。
ンジスタが異なる駆動電圧で駆動されるようなグループ
に分けられる場合には、薄膜トランジスタに同一の駆動
電圧で駆動されるグループ毎に個別に導電性電極が配置
されることにより、その薄膜トランジスタのみ閾値電圧
をシフトさせることができる。これにより、それぞれの
グループの回路に適切な閾値電圧を設定することができ
る。例えば、低電圧で駆動されるグループの回路におけ
る閾値電圧と高電圧で駆動されるグループの回路におけ
る閾値電圧とを独立して任意に設定することができる。
【００５９】薄膜トランジスタ回路において、薄膜トラ
ンジスタがアナログ回路を構成するグループとデジタル
回路を構成するグループとに分けられる場合には、薄膜
トランジスタにそれぞれのグループ毎に個別に導電性電
極が配置されることにより、それぞれの回路に適切な閾
値電圧を設定することができる。つまり、高精度のアナ
ログ信号レベルが要求されるアナログ回路では、リーク
電流を抑えるために薄膜トランジスタの閾値電圧が比較
的高い値に設定される。一方、高速動作が要求されるデ
ジタル回路では閾値電圧が比較的低い値に設定される。
したがって、いずれかの回路への要求を満たすことがで
きる。
ンジスタがアナログ回路を構成するグループとデジタル
回路を構成するグループとに分けられる場合には、薄膜
トランジスタにそれぞれのグループ毎に個別に導電性電
極が配置されることにより、それぞれの回路に適切な閾
値電圧を設定することができる。つまり、高精度のアナ
ログ信号レベルが要求されるアナログ回路では、リーク
電流を抑えるために薄膜トランジスタの閾値電圧が比較
的高い値に設定される。一方、高速動作が要求されるデ
ジタル回路では閾値電圧が比較的低い値に設定される。
したがって、いずれかの回路への要求を満たすことがで
きる。
【００６０】薄膜トランジスタ回路において、チャネル
長に応じてグループ分けされた薄膜トランジスタのいず
れか一部のグループにのみ導電性電極が配置されること
により、薄膜トランジスタ回路が複数のチャネル長のグ
ループにより構成される場合、ある一部のグループにつ
いてのみ、独立して任意に複数の閾値電圧をシフトさせ
ることができる。これにより、短チャネル効果等によ
り、チャネル長に応じて閾値電圧が変化する場合におい
ても、適正な閾値電圧を設定することができる。
長に応じてグループ分けされた薄膜トランジスタのいず
れか一部のグループにのみ導電性電極が配置されること
により、薄膜トランジスタ回路が複数のチャネル長のグ
ループにより構成される場合、ある一部のグループにつ
いてのみ、独立して任意に複数の閾値電圧をシフトさせ
ることができる。これにより、短チャネル効果等によ
り、チャネル長に応じて閾値電圧が変化する場合におい
ても、適正な閾値電圧を設定することができる。
【００６１】薄膜トランジスタ回路において、駆動電圧
に応じてグループ分けされた回路を構成する薄膜トラン
ジスタのいずれか一部のグループにのみ配置されること
により、薄膜トランジスタ回路が複数の駆動電圧のグル
ープにより構成される場合、ある一部のグループについ
てのみ、独立して任意に複数の閾値電圧を設定すること
ができる。
に応じてグループ分けされた回路を構成する薄膜トラン
ジスタのいずれか一部のグループにのみ配置されること
により、薄膜トランジスタ回路が複数の駆動電圧のグル
ープにより構成される場合、ある一部のグループについ
てのみ、独立して任意に複数の閾値電圧を設定すること
ができる。
【００６２】上記の第１および第２の薄膜トランジスタ
回路において、導電性電極が少なくとも上記チャネル領
域およびその周辺部のみにおいて上記活性層に面するよ
うに、面積かつ配置位置が定められていてもよい。この
構造では、導電性電極が活性層におけるチャネル領域の
両側に存在するソース領域とドレイン領域とに対向する
面積が少ない。これにより、スタガー構造および逆スタ
ガー構造のいずれの薄膜トランジスタの構造において
も、導電性電極とソース領域およびドレイン領域との間
で生じる寄生容量が小さくなる。
回路において、導電性電極が少なくとも上記チャネル領
域およびその周辺部のみにおいて上記活性層に面するよ
うに、面積かつ配置位置が定められていてもよい。この
構造では、導電性電極が活性層におけるチャネル領域の
両側に存在するソース領域とドレイン領域とに対向する
面積が少ない。これにより、スタガー構造および逆スタ
ガー構造のいずれの薄膜トランジスタの構造において
も、導電性電極とソース領域およびドレイン領域との間
で生じる寄生容量が小さくなる。
【００６３】あるいは、上記の第１および第２の薄膜ト
ランジスタ回路において、少なくともチャネル領域を含
む全ての領域において活性層に面するように、面積かつ
配置位置が定められていてもよい。これにより、スタガ
ー構造の薄膜トランジスタでは、導電性電極の上方に設
けられるソース領域およびドレイン領域に導電性電極の
周縁部による段差が生じることはなくなる。それゆえ、
結晶性の劣化や段差部での薄膜化の影響による特性の低
下が生じることはない。
ランジスタ回路において、少なくともチャネル領域を含
む全ての領域において活性層に面するように、面積かつ
配置位置が定められていてもよい。これにより、スタガ
ー構造の薄膜トランジスタでは、導電性電極の上方に設
けられるソース領域およびドレイン領域に導電性電極の
周縁部による段差が生じることはなくなる。それゆえ、
結晶性の劣化や段差部での薄膜化の影響による特性の低
下が生じることはない。
【００６４】また、上記の第１および第２の薄膜トラン
ジスタにおける上記導電性電極は、遮光性材料からなっ
ていてもよい。これにより、薄膜トランジスタに入射す
る光を遮ることができ、その光によるリーク電流の増加
等の悪影響を防止することができる。
ジスタにおける上記導電性電極は、遮光性材料からなっ
ていてもよい。これにより、薄膜トランジスタに入射す
る光を遮ることができ、その光によるリーク電流の増加
等の悪影響を防止することができる。
【００６５】さらに、上記の第１および第２の薄膜トラ
ンジスタにおける上記活性層は、例えば、空乏層の最大
幅の２倍以下の膜厚で形成された半導体薄膜であっても
よい。これにより、半導体薄膜がゲート電極と導電性電
極とに印加される電圧によって完全に空乏化される。そ
れゆえ、閾値電圧のシフトをより効果的に行うことがで
きる。
ンジスタにおける上記活性層は、例えば、空乏層の最大
幅の２倍以下の膜厚で形成された半導体薄膜であっても
よい。これにより、半導体薄膜がゲート電極と導電性電
極とに印加される電圧によって完全に空乏化される。そ
れゆえ、閾値電圧のシフトをより効果的に行うことがで
きる。
【００６６】一方、本発明の画像表示装置は、上記の課
題を解決するために、マトリクス状に設けられた複数の
表示用の画素と、これらの画素に映像信号を列単位で与
える映像信号付与手段（データ信号線駆動回路）と、上
記画素への映像信号の書き込みを行単位で制御する書込
制御手段（走査信号線駆動回路）とを備え、上記映像信
号付与手段および上記書込制御手段のうち少なくともい
ずれか一方が上記の各薄膜トランジスタ回路を有してい
ることを特徴としている。これにより、各薄膜トランジ
スタ回路の特性に応じて映像信号付与手段および書込制
御手段の動作特性を向上させることができる。
題を解決するために、マトリクス状に設けられた複数の
表示用の画素と、これらの画素に映像信号を列単位で与
える映像信号付与手段（データ信号線駆動回路）と、上
記画素への映像信号の書き込みを行単位で制御する書込
制御手段（走査信号線駆動回路）とを備え、上記映像信
号付与手段および上記書込制御手段のうち少なくともい
ずれか一方が上記の各薄膜トランジスタ回路を有してい
ることを特徴としている。これにより、各薄膜トランジ
スタ回路の特性に応じて映像信号付与手段および書込制
御手段の動作特性を向上させることができる。
【００６７】
〔実施の形態１〕本発明の第１の実施の形態について図
１ないし図４に基づいて説明すれば、以下の通りであ
る。
１ないし図４に基づいて説明すれば、以下の通りであ
る。
【００６８】本実施の形態に係る薄膜トランジスタ回路
は、アクティブマトリクス駆動方式の画像表示装置にお
いて用いられる走査信号線駆動回路またはデータ信号線
駆動回路であって、図３に示すように、同期信号等をシ
フトさせるＣＭＯＳ構成のシフトレジスタ１を備えてい
る。
は、アクティブマトリクス駆動方式の画像表示装置にお
いて用いられる走査信号線駆動回路またはデータ信号線
駆動回路であって、図３に示すように、同期信号等をシ
フトさせるＣＭＯＳ構成のシフトレジスタ１を備えてい
る。
【００６９】図３に示すスタティック型シフトレジスタ
（以降、単にシフトレジスタと称する）１は、２ユニッ
ト分であるが、１ユニット当たり２つのクロックトイン
バータ２・３および１つのインバータ４を備えている。
クロックトインバータ２とインバータ４とは、スタート
パルスＳＰＧ・ＳＰＳの転送ライン上に直列に設けられ
ている。クロックトインバータ３は、インバータ４と並
列にかつ入出力が逆向きに接続されている。また、イン
バータ４の出力が、シフトレジスタ１における各ユニッ
トの出力ＯＵＴ1,ＯＵＴi+1 となっており、ここから各
ユニットによりシフトされたパルスが取り出される。
（以降、単にシフトレジスタと称する）１は、２ユニッ
ト分であるが、１ユニット当たり２つのクロックトイン
バータ２・３および１つのインバータ４を備えている。
クロックトインバータ２とインバータ４とは、スタート
パルスＳＰＧ・ＳＰＳの転送ライン上に直列に設けられ
ている。クロックトインバータ３は、インバータ４と並
列にかつ入出力が逆向きに接続されている。また、イン
バータ４の出力が、シフトレジスタ１における各ユニッ
トの出力ＯＵＴ1,ＯＵＴi+1 となっており、ここから各
ユニットによりシフトされたパルスが取り出される。
【００７０】上記のシフトレジスタ１は、クロックトイ
ンバータ２・３およびインバータ４を構成する全ての電
界効果トランジスタ（以降、単にトランジスタと称す
る）は、図１の（ａ）および（ｂ）に示すように、絶縁
性基板１１上に形成された多結晶シリコン薄膜トランジ
スタである。また、シフトレジスタ１を構成する全ての
トランジスタにおいて、活性層である多結晶シリコン薄
膜（以降、p-Si薄膜と称する）１２の下に、シリコン酸
化膜からなる絶縁膜１３を介して下部電極となる導電性
電極１４が配置されている。さらに、この導電性電極１
４には、一定の電圧が印加される。
ンバータ２・３およびインバータ４を構成する全ての電
界効果トランジスタ（以降、単にトランジスタと称す
る）は、図１の（ａ）および（ｂ）に示すように、絶縁
性基板１１上に形成された多結晶シリコン薄膜トランジ
スタである。また、シフトレジスタ１を構成する全ての
トランジスタにおいて、活性層である多結晶シリコン薄
膜（以降、p-Si薄膜と称する）１２の下に、シリコン酸
化膜からなる絶縁膜１３を介して下部電極となる導電性
電極１４が配置されている。さらに、この導電性電極１
４には、一定の電圧が印加される。
【００７１】上記のp-Si薄膜１２は、チャネル領域１２
ａと、その両側に配されたソース領域１２ｂおよびドレ
イン領域１２ｃとからなる。さらにその上には、ゲート
絶縁膜１５を介してゲート電極１６、シリコン酸化膜か
らなる層間絶縁膜１７、ソース電極およびドレイン電極
となる金属配線１８が形成されている。
ａと、その両側に配されたソース領域１２ｂおよびドレ
イン領域１２ｃとからなる。さらにその上には、ゲート
絶縁膜１５を介してゲート電極１６、シリコン酸化膜か
らなる層間絶縁膜１７、ソース電極およびドレイン電極
となる金属配線１８が形成されている。
【００７２】この導電性電極１４は、ＩＴＯ（indium-t
in oxide）等の透明材料であってもよいし、Ｔｉ、Ｔ
ａ、Ｍｏ、Ｃｒ等の遮光性材料であってもよい。遮光性
材料を用いた場合には、外部光に起因するトランジスタ
のリーク電流の増加や回路特性の低下を抑えることが可
能となり、光の悪影響を防ぐことができるという利点が
ある。
in oxide）等の透明材料であってもよいし、Ｔｉ、Ｔ
ａ、Ｍｏ、Ｃｒ等の遮光性材料であってもよい。遮光性
材料を用いた場合には、外部光に起因するトランジスタ
のリーク電流の増加や回路特性の低下を抑えることが可
能となり、光の悪影響を防ぐことができるという利点が
ある。
【００７３】上記のような導電性電極１４の配置と導電
性電極１４への電圧の印加とにより、トランジスタの閾
値電圧をシフトさせることができる。例えば、ｎｃｈト
ランジスタの閾値電圧とｐｃｈトランジスタの閾値電圧
とがともに負側に偏っているために、ｎｃｈトランジス
タがディプレッション型になり、かつｐｃｈトランジス
タの閾値電圧の絶対値が大きくなる場合には、閾値電圧
を正方向にシフトすることができる。
性電極１４への電圧の印加とにより、トランジスタの閾
値電圧をシフトさせることができる。例えば、ｎｃｈト
ランジスタの閾値電圧とｐｃｈトランジスタの閾値電圧
とがともに負側に偏っているために、ｎｃｈトランジス
タがディプレッション型になり、かつｐｃｈトランジス
タの閾値電圧の絶対値が大きくなる場合には、閾値電圧
を正方向にシフトすることができる。
【００７４】これは、活性層となるp-Si薄膜１２のポテ
ンシャルが、導電性電極１４に印加された電圧によって
負方向に変化するので、それを相殺する分だけゲート電
極１６に余分に正の電圧を印加しなければならないから
である。この導電性電極１４によるp-Si薄膜１２のポテ
ンシャルの変化は、ガウスの定理から推測できるよう
に、p-Si薄膜１２の全体にわたって電荷が存在するとき
に生じる。
ンシャルが、導電性電極１４に印加された電圧によって
負方向に変化するので、それを相殺する分だけゲート電
極１６に余分に正の電圧を印加しなければならないから
である。この導電性電極１４によるp-Si薄膜１２のポテ
ンシャルの変化は、ガウスの定理から推測できるよう
に、p-Si薄膜１２の全体にわたって電荷が存在するとき
に生じる。
【００７５】したがって、トランジスタが導通するとき
に、p-Si薄膜１２の表面側（ゲート電極１６側）からの
空乏層（総電荷量が零でない領域）と、裏面側（導電性
電極１４側）からの空乏層とがつながることが好まし
く、つながるためには、p-Si薄膜１２の膜厚が空乏層の
最大幅の２倍以下となるように設定される。なお、この
条件は、後述する他の実施の形態におけるトランジスタ
でも同様である。
に、p-Si薄膜１２の表面側（ゲート電極１６側）からの
空乏層（総電荷量が零でない領域）と、裏面側（導電性
電極１４側）からの空乏層とがつながることが好まし
く、つながるためには、p-Si薄膜１２の膜厚が空乏層の
最大幅の２倍以下となるように設定される。なお、この
条件は、後述する他の実施の形態におけるトランジスタ
でも同様である。
【００７６】空乏層がつながることが好ましいのは、次
の理由による。すなわち、p-Si薄膜１２の表面側からの
空乏層と裏面側からの空乏層がつながることにより、p-
Si薄膜１２内のポテンシャルの最小値（または最大値）
が変化するので、薄膜トランジスタが導通するためのポ
テンシャル変化量も変化する。その結果、薄膜トランジ
スタの閾値電圧を効果的にシフトさせることが可能にな
る。
の理由による。すなわち、p-Si薄膜１２の表面側からの
空乏層と裏面側からの空乏層がつながることにより、p-
Si薄膜１２内のポテンシャルの最小値（または最大値）
が変化するので、薄膜トランジスタが導通するためのポ
テンシャル変化量も変化する。その結果、薄膜トランジ
スタの閾値電圧を効果的にシフトさせることが可能にな
る。
【００７７】実際に、１００ｎｍの膜厚のp-Si薄膜１２
を活性層として用い、ゲート絶縁膜１５の厚さが１５０
ｎｍであり、絶縁膜１３の厚さが３００ｎｍであるトラ
ンジスタにおいて、導電性電極１４に−２０Ｖの電圧を
印加することにより、２〜３Ｖの閾値電圧のシフトが観
察された。
を活性層として用い、ゲート絶縁膜１５の厚さが１５０
ｎｍであり、絶縁膜１３の厚さが３００ｎｍであるトラ
ンジスタにおいて、導電性電極１４に−２０Ｖの電圧を
印加することにより、２〜３Ｖの閾値電圧のシフトが観
察された。
【００７８】図４は、ｎチャネル型のp-Si薄膜トランジ
スタのゲート・ソース電圧−ドレイン・ソース電流特性
の一例を示す図である。この図において、導電性電極に
バイアス電圧を印加しない（ソース電極と同電位にす
る）場合の特性を破線にて示し、導電性電極に−２０Ｖ
のバイアス電圧を印加した場合の特性を実線にて示して
いる。これらの特性から、導電性電極にバイアス電圧を
印加することにより、閾値電圧が２．５Ｖシフトしてい
ることが分かる。
スタのゲート・ソース電圧−ドレイン・ソース電流特性
の一例を示す図である。この図において、導電性電極に
バイアス電圧を印加しない（ソース電極と同電位にす
る）場合の特性を破線にて示し、導電性電極に−２０Ｖ
のバイアス電圧を印加した場合の特性を実線にて示して
いる。これらの特性から、導電性電極にバイアス電圧を
印加することにより、閾値電圧が２．５Ｖシフトしてい
ることが分かる。
【００７９】ところで、図１の（ａ）の構造をなすトラ
ンジスタは、図２の（ａ）に示すように、導電性電極１
４が、p-Si薄膜１２の下方にチャネル領域１２ａとほぼ
同じ幅で設けられている。実際には、製造上のマージン
確保のため、導電性電極１４はチャネル領域１２ａより
やや広い幅で形成される。
ンジスタは、図２の（ａ）に示すように、導電性電極１
４が、p-Si薄膜１２の下方にチャネル領域１２ａとほぼ
同じ幅で設けられている。実際には、製造上のマージン
確保のため、導電性電極１４はチャネル領域１２ａより
やや広い幅で形成される。
【００８０】この場合は、ソース領域１２ｂとドレイン
領域１２ｃの下方に存在する導電性電極１４の面積が少
ないので、ソース領域１２ｂおよびドレイン領域１２ｃ
と導電性電極１４との間に発生する寄生容量はごくわず
かである。これにより、トランジスタからなる回路の動
作を高速化することができる。
領域１２ｃの下方に存在する導電性電極１４の面積が少
ないので、ソース領域１２ｂおよびドレイン領域１２ｃ
と導電性電極１４との間に発生する寄生容量はごくわず
かである。これにより、トランジスタからなる回路の動
作を高速化することができる。
【００８１】一方、図１の（ｂ）の構造をなすトランジ
スタは、図２の（ｂ）に示すように導電性電極１４が、
p-Si薄膜１２の下方にp-Si薄膜１２より広く設けられて
いる。
スタは、図２の（ｂ）に示すように導電性電極１４が、
p-Si薄膜１２の下方にp-Si薄膜１２より広く設けられて
いる。
【００８２】このトランジスタでは、p-Si薄膜１２にお
けるソース領域１２ｂおよびドレイン領域１２ｃは、図
１の（ａ）の構造におけるソース領域１２ｂおよびドレ
イン領域１２ｃのように段差がある構造と異なり平坦に
形成される。これにより、製造工程（特に、p-Si薄膜１
２の結晶化工程）において、下地段差（以下に詳述す
る）や導電性電極１４による光反射率の変化などが生じ
ることはなく、製造されたトランジスタにその影響が現
れることを防止できる。
けるソース領域１２ｂおよびドレイン領域１２ｃは、図
１の（ａ）の構造におけるソース領域１２ｂおよびドレ
イン領域１２ｃのように段差がある構造と異なり平坦に
形成される。これにより、製造工程（特に、p-Si薄膜１
２の結晶化工程）において、下地段差（以下に詳述す
る）や導電性電極１４による光反射率の変化などが生じ
ることはなく、製造されたトランジスタにその影響が現
れることを防止できる。
【００８３】導電性電極１４が活性層（例えば、p-Si薄
膜１２）と対向する部分の一部のみに配置される構造で
は、導電性電極１４の上方に活性層を形成する（堆積さ
せる）工程において、導電性電極１４の側縁で活性層に
段差が生じ、その段差部で活性層の膜厚が薄くなる。こ
の結果、活性層の結晶化工程において、段差部付近の結
晶性が他の部分の結晶性と異なる（劣る）ため、ソース
領域とドレイン領域との比抵抗が大きくなる可能性があ
る。また、段差部での薄膜化によって活性層の断面積が
小さくなり、ソース領域の抵抗およびドレイン領域の抵
抗が上昇する可能性がある。このため、トランジスタの
オン電流が減少することが懸念される。
膜１２）と対向する部分の一部のみに配置される構造で
は、導電性電極１４の上方に活性層を形成する（堆積さ
せる）工程において、導電性電極１４の側縁で活性層に
段差が生じ、その段差部で活性層の膜厚が薄くなる。こ
の結果、活性層の結晶化工程において、段差部付近の結
晶性が他の部分の結晶性と異なる（劣る）ため、ソース
領域とドレイン領域との比抵抗が大きくなる可能性があ
る。また、段差部での薄膜化によって活性層の断面積が
小さくなり、ソース領域の抵抗およびドレイン領域の抵
抗が上昇する可能性がある。このため、トランジスタの
オン電流が減少することが懸念される。
【００８４】さらに、段差部周辺における結晶性の劣化
の影響がチャネル領域１２ａにも及ぶ可能性がある。こ
の場合には、トランジスタの閾値電圧、キャリア移動度
等の特性が低下するおそれもある。
の影響がチャネル領域１２ａにも及ぶ可能性がある。こ
の場合には、トランジスタの閾値電圧、キャリア移動度
等の特性が低下するおそれもある。
【００８５】したがって、活性層に段差部がなければ、
トランジスタに上記のような影響が現れることはない。
トランジスタに上記のような影響が現れることはない。
【００８６】なお、トランジスタの上記の２つの構造
は、必要とするトランジスタの性能に応じて適宜選択さ
れる。また、これらの構造は、以降に述べる他の実施の
形態についても同様に適用される。
は、必要とするトランジスタの性能に応じて適宜選択さ
れる。また、これらの構造は、以降に述べる他の実施の
形態についても同様に適用される。
【００８７】本実施の形態においては、多結晶シリコン
薄膜トランジスタは、スタガー構造をなしており、導電
性電極１４がp-Si薄膜１２の下方に配置されている。導
電性電極１４の位置は、ゲート電極１６の位置に対して
相対的に決定されるので、構造に応じて異なる。逆スタ
ガー構造の多結晶シリコン薄膜トランジスタでは、ゲー
ト電極が絶縁性基板上に形成されているので、導電性電
極がゲート電極の上方に形成された活性層の上方に配置
されている。このような２通りの導電性電極の配置は、
以降に述べる他の実施の形態についても同様に適用され
る。
薄膜トランジスタは、スタガー構造をなしており、導電
性電極１４がp-Si薄膜１２の下方に配置されている。導
電性電極１４の位置は、ゲート電極１６の位置に対して
相対的に決定されるので、構造に応じて異なる。逆スタ
ガー構造の多結晶シリコン薄膜トランジスタでは、ゲー
ト電極が絶縁性基板上に形成されているので、導電性電
極がゲート電極の上方に形成された活性層の上方に配置
されている。このような２通りの導電性電極の配置は、
以降に述べる他の実施の形態についても同様に適用され
る。
【００８８】〔実施の形態２〕本発明の第２の実施の形
態について図１、図２、図５および図６に基づいて説明
すれば、以下の通りである。なお、本実施の形態および
後述する第３ないし第７実施の実施の形態において前記
の第１の実施の形態における構成要素と同等の機能を有
する構成要素については、同一の番号を付記してその説
明を省略する。
態について図１、図２、図５および図６に基づいて説明
すれば、以下の通りである。なお、本実施の形態および
後述する第３ないし第７実施の実施の形態において前記
の第１の実施の形態における構成要素と同等の機能を有
する構成要素については、同一の番号を付記してその説
明を省略する。
【００８９】本実施の形態に係る薄膜トランジスタ回路
では、図５に示すように、シフトレジスタ１を構成する
各トランジスタのうち、ｐｃｈトランジスタにおいての
み上記の導電性電極１４が設けられている。導電性電極
１４は、前記の第１の実施の形態におけるトランジスタ
と同様、図１（図２）の（ａ）または（ｂ）に示すよう
に、p-Si薄膜１２の下方に絶縁膜１３を間において配置
されている。
では、図５に示すように、シフトレジスタ１を構成する
各トランジスタのうち、ｐｃｈトランジスタにおいての
み上記の導電性電極１４が設けられている。導電性電極
１４は、前記の第１の実施の形態におけるトランジスタ
と同様、図１（図２）の（ａ）または（ｂ）に示すよう
に、p-Si薄膜１２の下方に絶縁膜１３を間において配置
されている。
【００９０】上記の構成においては、第１の実施の形態
で述べた理由により、ｐｃｈトランジスタの閾値電圧の
みをシフトさせることができる。上記の構成は、ｎｃｈ
トランジスタの閾値電圧が所望の値となっているのに対
し、ｐｃｈトランジスタの閾値電圧が所望値から大きく
ずれているような場合に有効である。
で述べた理由により、ｐｃｈトランジスタの閾値電圧の
みをシフトさせることができる。上記の構成は、ｎｃｈ
トランジスタの閾値電圧が所望の値となっているのに対
し、ｐｃｈトランジスタの閾値電圧が所望値から大きく
ずれているような場合に有効である。
【００９１】さらに、本実施の形態に係る他の薄膜トラ
ンジスタ回路では、図６に示すように、ｎｃｈトランジ
スタにおいても、ｐｃｈトランジスタと個別に導電性電
極１４が設けられている。
ンジスタ回路では、図６に示すように、ｎｃｈトランジ
スタにおいても、ｐｃｈトランジスタと個別に導電性電
極１４が設けられている。
【００９２】このような構成では、それぞれの導電性電
極１４・１４に異なる一定電圧が印加されることによ
り、ｎｃｈトランジスタの閾値電圧とｐｃｈトランジス
タの閾値電圧とを独立してシフトさせることができる。
この構成は、ｎｃｈトランジスタの閾値電圧とｐｃｈト
ランジスタの閾値電圧とが、それぞれの所望値から大き
くずれており、それぞれ異なる電圧値だけシフトさせる
場合に有効である。
極１４・１４に異なる一定電圧が印加されることによ
り、ｎｃｈトランジスタの閾値電圧とｐｃｈトランジス
タの閾値電圧とを独立してシフトさせることができる。
この構成は、ｎｃｈトランジスタの閾値電圧とｐｃｈト
ランジスタの閾値電圧とが、それぞれの所望値から大き
くずれており、それぞれ異なる電圧値だけシフトさせる
場合に有効である。
【００９３】〔実施の形態３〕本発明の第３の実施の形
態について図１、図２、図７、図８および図９に基づい
て説明すれば、以下の通りである。
態について図１、図２、図７、図８および図９に基づい
て説明すれば、以下の通りである。
【００９４】本実施の形態に係る薄膜トランジスタ回路
は、図７および図８に示すように、アクティブマトリク
ス駆動方式の画像表示装置において用いられるデータ信
号線駆動回路２１である。
は、図７および図８に示すように、アクティブマトリク
ス駆動方式の画像表示装置において用いられるデータ信
号線駆動回路２１である。
【００９５】このデータ信号線駆動回路２１において、
シフトレジスタ１を構成する各ユニット（図中、ＳＲに
て示す）１ａ…は、同期信号ＣＫＳに同期してスタート
パルスＳＰＳを順次シフトさせるようになっている。各
ユニット１ａ…から出力されたパルスは、バッファ回路
２２…を介してサンプリング回路２３…に与えられる。
シフトレジスタ１を構成する各ユニット（図中、ＳＲに
て示す）１ａ…は、同期信号ＣＫＳに同期してスタート
パルスＳＰＳを順次シフトさせるようになっている。各
ユニット１ａ…から出力されたパルスは、バッファ回路
２２…を介してサンプリング回路２３…に与えられる。
【００９６】バッファ回路２２は、分岐された２つの信
号伝達経路に異なる数のインバータが配置されている回
路であり、それぞれの信号伝達経路を通じて異なる極性
のパルスを出力するようになっている。サンプリング回
路２３は、上記の２つの信号伝達経路からのパルスがそ
れぞれｎｃｈトランジスタとｐｃｈトランジスタとのゲ
ート電極に与えられることにより導通して、映像信号Ｄ
ＡＴをデータ信号線ＳＬ1,ＳＬ2,ＳＬ3 …に出力するよ
うになっている。
号伝達経路に異なる数のインバータが配置されている回
路であり、それぞれの信号伝達経路を通じて異なる極性
のパルスを出力するようになっている。サンプリング回
路２３は、上記の２つの信号伝達経路からのパルスがそ
れぞれｎｃｈトランジスタとｐｃｈトランジスタとのゲ
ート電極に与えられることにより導通して、映像信号Ｄ
ＡＴをデータ信号線ＳＬ1,ＳＬ2,ＳＬ3 …に出力するよ
うになっている。
【００９７】データ信号線駆動回路２１を構成する全ト
ランジスタのうち、ユニット１ａ…を構成するトランジ
スタは、シフトレジスタ１が高速動作を要求されるため
に、チャネル長Ｌが短くなっている（Ｌ＝６μｍ）。ま
た、データ信号線駆動回路２１においてバッファ回路２
２…を構成するトランジスタは、シフトレジスタ１のよ
うに高速動作を要求されないので、チャネル長Ｌが長く
なっている（Ｌ＝８μｍ）。また、サンプリング回路２
３…を構成するトランジスタは、リーク電流を低減する
必要から、チャネル長Ｌがさらに長くなっている（Ｌ＝
１０μｍ）。
ランジスタのうち、ユニット１ａ…を構成するトランジ
スタは、シフトレジスタ１が高速動作を要求されるため
に、チャネル長Ｌが短くなっている（Ｌ＝６μｍ）。ま
た、データ信号線駆動回路２１においてバッファ回路２
２…を構成するトランジスタは、シフトレジスタ１のよ
うに高速動作を要求されないので、チャネル長Ｌが長く
なっている（Ｌ＝８μｍ）。また、サンプリング回路２
３…を構成するトランジスタは、リーク電流を低減する
必要から、チャネル長Ｌがさらに長くなっている（Ｌ＝
１０μｍ）。
【００９８】上記のデータ信号線駆動回路２１では、図
７に示すように、ユニット１ａ…を構成するトランジス
タすなわちチャネル長の最も短い（Ｌ＝６μｍ）トラン
ジスタにおいてのみ上記の導電性電極１４が設けられて
いる。導電性電極１４は、図１（図２）の（ａ）または
（ｂ）に示すように、p-Si薄膜１２の下方に絶縁膜１３
を間において配置されている。
７に示すように、ユニット１ａ…を構成するトランジス
タすなわちチャネル長の最も短い（Ｌ＝６μｍ）トラン
ジスタにおいてのみ上記の導電性電極１４が設けられて
いる。導電性電極１４は、図１（図２）の（ａ）または
（ｂ）に示すように、p-Si薄膜１２の下方に絶縁膜１３
を間において配置されている。
【００９９】上記のような構成においては、第１の実施
の形態で述べた理由により、チャネル長の短いトランジ
スタの閾値電圧のみをシフトさせることができる。
の形態で述べた理由により、チャネル長の短いトランジ
スタの閾値電圧のみをシフトさせることができる。
【０１００】また、本実施の形態に係る他の薄膜トラン
ジスタ回路では、図８に示すように、シフトレジスタ１
…を構成するトランジスタのみならず、バッファ回路２
２…を構成するトランジスタおよびサンプリング回路２
３…を構成するチャネル長が長いトランジスタにおいて
も、それぞれ個別に導電性電極１４が設けられている。
ジスタ回路では、図８に示すように、シフトレジスタ１
…を構成するトランジスタのみならず、バッファ回路２
２…を構成するトランジスタおよびサンプリング回路２
３…を構成するチャネル長が長いトランジスタにおいて
も、それぞれ個別に導電性電極１４が設けられている。
【０１０１】このような構成では、それぞれの導電性電
極１４・１４に異なる一定電圧が印加されることによ
り、シフトレジスタ１…におけるトランジスタの閾値電
圧と、バッファ回路２２…を構成するトランジスタおよ
びサンプリング回路２３…を構成するトランジスタの閾
値電圧とをそれぞれ独立してシフトさせることができ
る。
極１４・１４に異なる一定電圧が印加されることによ
り、シフトレジスタ１…におけるトランジスタの閾値電
圧と、バッファ回路２２…を構成するトランジスタおよ
びサンプリング回路２３…を構成するトランジスタの閾
値電圧とをそれぞれ独立してシフトさせることができ
る。
【０１０２】また、本実施の形態に係るさらに他の薄膜
トランジスタ回路では、図９に示すように、シフトレジ
スタ１…を構成するトランジスタのみならず、サンプリ
ング回路２３…を構成するチャネル長が長いトランジス
タにおいても、それぞれ個別に導電性電極１４が設けら
れている。ここで、バッファ回路２２…を構成するトラ
ンジスタには、導電性電極１４が設けられていない。
トランジスタ回路では、図９に示すように、シフトレジ
スタ１…を構成するトランジスタのみならず、サンプリ
ング回路２３…を構成するチャネル長が長いトランジス
タにおいても、それぞれ個別に導電性電極１４が設けら
れている。ここで、バッファ回路２２…を構成するトラ
ンジスタには、導電性電極１４が設けられていない。
【０１０３】このような構成では、それぞれの導電性電
極１４・１４に異なる一定電圧が印加されることによ
り、シフトレジスタ１…におけるトランジスタの閾値電
圧と、サンプリング回路２３…を構成するトランジスタ
の閾値電圧とを、それぞれ独立してシフトさせることが
できる。ここで、導電性電極１４が配設されていないバ
ッファ回路２２…を構成するトランジスタにおいては、
閾値電圧はシフトしない。
極１４・１４に異なる一定電圧が印加されることによ
り、シフトレジスタ１…におけるトランジスタの閾値電
圧と、サンプリング回路２３…を構成するトランジスタ
の閾値電圧とを、それぞれ独立してシフトさせることが
できる。ここで、導電性電極１４が配設されていないバ
ッファ回路２２…を構成するトランジスタにおいては、
閾値電圧はシフトしない。
【０１０４】上記の３つの構成は、短チャネル効果等の
ために、チャネル長によって閾値電圧が異なる場合があ
るので、特に、チャネル長の長さに応じて閾値電圧が所
望値から大きくずれているときに有効である。
ために、チャネル長によって閾値電圧が異なる場合があ
るので、特に、チャネル長の長さに応じて閾値電圧が所
望値から大きくずれているときに有効である。
【０１０５】〔実施の形態４〕本発明の第４の実施の形
態について図１、図２、図１０、図１１および図１２に
基づいて説明すれば、以下の通りである。
態について図１、図２、図１０、図１１および図１２に
基づいて説明すれば、以下の通りである。
【０１０６】本実施の形態に係る薄膜トランジスタ回路
は、図１０および図１１に示すように、アクティブマト
リクス駆動方式の画像表示装置において用いられるデー
タ信号線駆動回路６１である。
は、図１０および図１１に示すように、アクティブマト
リクス駆動方式の画像表示装置において用いられるデー
タ信号線駆動回路６１である。
【０１０７】このデータ信号線駆動回路６１は、第３の
実施の形態に示したデータ信号線駆動回路２１とほぼ同
様の構成であるが、シフトレジスタ５１がダイナミック
型である点が異なっている。
実施の形態に示したデータ信号線駆動回路２１とほぼ同
様の構成であるが、シフトレジスタ５１がダイナミック
型である点が異なっている。
【０１０８】図１２に示すシフトレジスタ５１は、２ユ
ニット分であるが、１ユニット当たり２つのクロックト
インバータ２および１つのインバータ４を備えている。
クロックトインバータ２とインバータ４とは、スタート
パルスＳＰＧ・ＳＰＳの転送ライン上に直列に設けられ
ている。また、インバータ４の出力が、シフトレジスタ
５１における各ユニットの出力ＯＵＴ1,ＯＵＴi+1 とな
っており、ここから各ユニットによりシフトされたパル
スが取り出される。
ニット分であるが、１ユニット当たり２つのクロックト
インバータ２および１つのインバータ４を備えている。
クロックトインバータ２とインバータ４とは、スタート
パルスＳＰＧ・ＳＰＳの転送ライン上に直列に設けられ
ている。また、インバータ４の出力が、シフトレジスタ
５１における各ユニットの出力ＯＵＴ1,ＯＵＴi+1 とな
っており、ここから各ユニットによりシフトされたパル
スが取り出される。
【０１０９】上記のデータ信号線駆動回路６１におい
て、シフトレジスタ５１を構成する各ユニット（図中、
ＳＲにて示す）５１ａ…は、同期信号ＣＫＳに同期して
スタートパルスＳＰＳを順次シフトさせるようになって
いる。各ユニット５１ａ…から出力されたパルスは、バ
ッファ回路２２…を介してサンプリング回路２３…に与
えられる。
て、シフトレジスタ５１を構成する各ユニット（図中、
ＳＲにて示す）５１ａ…は、同期信号ＣＫＳに同期して
スタートパルスＳＰＳを順次シフトさせるようになって
いる。各ユニット５１ａ…から出力されたパルスは、バ
ッファ回路２２…を介してサンプリング回路２３…に与
えられる。
【０１１０】データ信号線駆動回路６１を構成する全ト
ランジスタのうち、ユニット５１ａ…を構成するトラン
ジスタは、シフトレジスタ５１が正常に動作するように
リーク電流を低く抑える必要がある。一方、他のバッフ
ァ回路２２…およびサンプリング回路２３…等のスタテ
ィック回路では、駆動力が高いことが望ましい。
ランジスタのうち、ユニット５１ａ…を構成するトラン
ジスタは、シフトレジスタ５１が正常に動作するように
リーク電流を低く抑える必要がある。一方、他のバッフ
ァ回路２２…およびサンプリング回路２３…等のスタテ
ィック回路では、駆動力が高いことが望ましい。
【０１１１】上記のデータ信号線駆動回路６１では、図
１０に示すように、ユニット５１ａ…を構成するトラン
ジスタすなわちリーク電流を抑える必要のあるトランジ
スタにおいてのみ上記の導電性電極１４が設けられてい
る。導電性電極１４は、図１（図２）の（ａ）または
（ｂ）に示すように、p-Si薄膜１２の下方に絶縁膜１３
を間において配置されている。
１０に示すように、ユニット５１ａ…を構成するトラン
ジスタすなわちリーク電流を抑える必要のあるトランジ
スタにおいてのみ上記の導電性電極１４が設けられてい
る。導電性電極１４は、図１（図２）の（ａ）または
（ｂ）に示すように、p-Si薄膜１２の下方に絶縁膜１３
を間において配置されている。
【０１１２】上記のような構成においては、第１の実施
の形態で述べた理由により、ダイナミック回路を構成す
るトランジスタの閾値電圧のみをシフトさせることがで
きる。
の形態で述べた理由により、ダイナミック回路を構成す
るトランジスタの閾値電圧のみをシフトさせることがで
きる。
【０１１３】また、本実施の形態に係る他の薄膜トラン
ジスタ回路では、図１１に示すように、シフトレジスタ
５１…以外のバッファ回路２２…、サンプリング回路２
３…等のスタティック回路を構成するトランジスタにお
いても、シフトレジスタ５１を構成するトランジスタと
独立して導電性電極１４が設けられている。
ジスタ回路では、図１１に示すように、シフトレジスタ
５１…以外のバッファ回路２２…、サンプリング回路２
３…等のスタティック回路を構成するトランジスタにお
いても、シフトレジスタ５１を構成するトランジスタと
独立して導電性電極１４が設けられている。
【０１１４】このような構成では、それぞれの導電性電
極１４・１４に異なる一定電圧が印加されることによ
り、ダイナミック回路であるシフトレジスタ５１…にお
けるトランジスタの閾値電圧と、スタティック回路であ
るバッファ回路２２…およびサンプリング回路２３…を
構成するトランジスタおよびサンプリング回路２３…を
構成するトランジスタの閾値電圧とを、それぞれ独立し
てシフトさせることができる。
極１４・１４に異なる一定電圧が印加されることによ
り、ダイナミック回路であるシフトレジスタ５１…にお
けるトランジスタの閾値電圧と、スタティック回路であ
るバッファ回路２２…およびサンプリング回路２３…を
構成するトランジスタおよびサンプリング回路２３…を
構成するトランジスタの閾値電圧とを、それぞれ独立し
てシフトさせることができる。
【０１１５】上記の２つの構成は、同一基板上にダイナ
ミック回路とスタティック回路とが共存する場合に、ト
ランジスタの閾値電圧がそれぞれの回路を構成するトラ
ンジスタでの所望の値から大きくずれているときに有効
である。
ミック回路とスタティック回路とが共存する場合に、ト
ランジスタの閾値電圧がそれぞれの回路を構成するトラ
ンジスタでの所望の値から大きくずれているときに有効
である。
【０１１６】〔実施の形態５〕本発明の第５の実施の形
態について図１、図２、図１３、図１４および図１５に
基づいて説明すれば、以下の通りである。
態について図１、図２、図１３、図１４および図１５に
基づいて説明すれば、以下の通りである。
【０１１７】本実施の形態に係る薄膜トランジスタ回路
は、図１３および図１４に示すように、アクティブマト
リクス駆動方式の画像表示装置において用いられる走査
信号線駆動回路３１である。
は、図１３および図１４に示すように、アクティブマト
リクス駆動方式の画像表示装置において用いられる走査
信号線駆動回路３１である。
【０１１８】この走査信号線駆動回路３１において、シ
フトレジスタ１を構成する複数のユニット１ａ…は、同
期信号ＣＫＧに同期してスタートパルスＳＰＧを順次シ
フトさせるようになっている。ユニット１ａ…の次段に
設けられたＮＡＮＤゲート３２…では、隣接するユニッ
ト１ａ・１ａから出力された２つのパルスの論理積否定
がとられる。さらに、ＮＡＮＤゲート３２…の次段に設
けられたＮＯＲゲート３３…では、それぞれＮＡＮＤゲ
ート３２…の出力と同期信号ＧＰＳとの論理和否定がと
られる。
フトレジスタ１を構成する複数のユニット１ａ…は、同
期信号ＣＫＧに同期してスタートパルスＳＰＧを順次シ
フトさせるようになっている。ユニット１ａ…の次段に
設けられたＮＡＮＤゲート３２…では、隣接するユニッ
ト１ａ・１ａから出力された２つのパルスの論理積否定
がとられる。さらに、ＮＡＮＤゲート３２…の次段に設
けられたＮＯＲゲート３３…では、それぞれＮＡＮＤゲ
ート３２…の出力と同期信号ＧＰＳとの論理和否定がと
られる。
【０１１９】ＮＯＲゲート３３…の次段には、レベルシ
フタ３４…とバッファ３５…とが順次設けられている。
ＮＯＲゲート３３…の出力は、走査信号としてレベルシ
フタ３４…およびバッファ３５…を介して走査信号線Ｇ
Ｌ1,ＧＬ2,ＧＬ3 …に与えられる。
フタ３４…とバッファ３５…とが順次設けられている。
ＮＯＲゲート３３…の出力は、走査信号としてレベルシ
フタ３４…およびバッファ３５…を介して走査信号線Ｇ
Ｌ1,ＧＬ2,ＧＬ3 …に与えられる。
【０１２０】また、シフトレジスタ１…、ＮＡＮＤゲー
ト３２…、ＮＯＲゲート３３…等からなる駆動電圧の低
い回路のグループには、電源電圧ＶGH1 （高電位）・Ｖ
GL1（低電位）が駆動電圧として与えられる。一方、レ
ベルシフタ３４…、バッファ３５…等からなる駆動電圧
の高い回路のグループには、電源電圧ＶGH2 （高電位）
・ＶGL2 （低電位）が駆動電圧として与えられる。
ト３２…、ＮＯＲゲート３３…等からなる駆動電圧の低
い回路のグループには、電源電圧ＶGH1 （高電位）・Ｖ
GL1（低電位）が駆動電圧として与えられる。一方、レ
ベルシフタ３４…、バッファ３５…等からなる駆動電圧
の高い回路のグループには、電源電圧ＶGH2 （高電位）
・ＶGL2 （低電位）が駆動電圧として与えられる。
【０１２１】走査信号線駆動回路３１では、図１３に示
すように、レベルシフタ３４…より前段のシフトレジス
タ１…、ＮＡＮＤゲート３２…、ＮＯＲゲート３３…等
の回路を構成するトランジスタにおいてのみ上記の導電
性電極１４が設けられている。導電性電極１４は、図１
（図２）の（ａ）または（ｂ）に示すように、p-Si薄膜
１２の下方に配置されている。
すように、レベルシフタ３４…より前段のシフトレジス
タ１…、ＮＡＮＤゲート３２…、ＮＯＲゲート３３…等
の回路を構成するトランジスタにおいてのみ上記の導電
性電極１４が設けられている。導電性電極１４は、図１
（図２）の（ａ）または（ｂ）に示すように、p-Si薄膜
１２の下方に配置されている。
【０１２２】上記のような構成においては、第１の実施
の形態で述べた理由により、レベルシフタ３４…より前
段の回路を構成するトランジスタの閾値電圧のみをシフ
トさせることができる。上記の構成は、レベルシフタ３
４…より前段に設けられた駆動電圧の低い回路を構成す
るトランジスタに要求される小さな閾値電圧を得ようと
する場合に有効である。
の形態で述べた理由により、レベルシフタ３４…より前
段の回路を構成するトランジスタの閾値電圧のみをシフ
トさせることができる。上記の構成は、レベルシフタ３
４…より前段に設けられた駆動電圧の低い回路を構成す
るトランジスタに要求される小さな閾値電圧を得ようと
する場合に有効である。
【０１２３】また、本実施の形態に係る他の薄膜トラン
ジスタ回路では、図１４に示すように、レベルシフタ３
４…（レベルシフタ３４…を含む）から後段のバッファ
３５…等の回路を構成するトランジスタにおいても、レ
ベルシフタ３４…より前段の回路を構成するトランジス
タと個別に導電性電極１４が設けられている。
ジスタ回路では、図１４に示すように、レベルシフタ３
４…（レベルシフタ３４…を含む）から後段のバッファ
３５…等の回路を構成するトランジスタにおいても、レ
ベルシフタ３４…より前段の回路を構成するトランジス
タと個別に導電性電極１４が設けられている。
【０１２４】このような構成では、それぞれの導電性電
極１４・１４に異なる一定電圧が印加されることによ
り、レベルシフタ３４…より前段の回路におけるトラン
ジスタの閾値電圧とレベルシフタ３４…から後段の回路
におけるトランジスタの閾値電圧とを独立してシフトさ
せることができる。上記の構成は、それぞれのグループ
の回路において要求される閾値電圧を得ようとする場合
に有効である。
極１４・１４に異なる一定電圧が印加されることによ
り、レベルシフタ３４…より前段の回路におけるトラン
ジスタの閾値電圧とレベルシフタ３４…から後段の回路
におけるトランジスタの閾値電圧とを独立してシフトさ
せることができる。上記の構成は、それぞれのグループ
の回路において要求される閾値電圧を得ようとする場合
に有効である。
【０１２５】図１３に示す薄膜トランジスタ回路は、図
１５に示すように、画像表示装置に走査信号線駆動回路
３１として組み込まれている。この画像表示装置におい
て、データ信号線駆動回路２１は、例えば、前記の実施
の形態３における回路（図８参照）により構成されてい
る。上記のデータ信号線駆動回路２１および走査信号線
駆動回路３１は、画素アレイ４１に接続されている。
１５に示すように、画像表示装置に走査信号線駆動回路
３１として組み込まれている。この画像表示装置におい
て、データ信号線駆動回路２１は、例えば、前記の実施
の形態３における回路（図８参照）により構成されてい
る。上記のデータ信号線駆動回路２１および走査信号線
駆動回路３１は、画素アレイ４１に接続されている。
【０１２６】ここで、データ信号線駆動回路２１および
走査信号線駆動回路３１に印加される電源電圧は異なっ
ている。データ信号線駆動回路２１には、電源電圧ＶSH
（高電位）・ＶSL（低電位）が駆動電圧として与えられ
る。一方、走査信号線駆動回路３１においては、前述の
ように、駆動電圧の低い回路のグループに電源電圧Ｖ
GH1 （高電位）・ＶGL1 （低電位）が与えられ、駆動電
圧の高い回路のグループに電源電圧ＶGH2 （高電位）・
ＶGL2 （低電位）が与えられる。
走査信号線駆動回路３１に印加される電源電圧は異なっ
ている。データ信号線駆動回路２１には、電源電圧ＶSH
（高電位）・ＶSL（低電位）が駆動電圧として与えられ
る。一方、走査信号線駆動回路３１においては、前述の
ように、駆動電圧の低い回路のグループに電源電圧Ｖ
GH1 （高電位）・ＶGL1 （低電位）が与えられ、駆動電
圧の高い回路のグループに電源電圧ＶGH2 （高電位）・
ＶGL2 （低電位）が与えられる。
【０１２７】一方、図１４に示す薄膜トランジスタ回路
は、図１５に示さないが、図１３に示す薄膜トランジス
タ回路と同様に、画像表示装置に組み込まれる。
は、図１５に示さないが、図１３に示す薄膜トランジス
タ回路と同様に、画像表示装置に組み込まれる。
【０１２８】〔実施の形態６〕本発明の第６の実施の形
態について図１、図２、図１６および図１７に基づいて
説明すれば、以下の通りである。なお、本実施の形態に
おいて前記の第３の実施の形態における構成要素と同等
の機能を有する構成要素については、同一の番号を付記
してその説明を省略する。
態について図１、図２、図１６および図１７に基づいて
説明すれば、以下の通りである。なお、本実施の形態に
おいて前記の第３の実施の形態における構成要素と同等
の機能を有する構成要素については、同一の番号を付記
してその説明を省略する。
【０１２９】本実施の形態に係る薄膜トランジスタ回路
は、図１６に示すように、アクティブマトリクス駆動方
式の画像表示装置において用いられるデータ信号線駆動
回路２１である。本実施の形態のデータ信号線駆動回路
２１では、アナログ回路であるサンプリング回路２３…
を構成する各トランジスタにおいてのみ、導電性電極１
４が設けられている。導電性電極１４は、図１（図２）
の（ａ）または（ｂ）に示すように、p-Si薄膜１２の下
方に配置されている。
は、図１６に示すように、アクティブマトリクス駆動方
式の画像表示装置において用いられるデータ信号線駆動
回路２１である。本実施の形態のデータ信号線駆動回路
２１では、アナログ回路であるサンプリング回路２３…
を構成する各トランジスタにおいてのみ、導電性電極１
４が設けられている。導電性電極１４は、図１（図２）
の（ａ）または（ｂ）に示すように、p-Si薄膜１２の下
方に配置されている。
【０１３０】上記の構成においては、第１の実施の形態
で述べた理由により、アナログ回路であるサンプリング
回路２３…を構成するトランジスタの閾値電圧のみをシ
フトさせることができる。
で述べた理由により、アナログ回路であるサンプリング
回路２３…を構成するトランジスタの閾値電圧のみをシ
フトさせることができる。
【０１３１】また、本実施の形態に係る他の薄膜トラン
ジスタ回路では、図１７に示すように、サンプリング回
路２３…以外のシフトレジスタ１…、バッファ回路２２
…等のデジタル回路を構成するトランジスタにおいて
も、アナログ回路（サンプリング回路２３…）を構成す
るトランジスタと個別に導電性電極１４が設けられてい
る。
ジスタ回路では、図１７に示すように、サンプリング回
路２３…以外のシフトレジスタ１…、バッファ回路２２
…等のデジタル回路を構成するトランジスタにおいて
も、アナログ回路（サンプリング回路２３…）を構成す
るトランジスタと個別に導電性電極１４が設けられてい
る。
【０１３２】このような構成では、それぞれの導電性電
極１４・１４に異なる一定電圧が印加されることによ
り、アナログ回路（サンプリング回路２３…）における
トランジスタの閾値電圧とデジタル回路（サンプリング
回路２３…以外の回路）におけるトランジスタの閾値電
圧とを独立してシフトさせることができる。
極１４・１４に異なる一定電圧が印加されることによ
り、アナログ回路（サンプリング回路２３…）における
トランジスタの閾値電圧とデジタル回路（サンプリング
回路２３…以外の回路）におけるトランジスタの閾値電
圧とを独立してシフトさせることができる。
【０１３３】上記の２つの構成は、サンプリング回路２
３のようにアナログデータを扱うために低いリーク電流
が要求されるアナログ回路を構成するトランジスタと、
シフトレジスタ１…等のようにデジタルデータを扱うた
めに高速動作が要求されるデジタル回路を構成するトラ
ンジスタとにおいて、それぞれ要求される閾値電圧を得
ようとする場合に有効である。
３のようにアナログデータを扱うために低いリーク電流
が要求されるアナログ回路を構成するトランジスタと、
シフトレジスタ１…等のようにデジタルデータを扱うた
めに高速動作が要求されるデジタル回路を構成するトラ
ンジスタとにおいて、それぞれ要求される閾値電圧を得
ようとする場合に有効である。
【０１３４】なお、本実施の形態および前記の各実施の
形態においては、薄膜トランジスタ回路の例を種々述べ
たが、各構成を適宜組み合わせても、同様の効果が得ら
れることは言うまでもない。例えば、ある範囲内のチャ
ネル長を有するｎチャネル型薄膜トランジスタと、ある
範囲内の駆動電圧が与えられるアナログ回路を構成する
トランジスタにのみ、それぞれ個別の導電性電極が配置
され、それぞれに個別の電圧が印加される構成がある。
形態においては、薄膜トランジスタ回路の例を種々述べ
たが、各構成を適宜組み合わせても、同様の効果が得ら
れることは言うまでもない。例えば、ある範囲内のチャ
ネル長を有するｎチャネル型薄膜トランジスタと、ある
範囲内の駆動電圧が与えられるアナログ回路を構成する
トランジスタにのみ、それぞれ個別の導電性電極が配置
され、それぞれに個別の電圧が印加される構成がある。
【０１３５】〔実施の形態７〕本発明の第７の実施の形
態について図１ないし図１８に基づいて説明すれば、以
下の通りである。
態について図１ないし図１８に基づいて説明すれば、以
下の通りである。
【０１３６】本実施の形態に係る画像表示装置は、図１
８に示すように、画素アレイ４１と、データ信号線駆動
回路４２と、走査信号線駆動回路４３と、制御回路４４
と、電源回路４５とを備えている。
８に示すように、画素アレイ４１と、データ信号線駆動
回路４２と、走査信号線駆動回路４３と、制御回路４４
と、電源回路４５とを備えている。
【０１３７】画素アレイ４１、データ信号線駆動回路４
２および走査信号線駆動回路４３は、基板４６上に形成
されている。基板４６は、ガラスのような絶縁性かつ透
光性を有する材料により形成されている。画素アレイ４
１は、従来の画像表示装置（図１９参照）と同様、デー
タ信号線ＳＬ…と、走査信号線ＧＬ…と、画素４７…と
を有している。
２および走査信号線駆動回路４３は、基板４６上に形成
されている。基板４６は、ガラスのような絶縁性かつ透
光性を有する材料により形成されている。画素アレイ４
１は、従来の画像表示装置（図１９参照）と同様、デー
タ信号線ＳＬ…と、走査信号線ＧＬ…と、画素４７…と
を有している。
【０１３８】映像信号付与手段としてのデータ信号線駆
動回路４２は、制御回路４４により与えられた映像信号
ＤＡＴを制御回路４４からの同期信号ＣＫＳおよびスタ
ートパルスＳＰＳに基づいてサンプリングして各列の画
素に接続されたデータ信号線ＳＬi,ＳＬi+1 …に出力す
るようになっている。書込制御手段としての走査信号線
駆動回路４３は、制御回路４４からの同期信号ＣＫＧ・
ＧＰＳおよびスタートパルスＳＰＧに基づいて各行の画
素に接続された走査信号線ＧＬj,ＧＬj+1 …に与える走
査信号を発生するようになっている。
動回路４２は、制御回路４４により与えられた映像信号
ＤＡＴを制御回路４４からの同期信号ＣＫＳおよびスタ
ートパルスＳＰＳに基づいてサンプリングして各列の画
素に接続されたデータ信号線ＳＬi,ＳＬi+1 …に出力す
るようになっている。書込制御手段としての走査信号線
駆動回路４３は、制御回路４４からの同期信号ＣＫＧ・
ＧＰＳおよびスタートパルスＳＰＧに基づいて各行の画
素に接続された走査信号線ＧＬj,ＧＬj+1 …に与える走
査信号を発生するようになっている。
【０１３９】電源回路４５は、電源電圧ＶSH・ＶSL・Ｖ
GH・ＶGL、接地電位ＣＯＭおよび電圧ＶBBを発生する回
路である。電源電圧ＶSH・ＶSLは、それぞれレベルの異
なる電圧であり、データ信号線駆動回路４２に与えられ
る。電源電圧ＶGH・ＶGLは、それぞれレベルの異なる電
圧であり、走査信号線駆動回路４３に与えられる。電源
電圧ＶGH・ＶGLは、実施の形態５における電源電圧Ｖ
GH1 ・ＶGH2 ・ＶGL1 ・ＶGL2 を含んでいる。接地電位
ＣＯＭは、基板４６に設けられる図示しない共通電極線
に与えられる。
GH・ＶGL、接地電位ＣＯＭおよび電圧ＶBBを発生する回
路である。電源電圧ＶSH・ＶSLは、それぞれレベルの異
なる電圧であり、データ信号線駆動回路４２に与えられ
る。電源電圧ＶGH・ＶGLは、それぞれレベルの異なる電
圧であり、走査信号線駆動回路４３に与えられる。電源
電圧ＶGH・ＶGLは、実施の形態５における電源電圧Ｖ
GH1 ・ＶGH2 ・ＶGL1 ・ＶGL2 を含んでいる。接地電位
ＣＯＭは、基板４６に設けられる図示しない共通電極線
に与えられる。
【０１４０】電圧ＶBBは、導電性電極１４に印加される
電圧であり、前述の各実施の形態における導電性電極１
４の構成に応じて必要な数とレベルが設定される。この
ように、電圧ＶBBが導電性電極１４の構成によって異な
るレベルに設定されることから、電源回路４５は、外部
から電圧ＶBBを調整しうるように構成されることが望ま
しい。
電圧であり、前述の各実施の形態における導電性電極１
４の構成に応じて必要な数とレベルが設定される。この
ように、電圧ＶBBが導電性電極１４の構成によって異な
るレベルに設定されることから、電源回路４５は、外部
から電圧ＶBBを調整しうるように構成されることが望ま
しい。
【０１４１】データ信号線駆動回路４２および走査信号
線駆動回路４３は、図３、図５および図６に示すシフト
レジスタ１のうちいずれか１つを有している。または、
データ信号線駆動回路４２と走査信号線駆動回路４３と
のいずれか一方が、上記のシフトレジスタ１を有してい
てもよい。または、データ信号線駆動回路４２および走
査信号線駆動回路４３の少なくともいずれか一方が、図
１２に示すシフトレジスタ５１を有していてもよい。
線駆動回路４３は、図３、図５および図６に示すシフト
レジスタ１のうちいずれか１つを有している。または、
データ信号線駆動回路４２と走査信号線駆動回路４３と
のいずれか一方が、上記のシフトレジスタ１を有してい
てもよい。または、データ信号線駆動回路４２および走
査信号線駆動回路４３の少なくともいずれか一方が、図
１２に示すシフトレジスタ５１を有していてもよい。
【０１４２】本画像表示装置の他の構成において、デー
タ信号線駆動回路４２は、図７、図８、図９、図１６お
よび図１７に示すデータ信号線駆動回路２１ならびに図
１０および図１１に示すデータ信号線駆動回路６１のう
ちいずれか１つの構成を含んでいる。走査信号線駆動回
路４３は、図１３および図１４に示す走査信号線駆動回
路３１のうちいずれか１つの構成を含んでいる。また
は、データ信号線駆動回路４２と走査信号線駆動回路４
３とのいずれか一方が、上記の構成を含んでいてもよ
い。
タ信号線駆動回路４２は、図７、図８、図９、図１６お
よび図１７に示すデータ信号線駆動回路２１ならびに図
１０および図１１に示すデータ信号線駆動回路６１のう
ちいずれか１つの構成を含んでいる。走査信号線駆動回
路４３は、図１３および図１４に示す走査信号線駆動回
路３１のうちいずれか１つの構成を含んでいる。また
は、データ信号線駆動回路４２と走査信号線駆動回路４
３とのいずれか一方が、上記の構成を含んでいてもよ
い。
【０１４３】本実施の形態では、データ信号線駆動回路
４２および走査信号線駆動回路４３または両者のいずれ
か一方が、上記のように、図１（図２）の（ａ）または
（ｂ）に示すような導電性電極１４を有するトランジス
タを含んでいる。これにより、データ信号線駆動回路４
２または走査信号線駆動回路４３を構成するトランジス
タの閾値電圧を、それぞれに要求される値に合わせてシ
フトさせることができる。それゆえ、動作速度および表
示品位の優れた画像表示装置を提供することが可能にな
る。
４２および走査信号線駆動回路４３または両者のいずれ
か一方が、上記のように、図１（図２）の（ａ）または
（ｂ）に示すような導電性電極１４を有するトランジス
タを含んでいる。これにより、データ信号線駆動回路４
２または走査信号線駆動回路４３を構成するトランジス
タの閾値電圧を、それぞれに要求される値に合わせてシ
フトさせることができる。それゆえ、動作速度および表
示品位の優れた画像表示装置を提供することが可能にな
る。
【０１４４】以上、本実施の形態および前記の他の実施
の形態において、幾つかの例を示したが、本発明は、上
記の各実施の形態に限定されることなく、同様の概念に
基づく全ての構成に適用される。
の形態において、幾つかの例を示したが、本発明は、上
記の各実施の形態に限定されることなく、同様の概念に
基づく全ての構成に適用される。
【０１４５】
【発明の効果】以上のように、本発明の請求項１に記載
の薄膜トランジスタ回路は、絶縁性基板上に形成された
複数の薄膜トランジスタにより構成され、活性層のチャ
ネル領域を間においてゲート電極と対向するように導電
性電極が配置されており、この導電性電極に同一の一定
電圧が印加される構成である。
の薄膜トランジスタ回路は、絶縁性基板上に形成された
複数の薄膜トランジスタにより構成され、活性層のチャ
ネル領域を間においてゲート電極と対向するように導電
性電極が配置されており、この導電性電極に同一の一定
電圧が印加される構成である。
【０１４６】これにより、導電性電極への電圧の印加に
より閾値電圧をシフトさせれば、ｎチャネル型トランジ
スタの閾値電圧の絶対値とｐチャネル型トランジスタの
閾値電圧の絶対値とをほぼ等しくすることができる。ま
た、閾値電圧の絶対値を大きくするように導電性電極に
電圧を印加することにより、リーク電流を小さくするこ
とができる。したがって、動作速度、保持特性等の点で
薄膜トランジスタ回路の特性を大幅に向上させることが
できるという効果を奏する。
より閾値電圧をシフトさせれば、ｎチャネル型トランジ
スタの閾値電圧の絶対値とｐチャネル型トランジスタの
閾値電圧の絶対値とをほぼ等しくすることができる。ま
た、閾値電圧の絶対値を大きくするように導電性電極に
電圧を印加することにより、リーク電流を小さくするこ
とができる。したがって、動作速度、保持特性等の点で
薄膜トランジスタ回路の特性を大幅に向上させることが
できるという効果を奏する。
【０１４７】本発明の請求項２に記載の薄膜トランジス
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、ｎチャネル型の薄膜ト
ランジスタまたはｐチャネル型の薄膜トランジスタのい
ずれか一方にのみ配置されているので、いずれか一方の
チャネル型のトランジスタの閾値電圧が異常に高いかま
たは低い場合には、その薄膜トランジスタにおいてのみ
導電性電極が配置されることにより、その薄膜トランジ
スタのみ閾値電圧をシフトさせることができる。それゆ
え、所望のチャネル型の薄膜トランジスタの閾値電圧の
み適正に調整することができ、動作性能の優れた薄膜ト
ランジスタ回路を提供することができるという効果を奏
する。
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、ｎチャネル型の薄膜ト
ランジスタまたはｐチャネル型の薄膜トランジスタのい
ずれか一方にのみ配置されているので、いずれか一方の
チャネル型のトランジスタの閾値電圧が異常に高いかま
たは低い場合には、その薄膜トランジスタにおいてのみ
導電性電極が配置されることにより、その薄膜トランジ
スタのみ閾値電圧をシフトさせることができる。それゆ
え、所望のチャネル型の薄膜トランジスタの閾値電圧の
み適正に調整することができ、動作性能の優れた薄膜ト
ランジスタ回路を提供することができるという効果を奏
する。
【０１４８】本発明の請求項３に記載の薄膜トランジス
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、所定の範囲にチャネル
長の設定されている薄膜トランジスタにのみ配置されて
いるので、特定のチャネル長の薄膜トランジスタのみ特
性を調整することができる。それゆえ、異なるチャネル
長の薄膜トランジスタが混在する薄膜トランジスタ回路
の動作特性を向上させることができるという効果を奏す
る。
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、所定の範囲にチャネル
長の設定されている薄膜トランジスタにのみ配置されて
いるので、特定のチャネル長の薄膜トランジスタのみ特
性を調整することができる。それゆえ、異なるチャネル
長の薄膜トランジスタが混在する薄膜トランジスタ回路
の動作特性を向上させることができるという効果を奏す
る。
【０１４９】本発明の請求項４に記載の薄膜トランジス
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、スタティック回路を構
成する薄膜トランジスタまたはダイナミック回路を構成
する薄膜トランジスタのいずれか一方にのみ配置されて
いるので、その薄膜トランジスタのみ閾値電圧をシフト
させることができる。これにより、高速動作が要求され
るスタティック回路では閾値電圧が比較的低い値に設定
される一方、高い保持性能（リーク電流が小さい）を要
求されるダイナミック回路では閾値電圧が比較的高い値
に設定される。それゆえ、いずれかの回路への要求を満
たすことにより、薄膜トランジスタ回路におけるスタテ
ィック回路またはダイナミック回路の動作特性を向上さ
せることができるという効果を奏する。
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、スタティック回路を構
成する薄膜トランジスタまたはダイナミック回路を構成
する薄膜トランジスタのいずれか一方にのみ配置されて
いるので、その薄膜トランジスタのみ閾値電圧をシフト
させることができる。これにより、高速動作が要求され
るスタティック回路では閾値電圧が比較的低い値に設定
される一方、高い保持性能（リーク電流が小さい）を要
求されるダイナミック回路では閾値電圧が比較的高い値
に設定される。それゆえ、いずれかの回路への要求を満
たすことにより、薄膜トランジスタ回路におけるスタテ
ィック回路またはダイナミック回路の動作特性を向上さ
せることができるという効果を奏する。
【０１５０】本発明の請求項５に記載の薄膜トランジス
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、同一の駆動電圧で駆動
される回路を構成する薄膜トランジスタにのみ配置され
ているので、その薄膜トランジスタのみ閾値電圧をシフ
トさせることができる。これにより、特定の電圧で駆動
されるグループの回路における薄膜トランジスタに適し
た閾値電圧を設定することが可能になる。それゆえ、特
定の電圧で駆動される回路の動作特性を向上させること
ができるという効果を奏する。
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、同一の駆動電圧で駆動
される回路を構成する薄膜トランジスタにのみ配置され
ているので、その薄膜トランジスタのみ閾値電圧をシフ
トさせることができる。これにより、特定の電圧で駆動
されるグループの回路における薄膜トランジスタに適し
た閾値電圧を設定することが可能になる。それゆえ、特
定の電圧で駆動される回路の動作特性を向上させること
ができるという効果を奏する。
【０１５１】本発明の請求項６に記載の薄膜トランジス
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、アナログ回路を構成す
る薄膜トランジスタまたはデジタル回路を構成する薄膜
トランジスタのいずれか一方にのみ配置されているの
で、その薄膜トランジスタのみ閾値電圧をシフトさせる
ことができる。これにより、高精度の信号レベルが要求
されるアナログ回路では閾値電圧が比較的高い値に設定
され（リーク電流が抑えられ）、一方、高速動作が要求
されるデジタル回路では閾値電圧が比較的低い値に設定
される。それゆえ、いずれかの回路への要求を満たすこ
とにより、薄膜トランジスタ回路におけるアナログ回路
またはデジタル回路の動作特性を向上させることができ
るという効果を奏する。
タ回路は、上記の請求項１に記載の薄膜トランジスタ回
路において、上記導電性電極が、アナログ回路を構成す
る薄膜トランジスタまたはデジタル回路を構成する薄膜
トランジスタのいずれか一方にのみ配置されているの
で、その薄膜トランジスタのみ閾値電圧をシフトさせる
ことができる。これにより、高精度の信号レベルが要求
されるアナログ回路では閾値電圧が比較的高い値に設定
され（リーク電流が抑えられ）、一方、高速動作が要求
されるデジタル回路では閾値電圧が比較的低い値に設定
される。それゆえ、いずれかの回路への要求を満たすこ
とにより、薄膜トランジスタ回路におけるアナログ回路
またはデジタル回路の動作特性を向上させることができ
るという効果を奏する。
【０１５２】本発明の請求項７に記載の薄膜トランジス
タ回路は、絶縁性基板上に形成された複数の薄膜トラン
ジスタにより構成され、活性層のチャネル領域を間にお
いてゲート電極と対向するように複数の導電性電極が配
置されており、これらの導電性電極にそれぞれ異なる一
定電圧が印加される構成である。
タ回路は、絶縁性基板上に形成された複数の薄膜トラン
ジスタにより構成され、活性層のチャネル領域を間にお
いてゲート電極と対向するように複数の導電性電極が配
置されており、これらの導電性電極にそれぞれ異なる一
定電圧が印加される構成である。
【０１５３】これにより、上記の請求項１に記載の薄膜
トランジスタ回路と同様に、薄膜トランジスタの閾値電
圧をシフトさせることができる。しかも、導電性電極が
複数配置されて、それぞれに異なる電圧が印加されるこ
とにより、チャネル型、チャネル長等に基づく種類の異
なる薄膜トランジスタが混在する回路において、それぞ
れの種類の薄膜トランジスタに応じて任意の電圧だけ閾
値電圧をシフトさせることができる。したがって、動作
速度、保持特性等の点で、請求項１に記載の薄膜サンプ
リング回路より優れた特性を示す薄膜トランジスタ回路
を提供することができるという効果を奏する。
トランジスタ回路と同様に、薄膜トランジスタの閾値電
圧をシフトさせることができる。しかも、導電性電極が
複数配置されて、それぞれに異なる電圧が印加されるこ
とにより、チャネル型、チャネル長等に基づく種類の異
なる薄膜トランジスタが混在する回路において、それぞ
れの種類の薄膜トランジスタに応じて任意の電圧だけ閾
値電圧をシフトさせることができる。したがって、動作
速度、保持特性等の点で、請求項１に記載の薄膜サンプ
リング回路より優れた特性を示す薄膜トランジスタ回路
を提供することができるという効果を奏する。
【０１５４】本発明の請求項８に記載の薄膜トランジス
タ回路は、上記の請求項７に記載の薄膜トランジスタ回
路において、上記導電性電極が、ｎチャネル型の薄膜ト
ランジスタとｐチャネル型の薄膜トランジスタとに個別
に配置されているので、それぞれの型のトランジスタで
独立して任意に閾値電圧を設定することができる。それ
ゆえ、閾値電圧の設定の自由度が向上し、回路の特性を
適正に調整することができるという効果を奏する。
タ回路は、上記の請求項７に記載の薄膜トランジスタ回
路において、上記導電性電極が、ｎチャネル型の薄膜ト
ランジスタとｐチャネル型の薄膜トランジスタとに個別
に配置されているので、それぞれの型のトランジスタで
独立して任意に閾値電圧を設定することができる。それ
ゆえ、閾値電圧の設定の自由度が向上し、回路の特性を
適正に調整することができるという効果を奏する。
【０１５５】本発明の請求項９に記載の薄膜トランジス
タ回路は、上記の請求項７に記載の薄膜トランジスタ回
路において、上記導電性電極が、チャネル長に応じてグ
ループ分けされた薄膜トランジスタのグループ毎に配置
されているので、チャネル長に応じて適切な閾値電圧を
設定することができる。それゆえ、異なるチャネル長の
薄膜トランジスタが混在する薄膜トランジスタ回路の特
性を適正に調整することができるという効果を奏する。
タ回路は、上記の請求項７に記載の薄膜トランジスタ回
路において、上記導電性電極が、チャネル長に応じてグ
ループ分けされた薄膜トランジスタのグループ毎に配置
されているので、チャネル長に応じて適切な閾値電圧を
設定することができる。それゆえ、異なるチャネル長の
薄膜トランジスタが混在する薄膜トランジスタ回路の特
性を適正に調整することができるという効果を奏する。
【０１５６】本発明の請求項１０に記載の薄膜トランジ
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、スタティック回路を
構成する薄膜トランジスタとダイナミック回路を構成す
る薄膜トランジスタとで個別に配置されているので、そ
れぞれの回路に適切な閾値電圧を設定することができ
る。つまり、高速動作が要求されるスタティック回路で
は薄膜トランジスタの閾値電圧が比較的低い値に設定さ
れる一方、高い保持性能（リーク電流が小さい）を要求
されるダイナミック回路では閾値電圧が比較的高い値に
設定される。それゆえ、それぞれの回路への要求を満た
すことにより、薄膜トランジスタ回路におけるスタティ
ック回路およびダイナミック回路の動作特性をともに向
上させることができるという効果を奏する。
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、スタティック回路を
構成する薄膜トランジスタとダイナミック回路を構成す
る薄膜トランジスタとで個別に配置されているので、そ
れぞれの回路に適切な閾値電圧を設定することができ
る。つまり、高速動作が要求されるスタティック回路で
は薄膜トランジスタの閾値電圧が比較的低い値に設定さ
れる一方、高い保持性能（リーク電流が小さい）を要求
されるダイナミック回路では閾値電圧が比較的高い値に
設定される。それゆえ、それぞれの回路への要求を満た
すことにより、薄膜トランジスタ回路におけるスタティ
ック回路およびダイナミック回路の動作特性をともに向
上させることができるという効果を奏する。
【０１５７】本発明の請求項１１に記載の薄膜トランジ
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、駆動電圧に応じてグ
ループ分けされた回路を構成する薄膜トランジスタのグ
ループ別に配置されているので、それぞれのグループの
回路に適切な閾値電圧を設定することができる。これに
より、低電圧で駆動されるグループの回路における閾値
電圧と高電圧で駆動されるグループの回路における閾値
電圧とを独立して任意に設定することが可能になる。そ
れゆえ、異なる電圧で駆動される薄膜トランジスタが混
在する薄膜トランジスタ回路の特性を適正に調整するこ
とができるという効果を奏する。
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、駆動電圧に応じてグ
ループ分けされた回路を構成する薄膜トランジスタのグ
ループ別に配置されているので、それぞれのグループの
回路に適切な閾値電圧を設定することができる。これに
より、低電圧で駆動されるグループの回路における閾値
電圧と高電圧で駆動されるグループの回路における閾値
電圧とを独立して任意に設定することが可能になる。そ
れゆえ、異なる電圧で駆動される薄膜トランジスタが混
在する薄膜トランジスタ回路の特性を適正に調整するこ
とができるという効果を奏する。
【０１５８】本発明の請求項１２に記載の薄膜トランジ
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、アナログ回路を構成
する薄膜トランジスタとデジタル回路を構成する薄膜ト
ランジスタとで個別に配置されているので、それぞれの
回路に適切な閾値電圧を設定することができる。つま
り、高精度の信号レベルが要求されるアナログ回路では
閾値電圧が比較的高い値に設定され（リーク電流が抑え
られ）、一方、高速動作が要求されるデジタル回路では
閾値電圧が比較的低い値に設定される。それゆえ、いず
れかの回路への要求を満たすことにより、薄膜トランジ
スタ回路におけるアナログ回路またはデジタル回路の動
作特性を向上させることができるという効果を奏する。
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、アナログ回路を構成
する薄膜トランジスタとデジタル回路を構成する薄膜ト
ランジスタとで個別に配置されているので、それぞれの
回路に適切な閾値電圧を設定することができる。つま
り、高精度の信号レベルが要求されるアナログ回路では
閾値電圧が比較的高い値に設定され（リーク電流が抑え
られ）、一方、高速動作が要求されるデジタル回路では
閾値電圧が比較的低い値に設定される。それゆえ、いず
れかの回路への要求を満たすことにより、薄膜トランジ
スタ回路におけるアナログ回路またはデジタル回路の動
作特性を向上させることができるという効果を奏する。
【０１５９】本発明の請求項１３に記載の薄膜トランジ
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、チャネル長に応じて
グループ分けされた回路を構成する薄膜トランジスタの
いずれか一部のグループにのみ配置されているので、チ
ャネル長に応じて適切な閾値電圧を設定することができ
る。それゆえ、異なるチャネル長の薄膜トランジスタが
混在する薄膜トランジスタ回路の特性を適正に調整する
ことができるという効果を奏する。
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、チャネル長に応じて
グループ分けされた回路を構成する薄膜トランジスタの
いずれか一部のグループにのみ配置されているので、チ
ャネル長に応じて適切な閾値電圧を設定することができ
る。それゆえ、異なるチャネル長の薄膜トランジスタが
混在する薄膜トランジスタ回路の特性を適正に調整する
ことができるという効果を奏する。
【０１６０】本発明の請求項１４に記載の薄膜トランジ
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、駆動電圧に応じてグ
ループ分けされた回路を構成する薄膜トランジスタのい
ずれか一部のグループにのみ配置されているので、それ
ぞれのグループの回路における閾値電圧を独立して任意
に設定することが可能になる。それゆえ、異なる電圧で
駆動される薄膜トランジスタが混在する薄膜トランジス
タ回路の特性を適正に調整することができるという効果
を奏する。
スタ回路は、上記の請求項７に記載の薄膜トランジスタ
回路において、上記導電性電極が、駆動電圧に応じてグ
ループ分けされた回路を構成する薄膜トランジスタのい
ずれか一部のグループにのみ配置されているので、それ
ぞれのグループの回路における閾値電圧を独立して任意
に設定することが可能になる。それゆえ、異なる電圧で
駆動される薄膜トランジスタが混在する薄膜トランジス
タ回路の特性を適正に調整することができるという効果
を奏する。
【０１６１】本発明の請求項１５に記載の薄膜トランジ
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記導電性電極が、少なくとも
上記チャネル領域およびその周辺部のみにおいて上記活
性層に面するように、面積かつ配置位置が定められてい
る構成である。これにより、導電性電極が活性層におけ
るチャネル領域の両側に存在するソース領域とドレイン
領域とに対向する面積が少なくなる。これにより、導電
性電極とソース領域およびドレイン領域との間で生じる
寄生容量が小さくなる。したがって、回路動作の高速化
を容易に図ることができるという効果を奏する。
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記導電性電極が、少なくとも
上記チャネル領域およびその周辺部のみにおいて上記活
性層に面するように、面積かつ配置位置が定められてい
る構成である。これにより、導電性電極が活性層におけ
るチャネル領域の両側に存在するソース領域とドレイン
領域とに対向する面積が少なくなる。これにより、導電
性電極とソース領域およびドレイン領域との間で生じる
寄生容量が小さくなる。したがって、回路動作の高速化
を容易に図ることができるという効果を奏する。
【０１６２】本発明の請求項１６に記載の薄膜トランジ
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記導電性電極が、少なくとも
上記チャネル領域を含む全ての領域において上記活性層
に面するように、面積かつ配置位置が定められている構
成である。これにより、導電性電極の上方に設けられる
ソース領域およびドレイン領域に導電性電極の周縁部に
よる段差が生じることはなくなる。したがって、結晶性
の劣化や段差部での薄膜化の影響による特性の低下が生
じることがなく、品質の高い薄膜トランジスタ回路を提
供することができるという効果を奏する。
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記導電性電極が、少なくとも
上記チャネル領域を含む全ての領域において上記活性層
に面するように、面積かつ配置位置が定められている構
成である。これにより、導電性電極の上方に設けられる
ソース領域およびドレイン領域に導電性電極の周縁部に
よる段差が生じることはなくなる。したがって、結晶性
の劣化や段差部での薄膜化の影響による特性の低下が生
じることがなく、品質の高い薄膜トランジスタ回路を提
供することができるという効果を奏する。
【０１６３】本発明の請求項１７に記載の薄膜トランジ
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記活性層が、空乏層の最大幅
の２倍以下の膜厚で形成された半導体薄膜であるので、
半導体薄膜がゲート電極と導電性電極とに印加される電
圧によって完全に空乏化される。したがって、請求項１
または７に記載の薄膜トランジスタ回路の特性をより向
上させることができるという効果を奏する。
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記活性層が、空乏層の最大幅
の２倍以下の膜厚で形成された半導体薄膜であるので、
半導体薄膜がゲート電極と導電性電極とに印加される電
圧によって完全に空乏化される。したがって、請求項１
または７に記載の薄膜トランジスタ回路の特性をより向
上させることができるという効果を奏する。
【０１６４】本発明の請求項１８に記載の薄膜トランジ
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記導電性電極が、遮光性材料
からなるので、薄膜トランジスタに入射する光を遮るこ
とができ、その光によるリーク電流の増加等の悪影響を
防止することができる。それゆえ、薄膜トランジスタ回
路の品質をより向上させることができる。
スタ回路は、上記の請求項１または７に記載の薄膜トラ
ンジスタ回路において、上記導電性電極が、遮光性材料
からなるので、薄膜トランジスタに入射する光を遮るこ
とができ、その光によるリーク電流の増加等の悪影響を
防止することができる。それゆえ、薄膜トランジスタ回
路の品質をより向上させることができる。
【０１６５】本発明の請求項１９に記載の画像表示装置
は、マトリクス状に設けられた複数の表示用の画素と、
これらの画素に映像信号を列単位で与える映像信号付与
手段と、上記画素への映像信号の書き込みを行単位で制
御する書込制御手段とを備え、上記映像信号付与手段お
よび上記書込制御手段のうち少なくともいずれか一方が
上記請求項１ないし１８のいずれかに記載の薄膜トラン
ジスタ回路を有している構成である。これにより、各薄
膜トランジスタ回路の特性に応じて映像信号付与手段お
よび書込制御手段の動作特性を向上させることができ
る。したがって、良好な表示品位で画像を表示する画像
表示装置を提供することができるという効果を奏する。
は、マトリクス状に設けられた複数の表示用の画素と、
これらの画素に映像信号を列単位で与える映像信号付与
手段と、上記画素への映像信号の書き込みを行単位で制
御する書込制御手段とを備え、上記映像信号付与手段お
よび上記書込制御手段のうち少なくともいずれか一方が
上記請求項１ないし１８のいずれかに記載の薄膜トラン
ジスタ回路を有している構成である。これにより、各薄
膜トランジスタ回路の特性に応じて映像信号付与手段お
よび書込制御手段の動作特性を向上させることができ
る。したがって、良好な表示品位で画像を表示する画像
表示装置を提供することができるという効果を奏する。
【図１】本発明の第１の実施の形態ないし第６の実施の
形態に係る薄膜トランジスタ回路を構成する薄膜トラン
ジスタに共通する２つの構造を示す断面図である。
形態に係る薄膜トランジスタ回路を構成する薄膜トラン
ジスタに共通する２つの構造を示す断面図である。
【図２】図１のトランジスタにおける導電性電極、多結
晶シリコン薄膜およびゲート電極の２つの配置関係を示
す平面図である。
晶シリコン薄膜およびゲート電極の２つの配置関係を示
す平面図である。
【図３】本発明の第１の実施の形態に係る薄膜トランジ
スタ回路により形成されるスタテック型シフトレジスタ
の回路構成およびシフトレジスタにおける導電性電極の
配置領域を示す説明図である。
スタ回路により形成されるスタテック型シフトレジスタ
の回路構成およびシフトレジスタにおける導電性電極の
配置領域を示す説明図である。
【図４】ｎチャネル型のp-Si薄膜トランジスタの特性の
一例を示す特性図である。
一例を示す特性図である。
【図５】本発明の第２の実施の形態に係る薄膜トランジ
スタ回路により形成されるシフトレジスタの回路構成お
よびシフトレジスタにおける導電性電極の配置領域を示
す説明図である。
スタ回路により形成されるシフトレジスタの回路構成お
よびシフトレジスタにおける導電性電極の配置領域を示
す説明図である。
【図６】本発明の第２の形態に係る薄膜トランジスタ回
路により形成されるシフトレジスタの回路構成およびシ
フトレジスタにおける導電性電極の他の配置領域を示す
説明図である。
路により形成されるシフトレジスタの回路構成およびシ
フトレジスタにおける導電性電極の他の配置領域を示す
説明図である。
【図７】本発明の第３の実施の形態に係る薄膜トランジ
スタ回路により形成されるデータ信号線駆動回路の回路
構成およびデータ信号線駆動回路における導電性電極の
配置領域を示す説明図である。
スタ回路により形成されるデータ信号線駆動回路の回路
構成およびデータ信号線駆動回路における導電性電極の
配置領域を示す説明図である。
【図８】本発明の第３の実施の形態に係る薄膜トランジ
スタ回路により形成されるデータ信号線駆動回路の回路
構成およびデータ信号線駆動回路における導電性電極の
他の配置領域を示す説明図である。
スタ回路により形成されるデータ信号線駆動回路の回路
構成およびデータ信号線駆動回路における導電性電極の
他の配置領域を示す説明図である。
【図９】本発明の第３の実施の形態に係る薄膜トランジ
スタ回路により形成されるデータ信号線駆動回路の回路
構成およびデータ信号線駆動回路における導電性電極の
さらに他の配置領域を示す説明図である。
スタ回路により形成されるデータ信号線駆動回路の回路
構成およびデータ信号線駆動回路における導電性電極の
さらに他の配置領域を示す説明図である。
【図１０】本発明の第４の実施の形態に係る薄膜トラン
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の配置領域を示す説明図である。
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の配置領域を示す説明図である。
【図１１】本発明の第４の実施の形態に係る薄膜トラン
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の他の配置領域を示す説明図である。
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の他の配置領域を示す説明図である。
【図１２】本発明の第４の実施の形態に係る薄膜トラン
ジスタ回路により形成されるダイナミック型シフトレジ
スタの構成を示す回路図である。
ジスタ回路により形成されるダイナミック型シフトレジ
スタの構成を示す回路図である。
【図１３】本発明の第５の実施の形態に係る薄膜トラン
ジスタ回路により形成される走査信号線駆動回路の回路
構成および走査信号線駆動回路における導電性電極の配
置領域を示す説明図である。
ジスタ回路により形成される走査信号線駆動回路の回路
構成および走査信号線駆動回路における導電性電極の配
置領域を示す説明図である。
【図１４】本発明の第５の実施の形態に係る薄膜トラン
ジスタ回路により形成される走査信号線駆動回路の回路
構成および走査信号線駆動回路における導電性電極の他
の配置領域を示す説明図である。
ジスタ回路により形成される走査信号線駆動回路の回路
構成および走査信号線駆動回路における導電性電極の他
の配置領域を示す説明図である。
【図１５】本発明の第５の実施の形態に係る薄膜トラン
ジスタ回路が組み込まれた画像表示装置の主要部の構成
およびデータ信号線駆動回路および走査信号線駆動回路
における導電性電極の配置領域を示す説明図である。
ジスタ回路が組み込まれた画像表示装置の主要部の構成
およびデータ信号線駆動回路および走査信号線駆動回路
における導電性電極の配置領域を示す説明図である。
【図１６】本発明の第６の実施の形態に係る薄膜トラン
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の配置領域を示す説明図である。
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の配置領域を示す説明図である。
【図１７】本発明の第６の実施の形態に係る薄膜トラン
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の他の配置領域を示す説明図である。
ジスタ回路により形成されるデータ信号線駆動回路の回
路構成およびデータ信号線駆動回路における導電性電極
の他の配置領域を示す説明図である。
【図１８】本発明の第７の実施の形態に係る画像表示装
置の主要部の構成を示すブロック図である。
置の主要部の構成を示すブロック図である。
【図１９】一般的なアクティブマトリクス駆動方式の画
像表示装置の主要部の構成を示すブロック図である。
像表示装置の主要部の構成を示すブロック図である。
【図２０】図１９の画像表示装置におけるデータ信号線
駆動回路の構成を示すブロック図である。
駆動回路の構成を示すブロック図である。
【図２１】図１９の画像表示装置におけるデータ信号線
駆動回路の他の構成を示すブロック図である。
駆動回路の他の構成を示すブロック図である。
【図２２】図１９の画像表示装置における走査信号線駆
動回路の構成を示すブロック図である。
動回路の構成を示すブロック図である。
【図２３】上記のデータ信号線駆動回路および走査信号
線駆動回路を構成する薄膜トランジスタの構造を示す断
面図である。
線駆動回路を構成する薄膜トランジスタの構造を示す断
面図である。
１ スタティック型シフトレジスタ １ａ ユニット（スタティック型シフトレジスタ） １２ 多結晶シリコン薄膜（活性層） １２ａ チャネル領域 １４ 導電性電極 １６ ゲート電極 ２２ バッファ回路（スタティック回路） ２３ サンプリング回路（ダイナミック回路） ４２ データ信号線駆動回路（映像信号付与手段） ４３ 走査信号線駆動回路（書込制御手段） ５１ ダイナミック型シフトレジスタ ５１ａ ユニット（ダイナミック型シフトレジスタ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 諸沢 成浩 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (19)
- 【請求項１】絶縁性基板上に形成された複数の薄膜トラ
ンジスタにより構成され、活性層のチャネル領域を間に
おいてゲート電極と対向するように導電性電極が配置さ
れており、この導電性電極に同一の一定電圧が印加され
ることを特徴とする薄膜トランジスタ回路。 - 【請求項２】上記導電性電極は、ｎチャネル型の薄膜ト
ランジスタまたはｐチャネル型の薄膜トランジスタのい
ずれか一方にのみ配置されていることを特徴とする請求
項１に記載の薄膜トランジスタ回路。 - 【請求項３】上記導電性電極は、所定の範囲にチャネル
長の設定された薄膜トランジスタにのみ配置されている
ことを特徴とする請求項１に記載の薄膜トランジスタ回
路。 - 【請求項４】上記導電性電極は、スタティック回路を構
成する薄膜トランジスタまたはダイナミック回路を構成
する薄膜トランジスタのいずれか一方にのみ配置されて
いることを特徴とする請求項１に記載の薄膜トランジス
タ回路。 - 【請求項５】上記導電性電極は、同一の駆動電圧で駆動
される回路を構成する薄膜トランジスタにのみ配置され
ていることを特徴とする請求項１に記載の薄膜トランジ
スタ回路。 - 【請求項６】上記導電性電極は、アナログ回路を構成す
る薄膜トランジスタまたはデジタル回路を構成する薄膜
トランジスタのいずれか一方にのみ配置されていること
を特徴とする請求項１に記載の薄膜トランジスタ回路。 - 【請求項７】絶縁性基板上に形成された複数の薄膜トラ
ンジスタにより構成され、活性層のチャネル領域を間に
おいてゲート電極と対向するように複数の導電性電極が
配置されており、これらの導電性電極にそれぞれ異なる
一定電圧が印加されることを特徴とする薄膜トランジス
タ回路。 - 【請求項８】上記複数の導電性電極は、ｎチャネル型の
薄膜トランジスタとｐチャネル型の薄膜トランジスタと
に個別に配置されていることを特徴とする請求項７に記
載の薄膜トランジスタ回路。 - 【請求項９】上記複数の導電性電極は、チャネル長に応
じてグループ分けされた薄膜トランジスタのグループ別
に配置されていることを特徴とする請求項７に記載の薄
膜トランジスタ回路。 - 【請求項１０】上記複数の導電性電極は、スタティック
回路を構成する薄膜トランジスタとダイナミック回路を
構成する薄膜トランジスタとで個別に配置されているこ
とを特徴とする請求項７に記載の薄膜トランジスタ回
路。 - 【請求項１１】上記複数の導電性電極は、駆動電圧に応
じてグループ分けされた回路を構成する薄膜トランジス
タのグループ別に配置されていることを特徴とする請求
項７に記載の薄膜トランジスタ回路。 - 【請求項１２】上記複数の導電性電極は、アナログ回路
を構成する薄膜トランジスタとデジタル回路を構成する
薄膜トランジスタとで個別に配置されていることを特徴
とする請求項７に記載の薄膜トランジスタ回路。 - 【請求項１３】上記複数の導電性電極は、チャネル長に
応じてグループ分けされた薄膜トランジスタのいずれか
一部のグループにのみ配置されていることを特徴とする
請求項７に記載の薄膜トランジスタ回路。 - 【請求項１４】上記複数の導電性電極は、駆動電圧に応
じてグループ分けされた回路を構成する薄膜トランジス
タのいずれか一部のグループにのみ配置されていること
を特徴とする請求項７に記載の薄膜トランジスタ回路。 - 【請求項１５】上記導電性電極は、少なくとも上記チャ
ネル領域およびその周辺部のみにおいて上記活性層に面
するように、面積かつ配置位置が定められていることを
特徴とする請求項１または７に記載の薄膜トランジスタ
回路。 - 【請求項１６】上記導電性電極は、少なくとも上記チャ
ネル領域を含む全ての領域において上記活性層に面する
ように、面積かつ配置位置が定められていることを特徴
とする請求項１または７に記載の薄膜トランジスタ回
路。 - 【請求項１７】上記活性層は、空乏層の最大幅の２倍以
下の膜厚で形成された半導体薄膜であることを特徴とす
る請求項１または７に記載の薄膜トランジスタ回路。 - 【請求項１８】上記導電性電極は、遮光性材料からなる
ことを特徴とする請求項１または７に記載の薄膜トラン
ジスタ回路。 - 【請求項１９】マトリクス状に設けられた複数の表示用
の画素と、 上記画素に映像信号を列単位で与える映像信号付与手段
と、 上記画素への映像信号の書き込みを行単位で制御する書
込制御手段とを備え、 上記映像信号付与手段および上記書込制御手段のうち少
なくともいずれか一方が、上記請求項１ないし１８のい
ずれかに記載の薄膜トランジスタ回路を有していること
を特徴とする画像表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4651196A JP3286152B2 (ja) | 1995-06-29 | 1996-03-04 | 薄膜トランジスタ回路および画像表示装置 |
| TW085107843A TW422932B (en) | 1995-06-29 | 1996-06-28 | Thin-film transistor circuit and image display |
| US08/674,601 US5808595A (en) | 1995-06-29 | 1996-06-28 | Thin-film transistor circuit and image display |
| KR1019960026925A KR100239140B1 (ko) | 1995-06-29 | 1996-06-28 | 박막트랜지스터 회로 및 화상표시장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16414895 | 1995-06-29 | ||
| JP7-164148 | 1995-06-29 | ||
| JP4651196A JP3286152B2 (ja) | 1995-06-29 | 1996-03-04 | 薄膜トランジスタ回路および画像表示装置 |
Publications (2)
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|---|---|
| JPH0973102A true JPH0973102A (ja) | 1997-03-18 |
| JP3286152B2 JP3286152B2 (ja) | 2002-05-27 |
Family
ID=26386604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4651196A Expired - Lifetime JP3286152B2 (ja) | 1995-06-29 | 1996-03-04 | 薄膜トランジスタ回路および画像表示装置 |
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| Country | Link |
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| JP (1) | JP3286152B2 (ja) |
| KR (1) | KR100239140B1 (ja) |
| TW (1) | TW422932B (ja) |
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