JP2010250134A - 表示装置 - Google Patents

Abstract

【課題】従来よりも簡単な回路構成で走査回路と複数の走査線との間の配線数を低減する。
【解決手段】１番目のトランジスタの第１電極は、第１群のゲート配線のいずれかのゲート配線に接続され、ｊ（１≦ｊ≦Ｎ−１）番目のトランジスタの制御電極は、第（ｊ＋１）群のゲート配線のいずれかのゲート配線に接続され、走査線駆動回路は、ｋ１個の第１群のゲート配線に対して、各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、 ｋ２個の第２群のゲート配線に対して、ｋ２個のグループを１単位とする２段目のグループの中の一つグループ内の走査線を、ｋ１水平走査期間毎に選択する第２選択走査電圧を出力し、ｋ（ｍ＋１）（２≦ｍ≦Ｎ−１）個の第（ｍ＋１）群のゲート配線に対して、ｋｍ個の第ｍ段目のグループを１単位とする（ｍ＋１）段目のグループの中の一つグループ内の走査線を、（ｋｍ×・・・×ｋ１）水平走査期間毎に選択する第ｍ選択走査電圧を出力する。
【選択図】図３

Description

本発明は、液晶表示装置やＥＬ表示装置などの表示装置に係り、特に、映像線駆動回路あるいは走査線駆動回路から表示パネルまでの配線を低減する技術に関する。

現在、液晶テレビや携帯電話などに使用されている液晶表示パネルは、ＴＦＴ方式の液晶表示装置である。図１は、従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図１に示すように、従来の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、複数の走査線（ゲート線ともいう）（ＧＬ）と、複数の映像線(ソース線、またはドレイン線ともいう）（ＤＬ）とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、１つのサブピクセル領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続されるアクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）が設けられる。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃａｄｄ）が設けられるが、図１では、保持容量（Ｃａｄｄ）の図示は省略している。
各走査線（ＧＬ）は、垂直走査回路（ゲートドライバともいう）（ＸＤＶ）に接続され、垂直走査回路（ＸＤＶ）は、各走査線（ＧＬ）に対して順次選択走査信号を供給する。
各映像線（ＤＬ）は、水平走査回路（ソースドライバまたはドレインドライバともいう）（ＹＤＶ）に接続され、水平走査回路（ＹＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を、各映像線（ＤＬ）に出力する。

薄膜トランジスタ（ＴＦＴ）には、半導体層にアモルファスシリコン層を使用するもの（以下、ａ−Ｓｉ薄膜トランジスタという）と、半導体層にポリシリコン層を使用するもの（以下、ｐｏｉｙ−Ｓｉ薄膜トランジスタという）とが知られている。さらに、最近では、薄膜トランジスタ（ＴＦＴ）として、半導体層に微結晶シリコン層を使用するもの（以下、微結晶薄膜トランジスタという）も知られている。この微結晶薄膜トランジスタは、ａ−Ｓｉ薄膜トランジスタとｐｏｉｙ−Ｓｉ薄膜トランジスタの中間あたりの性能を有する。
一般的には、液晶テレビ用の液晶表示パネルでは、アクティブ素子としてａ−Ｓｉ薄膜トランジスタが使用され、携帯電話機用の液晶表示パネルでは、アクティブ素子としてｐｏｉｙ−Ｓｉ薄膜トランジスタが使用される。
ｐｏｉｙ−Ｓｉ薄膜トランジスタは、動作速度が、ａ−Ｓｉ薄膜トランジスタより１桁程度早いので、アクティブ素子としてｐｏｉｙ−Ｓｉ薄膜トランジスタを使用する液晶表示パネルでは、ｐｏｉｙ−Ｓｉ薄膜トランジスタで垂直走査回路（ＸＤＶ）を構成し、当該垂直走査回路（ＸＤＶ）を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしている。
ａ−Ｓｉ薄膜トランジスタ、あるいは、微結晶薄膜トランジスタは、動作速度が、ｐ−Ｓｉ薄膜トランジスタより遅いので、ａ−Ｓｉ薄膜トランジスタから成る垂直走査回路（ＸＤＶ）を液晶表示パネルの内部に作成することができないので、アクティブ素子としてａ−Ｓｉ薄膜トランジスタ、あるいは、微結晶薄膜トランジスタを使用する液晶表示パネルでは、垂直走査回路（ＸＤＶ）を搭載した半導体チップを、例えば、液晶表示パネルを構成する一対の基板の一方の基板に実装するようにしている。

特開２００１−３０５５１０号公報

一般に、垂直走査回路（ＸＤＶ）と水平走査回路（ＹＤＶ）を構成する半導体チップの実装方法として、図１に示すように、垂直走査回路（ＸＤＶ）を構成する半導体チップと、水平走査回路（ＹＤＶ）を構成する半導体チップとを別々に、液晶を介して互いに対向配置される一対の基板の一方の基板上に実装する方法と、図２に示すように、垂直走査回路（ＸＤＶ）と水平走査回路（ＹＤＶ）を一体化した走査回路（ＲＤＶ）を構成する半導体チップを、液晶を介して互いに対向配置される一対の基板の一方の基板上に実装する方法とが知られている。
どちらの方法でも、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））から各走査線（ＧＬ）に選択走査電圧を供給するために、走査線（ＧＬ）の数だけ、垂直走査回路（ＸＤＶ）（あるいは走査回路（ＲＤＶ））と各走査線（ＧＬ）とを接続するゲート配線が必要となる。
しかし、携帯電話機などの液晶表示パネルのような小型パネルでは、高精細化で画素数が増えた場合、液晶表示パネル内に配線しきれない場合が想定される。
前述した問題点を解決するために、垂直走査回路（ＸＤＶ）にｎビットのアドレスデコーダ回路を使用することが、前述の特許文献１に記載されている。しかしながら、この特許文献１に記載されているｎビットのアドレスデコーダ回路は、回路構成が複雑で、使用するトランジスタ数が多いという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、従来よりも簡単な回路構成で、走査回路と複数の走査線との間の配線数を低減することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に走査電圧を入力する複数の走査線と、前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備え、Ｎを２以上の整数とするとき、前記走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、前記各グループの走査線の本数は、最大ｋ１の本数であり、ｎを１以上、Ｎ以下の整数、ｊを１以上、Ｎ−１以下の整数、ｍを２以上、Ｎ−１以下の整数とするとき、ｋｎ（１≦ｎ≦Ｎ）個のゲート配線から成る第１群から第Ｎ群のゲート配線と、１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタの直列回路とを有し、前記各直列回路は、前記各走査線毎に設けられ、各走査線の一端は、前記（Ｎ−１）番目のトランジスタの第２電極に接続され、前記１番目のトランジスタの第１電極は、前記第１群のゲート配線のいずれかのゲート配線に接続され、ｊ（１≦ｊ≦Ｎ−１）番目のトランジスタの制御電極は、前記第（ｊ＋１）群のゲート配線のいずれかのゲート配線に接続され、前記走査線駆動回路は、前記ｋ１個の第１群のゲート配線に対して、前記各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、 ｋ２個の第２群のゲート配線に対して、ｋ２個のグループを１単位とする２段目のグループの中の一つグループ内の走査線を、ｋ１水平走査期間毎に選択する第２選択走査電圧を出力し、ｋ（ｍ＋１）（２≦ｍ≦Ｎ−１）個の第（ｍ＋１）群のゲート配線に対して、ｋｍ個の第ｍ段目のグループを１単位とする（ｍ＋１）段目のグループの中の一つグループ内の走査線を、（ｋｍ×・・・×ｋ１）水平走査期間毎に選択する第ｍ選択走査電圧を出力する。

（２）（１）において、ｐを２以上、Ｎ以下の整数とするとき、前記ｋ（ｐ−１）と、ｋｐ（２≦ｐ≦Ｎ）との差は、Ｎ以下である。
（３）（１）または（２）において、前記各水平走査期間の始めＴ１の期間内に、前記走査線駆動回路から第２群ないし第Ｎ群の全てのゲート配線に対して前記選択走査電圧を出力するとともに、前記第１群の全てのゲート配線に対して非選択走査電圧を出力する。
（４）（３）において、前記Ｔ１の期間経過後に、前記走査線駆動回路は、前記第２群ないし前記第Ｎ群のゲート配線の中で、前記第２ないし第Ｎ選択走査電圧を出力するゲート配線以外のゲート配線に対して、非選択走査電圧を出力し、前記Ｔ１の期間に連続するＴ２の期間経過後に、前記走査線駆動回路は、前記第１群のゲート配線の中の選択されたゲート配線に対して前記第１選択走査電圧を出力する。
（５）（１）ないし（４）の何れかにおいて、前記映像線駆動回路と前記走査線駆動回路とは、同一の半導体チップで構成されている。
（６）（１）ないし（５）の何れかにおいて、前記各画素は、アクティブ素子である薄膜トランジスタを有し、前記薄膜トランジスタは、半導体層がアモルファスシリコン層で形成されている。
（７）（６）において、前記１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタは、半導体層がアモルファスシリコン層で形成されている。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、従来よりも簡単な回路構成で、走査回路と複数の走査線との間の配線数を低減することが可能となる。

従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 従来のＴＦＴ方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。 本発明の実施例１のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 本発明の実施例１の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 本発明の実施例２のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 本発明の実施例２の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 従来のＴＦＴ方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。 本発明の実施例１の液晶表示パネルの変形例の駆動方法を説明するためタイミングチャートである。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例１］
図３は、本発明の実施例１のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図３に示すように、本実施例の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に、複数の走査線（ゲート線ともいう）（ＧＬ）と、複数の映像線（ソース線、またはドレイン線ともいう）（ＤＬ）とを有する。
走査線と映像線とで囲まれた領域がサブピクセル領域であり、１つのサブピクセル領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続されるアクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）が設けられる。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃａｄｄ）が設けられるが、図３では、保持容量（Ｃａｄｄ）の図示は省略している。
各映像線（ＤＬ）は、水平走査回路と垂直走査回路とを内蔵する走査回路（ＲＤＶ）に接続される。走査回路（ＲＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を、映像線（ＤＬ）に出力する。
なお、図３において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号、ＣＫはドットクロック、Ｄａｔａは映像データである。

本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第の基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２基板（対向基板）側に設けられる。ＩＰＳ方式の場合は、第１基板（ＴＦＴ基板）側に設けられる。
なお、本発明において、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。

以下、走査線（ＧＬ）の本数が８７０本として、本実施例の液晶表示パネルについて説明する。
本実施例は、走査線（ＧＬ）を２段構成で駆動する実施例である。そのため、本実施例では、走査線（ＧＬ）は、ｋ２（ここでは、２９）のグループにグループ分けされる。図３では、各グループの走査線（ＧＬ）の本数は、最大ｋ１（ここでは、３０）本であり、ｋ２は２９であるので、走査線（ＧＬ）の総本数は、８７０（＝３０×２９）となる。そのため、走査回路（ＲＤＶ）は、走査線（ＧＬ）用の端子として、ｋ１個の第１群の端子（Ｇ０）と、ｋ２個の第２群の端子（Ｇ１）とを有する。
本実施例では、各走査線（ＧＬ）の一端は、トランジスタ（ＴＲ１）の第２電極（ドレインまたはソース）に接続される。トランジスタ（ＴＲ１）の第１電極（ソースまたはドレイン）は、第１群の端子（Ｇ０）に接続されるゲート配線のいずれかに接続される。また、トランジスタ（ＴＲ１）のゲートは、第２群の端子（Ｇ１）に接続されるゲート配線のいずれかに接続される。
なお、図３において、図１に示すように、走査回路（ＲＤＶ）は、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ）との別々の回路構成であってもよい。ここで、走査回路（ＲＤＶ）（あるいは、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ））は、半導体チップ内の回路で構成され、当該半導体チップは、液晶表示パネルを構成する一対の基板の一方の基板上に実装される。
また、図３において、ＶＣＯＭと、ＶＣＯＭＢは、対向電極（ＣＴ）に供給する対向電圧の出力端子であり、ＶＣＯＭの端子に正極性の対向電圧が出力されるとき、ＶＣＯＭＢの端子には負極性の対向電圧が出力され、ＶＣＯＭの端子に負極性の対向電圧が出力されるとき、ＶＣＯＭＢの端子には負極性の対向電圧が出力される。

図４は、本実施例の液晶表示パネルの駆動方法を説明するためタイミングチャートである。
走査回路（ＲＤＶ）は、図４に示すように、第１群の端子（Ｇ０）の中のＧ０−１からＧ０−３０の端子に、１水平走査期間（ＨＳＹＮＣ；以下、１Ｈ期間という）毎に、順次Ｈｉｇｈレベル（以下、Ｈレベル）の選択走査電圧を出力する（３０進）。
また、走査回路（ＲＤＶ）は、図４に示すように、第２群の端子（Ｇ１）の中のＧ１−１からＧ１−２９の端子に、３０Ｈ期間毎に、順次Ｈレベルの選択走査電圧を出力する（２９進）。即ち、第２群の端子（Ｇ１）の各端子は、３０本の走査線（ＧＬ）を１グループとして、各グループ内の走査線（ＧＬ）に接続されるトランジスタ（ＴＲ１）のゲートに３０Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。
第２群の端子（Ｇ１）の中で選択された端子にＨレベルの選択走査電圧が出力されると、当該選択された端子に接続されたゲート配線に、ゲートがそれぞれ接続されるトランジスタ（ＴＲ１）がオンとなる。例えば、第２群の端子（Ｇ１）の中で、Ｇ１−１の端子にＨレベルの選択走査電圧が出力されると、第１グループの走査線（ＧＬ）に接続されるトランジスタ（ＴＲ１）がオンとなり、第１グループの走査線（ＧＬ）が選択される。

次に、第１群の端子（Ｇ０）の中で選択された端子から、Ｈレベルの選択走査電圧が出力されると、選択されたグループ内の選択された走査線（ＧＬ）に、即ち、第１群の端子（Ｇ０）の中の選択された端子に接続されるゲート配線に第１電極が接続され、第２群の端子（Ｇ１）の中の選択された端子に接続されたゲート配線に、ゲートが接続されるトランジスタ（ＴＲ１）に接続される走査線（ＧＬ）に選択走査電圧が供給される。
これにより、選択されたグループ内で選択された走査線（ＧＬ）に、ゲートが接続される薄膜トランジスタ（アクティブ素子）（ＴＦＴ）がオンとなり、薄膜トランジスタ（ＴＦＴ）を介して、映像線（ＤＬ）から画素電極（ＰＸ）に映像電圧（階調電圧）が書き込まれる。
次に、第１群の端子（Ｇ０）の中で次に選択された端子から、Ｈレベルの選択走査電圧が出力されると、選択されたグループ内の次に選択された走査線（ＧＬ）にゲートが接続された薄膜トランジスタ（アクティブ素子）（ＴＦＴ）がオンとなり、薄膜トランジスタ（ＴＦＴ）を介して、映像線（ＤＬ）から画素電極（ＰＸ）に映像電圧が書き込まれる。
このようにして順次、走査線（ＧＬ）を選択することにより、液晶表示パネルに画像が表示される。

前述したように、順次、走査線（ＧＬ）が選択され、走査回路（ＲＤＶ）から出力された映像電圧が、選択された走査線（ＧＬ）上の画素に書き込まれる。
しかし、この時選択された走査線（ＧＬ）以外の走査線（ＧＬ）は、フローティング状態となっているので、映像線（ＤＬ）に供給される映像電圧の変化の影響で、フローティング状態の走査線（ＧＬ）の電圧が立ち上がり、フローティング状態の走査線（ＧＬ）にゲートが接続される薄膜トランジスタ（ＴＦＴ）がオンとなり、選択された画素以外の画像に映像電圧が書き込まれる可能性がある。
これを防ぐため、図４に示すように、１水平期間の始めの所定の期間（図４のＴ１の期間）内に、第２群の端子（Ｇ１）の全てにＨレベルの走査電圧を出力し、同時に、第１群の端子（Ｇ０）の全てに、Ｌｏｗレベル（以下、Ｌレベルという）の電圧を出力する。
これにより、すべての走査線（ＧＬ）がＬレベルに固定される。その後、走査回路（ＲＤＶ）から映像電圧を映像線（ＤＬ）に出力させる。映像線（ＤＬ）上の電圧が変化しても、走査線（ＧＬ）はＬレベルに固定されているので、走査線（ＧＬ）の電圧が立ち上がることはない。
次に、図４の（Ｇ１−１）の端子に供給される電圧波形に示すように、第２群の端子（Ｇ１）の中の選択すべき端子は、Ｈレベルのままとし、それ以外の端子をＬレベルとする。そして、Ｔ１の期間に連続するＴ２の期間経過後に、即ち、映像線（ＤＬ）上の電圧変化が収まった後に、第１群の端子（Ｇ０）に、順次Ｈレベルの選択走査電圧を供給することにより、選択された画素に映像電圧を書き込み、画像を表示する。

本実施例において、第１群の端子（Ｇ０）と、第２群の端子（Ｇ１）との数が等しい時に、第１群の端子（Ｇ０）および第２群の端子（Ｇ１）と、走査線（ＧＬ）とを接続するゲート配線の配線数が最小となるが、ｋ１とｋ２との差は、２以下であることが好ましい。
本実施例では、第１群の端子（Ｇ０）、および第２群の端子（Ｇ１）と、走査線（ＧＬ）とを接続するゲート配線の本数は、それぞれ３０本、２９本で、ほぼ同数であり、この時、ゲート配線の総数が最小（計５９本＝３０＋２９）となる。つまり、走査回路（ＲＤＶ）から全ての走査線（ＧＬ）に１本ずつ配線した場合、ゲート配線が８７０本必要であるものを、５９本に削減できたわけである。
なお、後述するように、トランジスタ数とゲート配線数はトレードオフの関係となるが、本実施例では、アクティブ素子として、ａ−Ｓｉ薄膜トランジスタを使用する液晶表示パネルの場合等のように、トランジスタのサイズを大きくしないと走査線（ＧＬ）の立ち上げ、立ち下げに必要な性能が出ない時には、トランジスタの数を減らせるので、ゲート配線数が増えてもトータルの面積は小さくでき有効となる。

［実施例２］
図５は、本発明の実施例２のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
本実施例は、走査線（ＧＬ）を３段構成で駆動する実施例である。本実施例では、走査線（ＧＬ）は、ｋ３×ｋ２のグループにグループ分けされる。各グループの走査線（ＧＬ）の本数は、最大ｋ１本である。
図５では、ｋ２は１０、ｋ３は９であるので、本実施例では、走査線（ＧＬ）は、９０のグループにグループ分けされる。また、ｋ１は１０であるので、走査線（ＧＬ）の最大総本数は、９００（＝１０×１０×９）となる。
本実施例において、第１群の端子（Ｇ０）と、第２群の端子（Ｇ１）と、第３群の端子（Ｇ２）の数が等しい時に、第１群の端子（Ｇ０）、第２群の端子（Ｇ１）および第３群の端子（Ｇ２）と、走査線（ＧＬ）とを接続するゲート配線の配線数が最小となるが、ｋ１とｋ２との差、および、ｋ２とｋ３との差は、３以下であることが好ましい。
本実施例では、第１群の端子（Ｇ０）と、第２群の端子（Ｇ１）、および第３群の端子（Ｇ２）と、走査線（ＧＬ）とを接続するゲート配線の本数は、それぞれ１０本、１０本、９本で、ほぼ同数であり、この時、ゲート配線の総数が最小（計２９本＝１０＋１０＋９）となる。つまり、走査回路（ＲＤＶ）から全ての走査線（ＧＬ）に１本ずつ配線した場合、ゲート配線が８７０本必要であるものを、２９本に削減できたわけである。
また、前述の実施例と比較して、本実施例では、各走査線（ＧＬ）に接続されるトランジスタが、ＴＲ１、ＴＲ２の２つに増えるが、そのかわり、配線数が約半分（５９本→２９本）となる。

本実施例では、図５に示すように、走査回路（ＲＤＶ）は、走査線（ＧＬ）用の端子として、ｋ１個の第１群の端子（Ｇ０）と、ｋ２個の第２群の端子（Ｇ１）と、ｋ３の第３群の端子（Ｇ２）とを有する。
本実施例では、各走査線（ＧＬ）の一端は、第２トランジスタ（ＴＲ２）の第２電極（ドレインまたはソース）に接続される。さらに、第２トランジスタ（ＴＲ２）の第１電極（ソースまたはドレイン）は第１トランジスタ（ＴＲ１）の第２電極に接続される。
また、第１トランジスタ（ＴＲ１）の第１電極（ソースまたはドレイン）は、第１群の端子（Ｇ０）に接続されるゲート配線のいずれかに接続される。
また、第１トランジスタ（ＴＲ１）のゲートは、第２群の端子（Ｇ１）に接続されるゲート配線のいずれかに接続され、第２トランジスタ（ＴＲ２）のゲートは、第３群の端子（Ｇ２）に接続されるゲート配線のいずれかに接続される。
なお、図５において、図１に示すように、走査回路（ＲＤＶ）は、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ）との別々の回路構成であってもよい。ここで、走査回路（ＲＤＶ）（あるいは、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ））は、半導体チップ内の回路で構成され、当該半導体チップは、液晶表示パネルを構成する一対の基板の一方の基板上に実装される。
また、図５において、ＶＣＯＭと、ＶＣＯＭＢは、対向電極（ＣＴ）に供給する対向電圧の出力端子であり、ＶＣＯＭの端子に正極性の対向電圧が出力されるとき、ＶＣＯＭＢの端子には負極性の対向電圧が出力され、ＶＣＯＭの端子に負極性の対向電圧が出力されるとき、ＶＣＯＭＢの端子には負極性の対向電圧が出力される。

図６は、本実施例の液晶表示パネルの駆動方法を説明するためタイミングチャートである。
走査回路（ＲＤＶ）は、図６（ａ）に示すように、第１群の端子（Ｇ０）の中のＧ０−１からＧ０−１０の端子に、１水平走査期間（ＨＳＹＮＣ；以下、１Ｈ期間という）毎に、順次Ｈｉｇｈレベル（以下、Ｈレベル）の選択走査電圧を出力する（１０進）。
また、走査回路（ＲＤＶ）は、図６（ｂ）に示すように、第２群の端子（Ｇ１）の中のＧ１−１からＧ１−１０の端子に、１０Ｈ期間毎に、順次Ｈレベルの選択走査電圧を出力する（１０進）。即ち、第２群の端子（Ｇ１）の各端子は、１０本の走査線（ＧＬ）を１グループとして、各グループ内の走査線（ＧＬ）に接続される第１トランジスタ（ＴＲ１）のゲートに１０Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。
また、走査回路（ＲＤＶ）は、図６（ｃ）に示すように、第３群の端子（Ｇ２）の中のＧ１−１からＧ１−９の端子に、１００Ｈ期間毎（＝１０Ｈ×１０）に、順次Ｈレベルの選択走査電圧を出力する（９進）。即ち、第３群の端子（Ｇ２）の各端子は、１００本の走査線（ＧＬ）を１グループとして、各グループ内の走査線（ＧＬ）に接続される第２トランジスタ（ＴＲ２）のゲートに１００Ｈ期間毎に順次Ｈレベルの選択走査電圧を出力する。

第２群の端子（Ｇ１）と、第３群の端子（Ｇ２）の中で選択された端子にＨレベルの選択走査電圧が出力されると、当該選択された端子に接続されたゲート配線に、ゲートがそれぞれ接続される第１トランジスタ（ＴＲ１）とトランジスタ（ＴＦＴ２）がオンとなる。
例えば、第２群の端子（Ｇ１）の中で、Ｇ１−１の端子にＨレベルの選択走査電圧が出力されると、第１グループの走査線（ＧＬ）に接続されるトランジスタ（ＴＲ１）がオンとなる。また、第３群の端子（Ｇ２）の中で、Ｇ２−１の端子にＨレベルの選択走査電圧が出力されると、第１ないし第１０グループの走査線（ＧＬ）に接続されるトランジスタ（ＴＲ２）がオンとなる。
次に、第１群の端子（Ｇ０）の中で選択された端子から、Ｈレベルの選択走査電圧が出力されると、選択されたグループ内の選択された走査線（ＧＬ）に、即ち、第１群の端子（Ｇ０）の中の選択された端子に接続されたゲート配線に、第１電極が接続され、第２群の端子（Ｇ１）の中の選択された端子に接続されたゲート配線に、ゲートが接続される第１トランジスタ（ＴＲ１）と、第１トランジスタ（ＴＲ１）の第２電極に、第１電極が接続され、第３群の端子（Ｇ２）の中の選択された端子に接続されたゲート配線に、ゲートが接続される第２トランジスタ（ＴＲ２）に接続される走査線（ＧＬ）に選択走査電圧が供給される。
これにより、選択されたグループ内で選択された走査線（ＧＬ）に、ゲートが接続される薄膜トランジスタ（アクティブ素子）（ＴＦＴ）がオンとなり、薄膜トランジスタ（ＴＦＴ）を介して、映像線（ＤＬ）から画素電極（ＰＸ）に映像電圧（階調電圧）が書き込まれる。
次に、第１群の端子（Ｇ０）の中で次に選択された端子から、Ｈレベルの選択走査電圧が出力されると、選択されたグループ内の次に選択された走査線（ＧＬ）にゲートが接続された薄膜トランジスタ（アクティブ素子）（ＴＦＴ）がオンとなり、薄膜トランジスタ（ＴＦＴ）を介して、映像線（ＤＬ）から画素電極（ＰＸ）に映像電圧が書き込まれる。
このようにして順次、走査線（ＧＬ）を選択することにより、液晶表示パネルに画像が表示される。

前述したように、順次、走査線（ＧＬ）が選択され、走査回路（ＲＤＶ）から出力された映像電圧は、選択された走査線（ＧＬ）上の画素に書き込まれる。
しかし、この時選択された走査線（ＧＬ）以外のゲート線（ＧＬ）は、フローティング状態となっているので、映像線（ＤＬ）に供給される映像電圧の変化の影響で、フローティング状態の走査線（ＧＬ）の電圧が立ち上がり、フローティング状態の走査線（ＧＬ）にゲートが接続される薄膜トランジスタ（ＴＦＴ）がオンとなり、選択された画素以外の画像に映像電圧が書き込まれる可能性がある。
これを防ぐため、図６に示すように、１水平期間の始めの所定の期間（図４のＴ１の期間）内に、第２群の端子（Ｇ１）と第３群の端子（Ｇ２）の全てにＨレベルの走査電圧を出力し、同時に、第１群の端子（Ｇ０）の全てに、Ｌｏｗレベル（以下、Ｌレベルという）の電圧を出力する。
これにより、すべての走査線（ＧＬ）がＬレベルに固定される。その後、走査回路（ＲＤＶ）から映像電圧を映像線（ＤＬ）に出力させる。映像線（ＤＬ）上の電圧が変化しても、走査線（ＧＬ）はＬレベルに固定されているので、走査線（ＧＬ）の電圧が立ち上がることはない。
次に、図６の（Ｇ１−１）の端子に供給される電圧波形に示すように、第２群の端子（Ｇ１）と第３群の端子（Ｇ２）の中の選択すべき端子は、Ｈレベルのままとし、それ以外の端子をＬレベルとする。そして、Ｔ１の期間に連続するＴ２の期間経過後に、即ち、映像線（ＤＬ）上の電圧変化が収まった後に、第１群の端子（Ｇ０）に、順次Ｈレベルの選択走査電圧を供給することにより、選択された画素に映像電圧を書き込み、画像を表示する。

なお、本実施例では、走査線（ＧＬ）を３段構成で駆動する場合について説明したが、走査線（ＧＬ）を４段以上の構成で駆動することも可能である。また、走査線（ＧＬ）をＮ段構成で駆動する場合、ｐを２以上Ｎ以下の数（２≦ｐ≦Ｎ）とするとき、ｋ（ｐ−１）と、ｋｐ（２≦ｐ≦Ｎ）との差は、Ｎ以下であることが好ましい。
さらに、前述の実施例では、垂直走査回路を多段構成で駆動する場合について説明したが、水平走査回路も多段構成で駆動することも可能である。
図７は、従来のＴＦＴ方式アクティブマトリクス型の他の液晶表示パネルの等価回路を示す図である。
図７に示す液晶表示パネルは、映像線（ＤＬ）がスイッチング素子（ＳＷ）を介してビデオ信号線（Ｖｉｄｅｏ）に接続されている。このスイッチング素子（ＳＷ）を、水平走査回路（ＹＤＶ）によりドットクロック（ＣＫ）に同期して順次オンとして、ビデオ信号線（Ｖｉｄｅｏ）上の映像電圧を映像線（ＤＬ）に供給するものである。
図７に示す水平走査回路（ＹＤＶ）を、前述の各実施例で説明した多段構成の回路構成とすることも可能である。

但し、図７に示す水平走査回路（ＹＤＶ）を、前述の各実施例で説明した多段構成の回路構成とする場合には、１Ｈ期間に代えて、ドットクロック（ＣＫ）を使用する必要がある。
例えば、図７に示す水平走査回路（ＹＤＶ）を、図３に示す２段構成の回路構成とした場合には、水平走査回路（ＹＤＶ）は、第１群の端子（Ｇ０）の中のＧ０−１からＧ０−３０の端子に、１ドットクロック（ＣＫ）毎に、順次Ｈレベルの選択走査電圧を出力する。
また、水平走査回路（ＹＤＶ）は、第２群の端子（Ｇ１）の中のＧ１−１からＧ１−２９の端子に、３０ドットクロック（ＣＫ）毎に、順次Ｈレベルの選択走査電圧を出力する。但し、映像線（ＤＬ）には、１フレーム期間内に、水平走査回路（ＹＤＶ）から常時映像電圧が供給され、映像線（ＤＬ）がフローティング状態となることはないので、前述の実施例のような駆動方法を採用する必要はない。
即ち、図４に示すように、走査回路（ＲＤＶ）から映像電圧を出力する前の所定期間（図４のＴ１に相当する期間）内に、第２群の端子（Ｇ１）の全てにＨレベルの走査電圧を出力し、同時に、第１群の端子（Ｇ０）の全てに、Ｌｏｗレベル（以下、Ｌレベルという）の電圧を出力する必要はない。例えば、図７に示す水平走査回路（ＹＤＶ）を、図３に示す２段構成の回路構成とした場合のタイミングチャートを図８に示す。

また、前述の各実施例において、走査回路（ＲＤＶ）、垂直走査回路（ＸＤＶ）、あるいは、水平走査回路（ＹＤＶ）は、半導体チップ内の回路で構成され、当該半導体チップは、液晶表示パネルを構成する一対の基板の一方の基板上に実装されるが、走査回路（ＲＤＶ）、垂直走査回路（ＸＤＶ）、あるいは、水平走査回路（ＹＤＶ）を、ｐｏｉｙ−Ｓｉ薄膜トランジスタで構成し、それらの回路を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしてもよい。
なお、前述の各実施例では、本発明を、液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、表示パネルとして、有機発光ダイオード素子や表面伝導型電子放出素子を用いる表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

ＧＬ 走査線
ＤＬ 映像線
ＰＸ 画素電極
ＣＴ 対向電極
ＴＦＴ，ＴＲ１，ＴＲ２ 薄膜トランジスタ
Ｃｌｃ 液晶容量
ＲＤＶ 走査回路
ＸＤＶ 垂直走査回路
ＹＤＶ 水平走査回路
ＳＷ スイッチング素子
Ｖｉｄｅｏ ビデオ信号線

Claims (7)

1. 複数の画素と、
   前記複数の画素に走査電圧を入力する複数の走査線と、
   前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備え、
   Ｎを２以上の整数とするとき、前記走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、
   前記各グループの走査線の本数は、最大ｋ１の本数であり、
   ｎを１以上、Ｎ以下の整数、ｊを１以上、Ｎ−１以下の整数、ｍを２以上、Ｎ−１以下の整数とするとき、
   ｋｎ（１≦ｎ≦Ｎ）個のゲート配線から成る第１群から第Ｎ群のゲート配線と、
   １番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタの直列回路とを有し、
   前記各直列回路は、前記各走査線毎に設けられ、
   各走査線の一端は、前記（Ｎ−１）番目のトランジスタの第２電極に接続され、
   前記１番目のトランジスタの第１電極は、前記第１群のゲート配線のいずれかのゲート配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目のトランジスタの制御電極は、前記第（ｊ＋１）群のゲート配線のいずれかのゲート配線に接続され、
   前記走査線駆動回路は、前記ｋ１個の第１群のゲート配線に対して、前記各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、
   ｋ２個の第２群のゲート配線に対して、ｋ２個のグループを１単位とする２段目のグループの中の一つグループ内の走査線を、ｋ１水平走査期間毎に選択する第２選択走査電圧を出力し、
   ｋ（ｍ＋１）（２≦ｍ≦Ｎ−１）個の第（ｍ＋１）群のゲート配線に対して、ｋｍ個の第ｍ段目のグループを１単位とする（ｍ＋１）段目のグループの中の一つグループ内の走査線を、（ｋｍ×・・・×ｋ１）水平走査期間毎に選択する第ｍ選択走査電圧を出力することを特徴とする表示装置。
2. ｐを２以上、Ｎ以下の整数とするとき、前記ｋ（ｐ−１）と、ｋｐ（２≦ｐ≦Ｎ）との差は、Ｎ以下であることを特徴とする請求項１に記載の表示装置。
3. 前記各水平走査期間の始めＴ１の期間内に、前記走査線駆動回路から第２群ないし第Ｎ群の全てのゲート配線に対して前記選択走査電圧を出力するとともに、前記第１群の全てのゲート配線に対して非選択走査電圧を出力することを特徴とする請求項１または請求項２に記載の表示装置。
4. 前記Ｔ１の期間経過後に、前記走査線駆動回路は、前記第２群ないし前記第Ｎ群のゲート配線の中で、前記第２ないし第Ｎ選択走査電圧を出力するゲート配線以外のゲート配線に対して、非選択走査電圧を出力し、
   前記Ｔ１の期間に連続するＴ２の期間経過後に、前記走査線駆動回路は、前記第１群のゲート配線の中の選択されたゲート配線に対して前記第１選択走査電圧を出力することを特徴とする請求項３に記載の表示装置。
5. 前記映像線駆動回路と前記走査線駆動回路とは、同一の半導体チップで構成されていることを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
6. 前記各画素は、アクティブ素子である薄膜トランジスタを有し、
   前記薄膜トランジスタは、半導体層がアモルファスシリコン層で形成されていることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
7. 前記１番目から（Ｎ−１）番目までの（Ｎ−１）個のトランジスタは、半導体層がアモルファスシリコン層で形成されていることを特徴とする請求項６に記載の表示装置。

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