JP2014026185A - 表示装置 - Google Patents

Abstract

【課題】駆動回路としてアドレスデコーダ回路を使用する表示装置において、表示駆動周波数が高速になった場合でも誤動作を防止する。
【解決手段】前記複数の画素に走査電圧を入力する複数の第１走査線と、前記複数の画素に走査電圧を入力する複数の第２走査線と、前記複数の第１および第２走査線に前記走査電圧を供給する走査線駆動回路とを備え、Ｎを２以上の整数とするとき、前記第１走査線および前記第２走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、前記各グループの走査線を駆動するアドレスデコーダ回路がＣＭＯＳ回路で構成される。また、ＣＭＯＳ回路を構成するｐ型トランジスタとｎ型トランジスタのゲート電圧の絶対値を、ＣＭＯＳ回路を構成するｐ型トランジスタとｎ型トランジスタに入力される駆動バルス電圧の絶対値よりも高くする。
【選択図】 図２

Description

本発明は、液晶表示装置などの表示装置に係り、特に、２次元アドレス方式の表示装置に適用して有効な技術に関する。

図１は、従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
図１に示すように、従来の液晶表示パネルは、液晶を介して互いに対向配置される一対の基板の一方の基板の液晶側の面に形成される複数の走査線（ゲート線ともいう）（ＧＬ）と、複数の映像線(ソース線、またはドレイン線ともいう）（ＤＬ）とを有する。ここで、複数の走査線（ＧＬ）と複数の映像線（ＤＬ）とは互いに直交するように形成される。
走査線（ＧＬ）と映像線（ＤＬ）とで囲まれた領域がサブピクセル領域であり、１つのサブピクセル領域には、ゲートが走査線に、ドレイン（または、ソース）が映像線に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続されるアクティブ素子を構成する薄膜トランジスタ（ＴＦＴ）が設けられる。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃｋｄｄ）が設けられるが、図１では、保持容量（Ｃｋｄｄ）の図示は省略している。
各走査線（ＧＬ）は、垂直走査回路（ゲートドライバともいう）（ＸＤＶ）に接続され、垂直走査回路（ＸＤＶ）は、各走査線（ＧＬ）に対して順次選択走査信号を供給する。
各映像線（ＤＬ）は、水平走査回路（ソースドライバまたはドレインドライバともいう）（ＹＤＶ）に接続される。水平走査回路（ＹＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を、各映像線（ＤＬ）に出力する。
なお、図１において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号、ＣＫはドットクロック、Ｄａｔａは映像データである。

特開２０１０−０７８８９６号公報 特開２０１０−２５０１３４号公報

携帯電話機などに使用される液晶表示パネルのような小型パネルでは、高精細化で画素数が増えた場合、液晶表示パネル内に配線しきれない場合が想定される。
前述した問題点を解決するために、垂直走査回路（ＸＤＶ）にアドレスデコーダ回路を使用することが、前述の特許文献１，２に記載されている。
しかしながら、液晶表示パネルでは、更なる高精細化が進み、それに伴い表示駆動周波数も高くなって来ている。
そして、液晶表示パネル内の駆動回路として、前述の特許文献１，２のアドレスデコーダ回路を使用した場合、駆動速度が追いつかない可能性がある。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、駆動回路としてアドレスデコーダ回路を使用する表示装置において、表示駆動周波数が高速になった場合でも誤動作を防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の画素と、前記複数の画素に走査電圧を入力する複数の第１走査線と、前記複数の画素に走査電圧を入力する複数の第２走査線と、前記複数の第１および第２走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、Ｎを２以上の整数とするとき、前記第１走査線および前記第２走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、１から（Ｎ−１）段の前記各グループの走査線を駆動する、１から（Ｎ−１）段のアドレスデコーダ回路がＣＭＯＳ回路で構成される。
（２）複数の画素と、前記複数の画素に走査電圧を入力する複数の走査線と、前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、Ｎを２以上の整数とするとき、前記走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、前記各グループの走査線を駆動する、１から（Ｎ−１）段のアドレスデコーダ回路がＣＭＯＳ回路で構成される。
（３）また、ＣＭＯＳ回路を構成するｐ型トランジスタとｎ型トランジスタのゲート電圧の絶対値を、ＣＭＯＳ回路を構成するｐ型トランジスタとｎ型トランジスタに入力される駆動バルス電圧の絶対値よりも高くする。
（４）また、１段目のアドレスデコーダ回路が、（ｋ１＋１）水平走査期間周期で、走査線に対して、選択走査電圧を出力する

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、駆動回路としてアドレスデコーダ回路を使用する表示装置において、表示駆動周波数が高速になった場合でも誤動作を防止することが可能となる。

従来のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 本発明の実施例のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。 本発明の実施例の液晶表示パネルの駆動方法を説明するためタイミングチャートである。 本発明の実施例の液晶表示パネルの駆動方法における問題点を説明する図である。 本発明の実施例の液晶表示パネルの他の駆動方法を説明するためタイミングチャートである。 本発明の実施例のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの変形例の等価回路を示す図である。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
図２は、本発明の実施例のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの等価回路を示す図である。
本実施例では、図２に示すように、垂直走査回路（ＸＤＶ）と水平走査回路（ＹＤＶ）を一体化した駆動回路（ＲＤＶ）を構成する半導体チップを、液晶を介して互いに対向配置される一対の基板の一方の基板上に実装している。なお、ｐｏｉｙ−Ｓｉ薄膜トランジスタで駆動回路（ＲＤＶ）を構成し、当該駆動回路（ＲＤＶ）を、液晶表示パネルを構成する一対の基板の一方の基板の液晶側の面に作成するようにしてもよい。
本実施例の液晶表示パネルでは、各サブピクセルのアクティブ素子として、図１に示す薄膜トランジスタ（ＴＦＴ）に代えて、ｐ型ＭＯＳトランジスタ（ｐＴＦＴ）とｎ型ＭＯＳトランジスタ（ｎＴＦＴ）とで構成される並列回路が使用される。

ｐ型ＭＯＳトランジスタ（ｐＴＦＴ）のゲートは、第１走査線（ｐＧＬ）に、ドレイン（または、ソース）が映像線（ＤＬ）に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続され、ｎ型ＭＯＳトランジスタ（ｐＴＦＴ）のゲートは、第２走査線（ｎＧＬ）に、ドレイン（または、ソース）が映像線（ＤＬ）に、およびソース（または、ドレイン）が画素電極（ＰＸ）に接続される。
画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶が介在するので、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が形成される。なお、実際は、画素電極（ＰＸ）と対向電極（共通電極ともいう）（ＣＴ）との間には保持容量（Ｃｋｄｄ）が設けられるが、図２では、保持容量（Ｃｋｄｄ）の図示は省略している。
各映像線（ＤＬ）は、水平走査回路と垂直走査回路とを内蔵する駆動回路（ＲＤＶ）に接続される。駆動回路（ＲＤＶ）は、１水平走査期間内に、Ｒ、Ｇ、Ｂの映像電圧（所謂、階調電圧）を、映像線（ＤＬ）に出力する。
なお、図１において、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号、ＣＫはドットクロック、Ｄａｔａは映像データである。

本実施例の液晶表示パネルは、画素電極、アクティブ素子等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（図示せず）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示パネルでは、液晶が一対の基板の間に挟持された構造となっている。また、対向電極は、ＴＮ方式やＶＫ方式の液晶表示パネルであれば第２の基板（対向基板）側に設けられる。ＩＰＳ方式の場合は、第１の基板（ＴＦＴ基板）側に設けられる。
なお、本発明において、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。

以下、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）の本数が１２８０本として、本実施例の液晶表示パネルについて説明する。
本実施例では、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）は、ｋ２のグループにグループ分けされる。各グループの第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）の本数は、最大ｋ１本である。
図２では、ｋ１は３６、ｋ２は３６であるので、本実施例では、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）は、３６のグループにグループ分けされる。
また、駆動回路（ＲＤＶ）は、第１端子群（Ｇ０）と第２端子群（Ｇ１）とを有し、第１端子群（Ｇ０）は、１〜３６の正相電圧を出力する端子と、バー１〜バー３６の逆相電圧を出力する端子とを有する。同様に、第２端子群（Ｇ１）は、１〜３６の正相電圧を出力する端子と、バー１〜バー３６の逆相電圧を出力する端子とを有する。

本実施例では、各第１走査線（ｐＧＬ）の一端は、ｐ型ＭＯＳトランジスタ（ＴＰ１）とｎ型ＭＯＳトランジスタ（ＴＮ１）の並列回路に接続され、各第１走査線（ｐＧＬ）と正側の基準電源（ここでは、電圧レベルがＨｉｇｈレベル（以下、Ｈレベルという）のＤＤの電圧）との間には、各第１走査線（ｐＧＬ）に非選択走査電圧が供給されるときに、第１走査線（ｐＧＬ）がフローティング状態になるのを防止するための、ｐ型ＭＯＳトランジスタ（ＴＰ３）が接続される。
また、各第２走査線（ｎＧＬ）の一端は、ｐ型ＭＯＳトランジスタ（ＴＰ２）とｎ型ＭＯＳトランジスタ（ＴＮ２）の並列回路に接続され、各第２走査線（ｎＧＬ）と負側の基準電源（ここでは、電圧レベルがＬｏｗレベル（以下、Ｌレベルという）のＶＳＳの電圧）との間には、各第２走査線（ｎＧＬ）に非選択走査電圧が供給されるときに、第２走査線（ｎＧＬ）がフローティング状態になるのを防止するためのｎ型ＭＯＳトランジスタ（ＴＮ３）が接続される。

ｐ型ＭＯＳトランジスタ（ＴＰ１）と、ｐ型ＭＯＳトランジスタ（ＴＰ２）と、ｎ型ＭＯＳトランジスタ（ＴＮ３）のそれぞれのゲートは、第２群の端子（Ｇ１）の中で逆相電圧を出力する端子に接続される第１ゲート配線のいずれかに接続され、ｎ型ＭＯＳトランジスタ（ＴＮ１）と、ｎ型ＭＯＳトランジスタ（ＴＮ２）と、ｐ型ＭＯＳトランジスタ（ＴＰ３）のそれぞれのゲートは、第２群の端子（Ｇ１）の中で正相電圧を出力する端子に接続される第２ゲート配線のいずれかに接続される。
また、ｐ型ＭＯＳトランジスタ（ＴＰ１）と、ｎ型ＭＯＳトランジスタ（ＴＮ１）のソース（あるいは、ドレイン）は、第１群の端子（Ｇ０）の中で逆相電圧を出力する端子に接続される第１ゲート配線のいずれかに接続され、ｐ型ＭＯＳトランジスタ（ＴＰ２）と、ｎ型ＭＯＳトランジスタ（ＴＮ２）のソース（あるいは、ドレイン）は、第１群の端子（Ｇ０）の中で正相電圧を出力する端子に接続される第２ゲート配線のいずれかに接続される。
なお、図２において、図１に示すように、駆動回路（ＲＤＶ）は、垂直走査回路（ＸＤＶ）と、水平走査回路（ＹＤＶ）との別々の回路構成であってもよい。

図３は、本実施例の液晶表示パネルの駆動方法を説明するためタイミングチャートである。
駆動回路（ＲＤＶ）は、図３のＧ０−１〜Ｇ０−３６に示すように、第１群の端子（Ｇ０）の中で、１から３６の正相電圧を出力する端子に、１水平走査期間毎に、順次Ｈレベルの選択走査電圧を出力するとともに、図示は省略するが、第１群の端子（Ｇ０）の中で、バー１〜バー３６の逆相電圧を出力する端子に、１水平走査期間毎に、順次Ｌレベルの反転電圧（即ち、Ｈレベルの選択走査電圧の反転電圧）を出力する（３６進）。
また、駆動回路（ＲＤＶ）は、図３のＧ１−１〜Ｇ１−３６に示すように、第２群の端子（Ｇ１）の中で、１から３６の正相電圧を出力する端子に、３６水平走査期間毎に、順次Ｈレベルの選択走査電圧を出力するとともに、図示は省略するが、第２群の端子（Ｇ１）の中で、バー１からバー３６の逆相電圧を出力する端子に、３６水平走査期間毎に、順次Ｌレベルの反転電圧（即ち、Ｈレベルの選択走査電圧の反転電圧）を出力する（３６進）。
即ち、第２群の端子（Ｇ１）の各端子は、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）とを３６本を束にして、３６水平走査期間毎に順次、選択走査電圧、および選択走査電圧の反転電圧を出力する。

第２群の端子（Ｇ１）における、１から３６の正相電圧を出力する端子の中で、選択された端子に、Ｈレベルの選択走査電圧が出力されると、当該選択された端子に接続された第２ゲート配線にゲートが接続されるｎ型ＭＯＳトランジスタ（ＴＮ１）と、ｎ型ＭＯＳトランジスタ（ＴＮ２）とがオンとなり、ｐ型ＭＯＳトランジスタ（ＴＰ３）がオフとなる。
また、２群の端子（Ｇ１）における、バー１からバー３６の逆相電圧を出力する端子の中で、選択された端子に、Ｌレベルの反転電圧（即ち、Ｈレベルの選択走査電圧の反転電圧）が出力されると、当該選択された端子に接続された第１ゲート配線にゲートが接続されるｐ型ＭＯＳトランジスタ（ＴＰ１）と、ｐ型ＭＯＳトランジスタ（ＴＰ２）とがオンとなり、ｎ型ＭＯＳトランジスタ（ＴＮ３）がオフとなる。
次に、第１群の端子（Ｇ０）における、１から３６の正相電圧を出力する端子の中で、選択された端子にＨレベルの選択走査電圧が出力されると、第２ゲート線、オンとなったｐ型ＭＯＳトランジスタ（ＴＰ２）とｎ型ＭＯＳトランジスタ（ＴＮ２）を介して、当該選択された端子に接続される第２走査線（ｎＧＬ）に、Ｈレベルの選択走査電圧が出力される。
同時に、第１群の端子（Ｇ０）における、バー１からバー３６の逆相電圧を出力する端子の中で、選択された端子にＬレベルの反転電圧（即ち、Ｈレベルの選択走査電圧の反転電圧）が出力されると、第１ゲート線、オンとなったｐ型ＭＯＳトランジスタ（ＴＰ１）とｎ型ＭＯＳトランジスタ（ＴＮ１）を介して、当該選択された端子に接続される第１走査線（ｐＧＬ）に、Ｌレベルの反転電圧（即ち、Ｈレベルの選択走査電圧の反転電圧）が出力される。
これにより、ｐ型ＭＯＳトランジスタ（ｐＴＦＴ）とｎ型ＭＯＳトランジスタ（ｎＴＦＴ）とがオンとなり、映像線（ＤＬ１〜ＤＬ７２０）から画素電極（ＰＸ）に映像電圧が書き込まれ、液晶表示パネルに画像が表示される。

本実施例において、第１走査線（ｐＧＬ）の総数１２８０本、および第２走査線（ｎＧＬ）の総数１２８０本に対して、第１群の端子（Ｇ０）と、第２群の端子（Ｇ１）の端子数が等しい時に、第１群の端子（Ｇ０）、および第２群の端子（Ｇ１）のそれぞれの端子に接続されるゲート配線の配線数が最小となる。
本実施例では、第１群の端子（Ｇ０）における、１〜３６の正相電圧を出力する端子に接続される第２ゲート配線の本数は３６本、第１群の端子（Ｇ０）における、バー１〜バー３６の逆相電圧を出力する端子に接続される第１ゲート配線の本数は３６本、第２群の端子（Ｇ１）における、１〜３６の正相電圧を出力する端子に接続される第２ゲート配線の本数は３６本、第２群の端子（Ｇ１）における、バー１〜バー３６の逆相電圧を出力する端子に接続される第２ゲート配線の本数は３６であり、この時、ゲート配線の総数１４４（＝３６×４）が最小となる。
つまり、駆動回路（ＲＤＶ）から全ての第１走査線（ｐＧＬ）、および第２走査線（ｎＧＬ）に１本ずつ配線した場合、ゲート配線が２５６０本必要であるものを、１４４本に削減できたわけである。
なお、本実施例では、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）を、２段構成で駆動する場合について説明したが、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）を３段以上の構成で駆動することも可能である。
また、駆動回路（ＲＤＶ）の各段の段数をＮ、各段の端子数をｋｎ（１≦ｋｎ≦Ｎ）個とするとき、各段の端子数の中で最大数と最小数との差が３以下の場合に、ゲート配線の総数が最小に近い値となる。

本実施例および後述する変形例において、走査線が、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）の２つ設けられているのは、各画素のアクティブ素子が、ｐ型ＭＯＳトランジスタ（ｐＴＦＴ）とｎ型ＭＯＳトランジスタ（ｎＴＦＴ）の並列回路で構成されているためであり、各画素のアクティブ素子が、ｎ型ＭＯＳトランジスタ（ｎＴＦＴ）のみであれば、第１走査線（ｐＧＬ）と、ｐ型ＭＯＳトランジスタ（ＴＰ１）と、ｎ型ＭＯＳトランジスタ（ＴＮ１）と、ｎ型ＭＯＳトランジスタ（ＴＮ３）とは必要がなく、したがって、第１群の端子（Ｇ０）における、バー１からバー３６の逆相電圧を出力する端子と、当該端子に接続される第１ゲート配線も必要ない。
同様に、各画素のアクティブ素子が、ｐ型ＭＯＳトランジスタ（ｐＴＦＴ）のみであれば、第２走査線（ｎＧＬ）と、ｐ型ＭＯＳトランジスタ（ＴＰ２）と、ｎ型ＭＯＳトランジスタ（ＴＮ２）と、ｎ型ＭＯＳトランジスタ（ＴＮ３）とは必要がなく、したがって、第１群の端子（Ｇ０）における、１から３６の正相電圧を出力する端子と、当該端子に接続される第２ゲート配線も必要ない。

本実施例において、アドレスデコーダ回路を構成するトランジスタが、ｐ型ＭＯＳトランジスタ（ＴＰ１〜ＴＰ３）と、ｎ型ＭＯＳトランジスタ（ＴＮ１〜ＴＮ３）のＣＭＯＳ構成となっているのは、選択走査電圧（あるいは、選択走査電圧の反転電圧）の立ち上りや立ち下りを速くして、動作速度を上げるためで、更に速くするため、ｐ型ＭＯＳトランジスタ（ＴＰ１〜ＴＰ３）と、ｎ型ＭＯＳトランジスタ（ＴＮ１〜ＴＮ３）のゲートに印加されるゲート電圧（第２群の端子（Ｇ１）から出力される選択走査電圧および選択走査電圧の反転電圧）を、駆動パルス電圧（第１群の端子（Ｇ０）から出力される選択走査電圧および選択走査電圧の反転電圧）よりも高くするようにしてもよい。
しかし、駆動速度がさらに高速となった場合、第２群の端子（Ｇ１）から出力される選択走査電圧および選択走査電圧の反転電圧の切り替えの際、第１群の端子（Ｇ０）から出力される選択走査電圧および選択走査電圧との間で、パルス電圧の遅延差や、ＣＭＯＳ構成のトランジスタの動作速度の関係よりヒゲ状のグリッジノイズが発生する可能性がある。
この様子を図４に示す。
図４に示すように、第２群の端子（Ｇ１）の中で、正相電圧を出力する１番目の端子から出力されるＧ１−１の選択走査電圧と、正相電圧を出力する２番目の端子から出力されるＧ１−２の選択走査電圧の変わり目と、そのタイミングに当たる、第１群の端子（Ｇ０）の中で、正相電圧を出力する３６番目の端子から出力されるＧ０−３６の選択走査電圧が遅延した場合、Ｇ１−２の選択走査電圧の立ち上がり部分に、Ｇ０−３６の選択走査電圧がオーバラップしてしまい、ＧＬ７２にしめすように、７２番目の第２走査線に、図４のＡに示すヒゲ状のグリッジノイズが発生する。
このノイズが発生すると、７２番目の第２走査線にゲートが接続されるｎ型ＭＯＳトランジスタ（ｎＴＦＴ）がオンとなり、本来書き込んではいけないピクセルに映像電圧が書き込まれ、誤動作を起こする原因となる。

これを解決するために、駆動タイミングを図５に示すように変更する。
第１群の端子（Ｇ０）における、正相電圧を出力する端子から出力する選択走査電圧と、逆相電圧を出力する端子から出力する選択走査電圧の反転電圧の周期を、３６水平走査期間から３７水平走査期間に変更し、それに合わせて、第２群の端子（Ｇ１）における、正相電圧を出力する端子から出力する選択走査電圧と、逆相電圧を出力する端子から出力する選択走査電圧の反転電圧の変わり目を、３７水平走査期間の間に変更する。
また、３７水平走査期間には、サブピクセルに画像を書き込み必要がないので、３７水平走査期間には、映像線（ＤＬ）に映像電圧を出力しない、あるいは、ダミーの映像電圧を出力する。
図５に示す駆動タイミングでは、第２群の端子（Ｇ１）における、正相電圧を出力する端子から出力する選択走査電圧と、逆相電圧を出力する端子から出力する選択走査電圧の反転電圧の変わり目では、第１群の端子（Ｇ０）における、正相電圧を出力する端子から出力する選択走査電圧は必ずＬレベル、逆相電圧を出力する端子から出力する選択走査電圧の反転電圧は必ずＨレベルとなるので、前述したグリッジノイズをなくすことができる。

［変形例］
図６は、本発明の実施例のＴＦＴ方式アクティブマトリクス型の液晶表示パネルの変形例の等価回路を示す図である。
図６に示す変形例は、第１走査線（ｐＧＬ）に選択走査電圧を供給する回路と、第２走査線（ｎＧＬ）に選択走査電圧を供給する回路を左右に分散して配置したものである。
図６の変形例では、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）は、２７のグループにグループ分けされる。
また、駆動回路（ＲＤＶ）は、第１端子群（Ｇ０）と第２端子群（Ｇ１）とを有し、第１端子群（Ｇ０）は、１〜４８の正相電圧を出力する端子と、バー１〜バー４８の逆相電圧を出力する端子とを有する。同様に、第２端子群（Ｇ１）は、１〜２７の正相電圧を出力する端子と、バー１〜バー２７の逆相電圧を出力する端子とを有する。
図６に示す変形例では、第１群の端子（Ｇ０）における、１〜４８の正相電圧を出力する端子に接続される第２ゲート配線の本数は４８本、第１群の端子（Ｇ０）における、バー１〜バー４８の逆相電圧を出力する端子に接続される第１ゲート配線の本数は４８本、第２群の端子（Ｇ１）における、１〜２７の正相電圧を出力する端子に接続される第１ゲート配線の本数は２７本、第２群の端子（Ｇ１）における、バー１〜バー２７の逆相電圧を出力する端子に接続される第１ゲート配線の本数は２７であり、また、第２群の端子（Ｇ１）は、左右に配置されるので、この時のゲート配線の総数は２０４（＝４８＋４８＋２７＋２７＋２７＋２７）となる。つまり、駆動回路（ＲＤＶ）から全ての第１走査線（ｐＧＬ）、および第２走査線（ｎＧＬ）に１本ずつ配線した場合、ゲート配線が２５６０本必要であるものを、２０４本に削減できる。
なお、図６に示す変形例でも、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）を２段構成で駆動する場合について説明したが、第１走査線（ｐＧＬ）と第２走査線（ｎＧＬ）を３段以上の構成で駆動することも可能である。

本実施例でも、各第１走査線（ｐＧＬ）の一端は、ｐ型ＭＯＳトランジスタ（ＴＰ１）とｎ型ＭＯＳトランジスタ（ＴＮ１）の並列回路に接続され、各第１走査線（ｐＧＬ）と正側の基準電源（ここでは、電圧レベルがＨｉｇｈレベル（以下、Ｈレベルという）のＤＤの電圧）との間には、各第１走査線（ｐＧＬ）に非選択走査電圧が供給されるときに、第１走査線（ｐＧＬ）がフローティング状態になるのを防止するための、ｐ型ＭＯＳトランジスタ（ＴＰ３）が接続される。
また、各第２走査線（ｎＧＬ）の一端は、ｐ型ＭＯＳトランジスタ（ＴＰ２）とｎ型ＭＯＳトランジスタ（ＴＮ２）の並列回路に接続され、各第２走査線（ｎＧＬ）と負側の基準電源（ここでは、電圧レベルがＬｏｗレベル（以下、Ｌレベルという）のＶＳＳの電圧）との間には、各第２走査線（ｎＧＬ）に非選択走査電圧が供給されるときに、第２走査線（ｎＧＬ）がフローティング状態になるのを防止するためのｎ型ＭＯＳトランジスタ（ＴＮ３）が接続される。
ｐ型ＭＯＳトランジスタ（ＴＰ１）と、ｐ型ＭＯＳトランジスタ（ＴＰ２）と、ｎ型ＭＯＳトランジスタ（ＴＮ３）のそれぞれのゲートは、第２群の端子（Ｇ１）の中で逆相電圧を出力する端子に接続される第１ゲート配線のいずれかに接続され、ｎ型ＭＯＳトランジスタ（ＴＮ１）と、ｎ型ＭＯＳトランジスタ（ＴＮ２）と、ｐ型ＭＯＳトランジスタ（ＴＰ３）のそれぞれのゲートは、第２群の端子（Ｇ１）の中で正相電圧を出力する端子に接続される第１ゲート配線のいずれかに接続される。
また、ｐ型ＭＯＳトランジスタ（ＴＰ１）と、ｎ型ＭＯＳトランジスタ（ＴＮ１）のソース（あるいは、ドレイン）は、第１群の端子（Ｇ０）の中で逆相電圧を出力する端子に接続される第１ゲート配線のいずれかに接続され、ｐ型ＭＯＳトランジスタ（ＴＰ２）と、ｎ型ＭＯＳトランジスタ（ＴＮ２）のソース（あるいは、ドレイン）は、第１群の端子（Ｇ０）の中で正相電圧を出力する端子に接続される第１ゲート配線のいずれかに接続される。

図６に示すように、ｐ型ＭＯＳトランジスタ（ＴＰ１）、ｐ型ＭＯＳトランジスタ（ＴＰ２）、および、ｎ型ＭＯＳトランジスタ（ＴＮ３）と、ｎ型ＭＯＳトランジスタ（ＴＮ１）、ｎ型ＭＯＳトランジスタ（ＴＮ２）、および、ｐ型ＭＯＳトランジスタ（ＴＰ３）は、複数のサブピクセルで構成される表示を挟んで、表示部の左右に配置される。
このように、図６に示す変形例では、各ＭＯＳトランジスタや、ゲート配線を、表示部を挟んで左右に配置できるため、液晶表示パネルの額縁（表示部以外の左右の場所）を狭くすることができる。但し、図６に示す変形例では、ゲート配線を、表示部を挟んで左右に配置する必要あるため、ゲート配線は、２０４本（１０２×２）必要となり、ゲート配線を削減する効果は小さくなる。
なお、前述の説明では、ｐ型ＭＯＳトランジスタ（ＴＰ１〜ＴＰ３）、および、ｎ型ＭＯＳトランジスタ（ＴＮ１〜ＴＮ３）は、ｐ−Ｓｉ薄膜トランジスタで構成される。
また、前述の実施例では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、有機ＥＬ表示装置、あるいは走査線と走査線駆動回路とを有する他の表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

ｐＧＬ 第１走査線
ｎＧＬ 第２走査線
ＤＬ 映像線
ＰＸ 画素電極
ＣＴ 対向電極
ｐＴＦＴ、ＴＰ１〜ＴＰ３ ｐ型ＭＯＳトランジスタ
ｎＴＦＴ，ＴＮ１〜ＴＮ３ ｎ型ＭＯＳトランジスタ
Ｃｌｃ 液晶容量
ＲＤＶ 駆動回路
ＸＤＶ 垂直走査回路
ＹＤＶ 水平走査回路

Claims (15)

1. 複数の画素と、
   前記複数の画素に走査電圧を入力する複数の第１走査線と、
   前記複数の画素に走査電圧を入力する複数の第２走査線と、
   前記複数の第１および第２走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
   Ｎを２以上の整数とするとき、前記第１走査線および前記第２走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、
   前記各グループの走査線の本数は、最大ｋ１の本数であり、
   ｎを１以上、Ｎ以下の整数、ｊを１以上、Ｎ−１以下の整数とするとき、
   ｋｎ（１≦ｎ≦Ｎ）個のゲート配線から成る第１群から第Ｎ群の第１ゲート配線と、
   ｋｎ（１≦ｎ≦Ｎ）個のゲート配線から成る第１群から第Ｎ群の第２ゲート配線と、
   ｐ型トランジスタとｎ型トランジスタとが並列に接続された、１番目から（Ｎ−１）番目までの（Ｎ−１）個の並列回路が直列に接続された第１直並列回路と、
   ｐ型トランジスタとｎ型トランジスタとが並列に接続された、１番目から（Ｎ−１）番目までの（Ｎ−１）個の並列回路が直列に接続された第２直並列回路とを有し、
   前記各第１直並列回路は、前記各第１走査線毎に設けられ、
   前記各第２直並列回路は、前記各第２走査線毎に設けられ、
   前記各第１走査線の一端は、前記第１直並列回路の前記（Ｎ−１）番目の並列回路に接続され、
   前記各第２走査線の一端は、前記第２直並列回路の前記（Ｎ−１）番目の並列回路に接続され、
   前記第１直並列回路の前記１番目の並列回路は、前記第１群の第１ゲート配線のいずれかのゲート配線に接続され、
   前記第２直並列回路の前記１番目の並列回路は、前記第１群の第２ゲート配線のいずれかのゲート配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目の並列回路のｐ型トランジスタの制御電極は、前記第（ｊ＋１）群の第１ゲート配線のいずれかのゲート配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目の並列回路のｎ型トランジスタの制御電極は、前記第（ｊ＋１）群の第２ゲート配線のいずれかのゲート配線に接続されることを特徴とする表示装置。
2. ｍを２以上、Ｎ−１以下の整数とするとき、
   前記走査線駆動回路は、前記ｋ１個の第１群の第２ゲート配線に対して、前記各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力するとともに、前記ｋ１個の第１群の第１ゲート配線に対して、前記第１選択走査電圧の反転電圧を出力し、
   ｋ２個の第２群の第２ゲート配線に対して、ｋ２個のグループを１単位とする２段目のグループの中の１つグループ内の走査線を、ｋ１水平走査期間毎に選択する第２選択走査電圧を出力するとともに、前記ｋ２個の第２群の第１ゲート配線に対して、前記第２選択走査電圧の反転電圧を出力し、
   ｋ（ｍ＋１）（２≦ｍ≦Ｎ−１）個の第（ｍ＋１）群の第２ゲート配線に対して、ｋｍ個の第ｍ段目のグループを１単位とする（ｍ＋１）段目のグループの中の一つグループ内の走査線を、（ｋｍ×・・・×ｋ１）水平走査期間毎に選択する第ｍ選択走査電圧を出力するとともに、ｋ（ｍ＋１）（２≦ｍ≦Ｎ−１）個の第（ｍ＋１）群の第１ゲート配線に対して、前記第ｍ選択走査電圧の反転電圧を出力することを特徴とする請求項１に記載の表示装置。
3. 前記各画素は、アクティブ素子として、ｐ型の画素トランジスタとｎ型の画素トランジスタの並列回路を有し、
   前記ｐ型の画素トランジスタのゲートは、前記複数の第１走査線の中のいずれかの第１走査線に接続され、
   前記ｎ型の画素トランジスタのゲートは、前記複数の第２走査線の中のいずれかの第２走査線に接続されることを特徴とする請求項１に記載の表示装置。
4. 前記各第１走査線とＶＤＤの電圧が供給されるＶＤＤ電源線との間に接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のｐ型トランジスタと、
   前記各第２走査線とＧＮＤの電圧が供給されるＧＮＤ電源線との間に接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のｎ型トランジスタを有し、
   ｊ（１≦ｊ≦Ｎ−１）番目のｐ型トランジスタの制御電極は、前記第（ｊ＋１）群の第２ゲート配線のいずれかのゲート配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目のｎ型トランジスタの制御電極は、前記第（ｊ＋１）群の第１ゲート配線のいずれかのゲート配線に接続されることを特徴とする請求項１に記載の表示装置。
5. 前記第１直並列回路と前記第１群の第１ゲート配線とは、前記複数の画素で構成される表示部を挟んで前記表示部の一方の側に配置され、
   前記第２直並列回路と前記第１群の第２ゲート配線とは、前記複数の画素で構成される表示部を挟んで前記表示部の他方の側に配置され、
   前記第２群以上の第１ゲート配線と第２ゲート配線とは、前記表示部の両側に配置されることを特徴とする請求項１に記載の表示装置。
6. 前記走査線駆動回路は、（ｋ１＋１）水平走査期間周期で、前記ｋ１個の第１群の第２ゲート配線に対して、前記各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力するとともに、前記ｋ１個の第１群の第１ゲート配線に対して、前記第１選択走査電圧の反転電圧を出力し、
   第２以上の選択走査電圧の立ち上がり及び立ち下がり時点、および、第２以上の選択走査電圧の反転電圧の立ち上がり及び立ち下がり時点を、前記（ｋ１＋１）水平走査期間周期に同期させることを特徴とする請求項１に記載の表示装置。
7. 複数の画素と、
   前記複数の画素に走査電圧を入力する複数の走査線と、
   前記複数の走査線に前記走査電圧を供給する走査線駆動回路とを備える表示装置であって、
   Ｎを２以上の整数とするとき、前記走査線は、ｋＮ×・・・×ｋ２個のグループにグループ分けされ、
   前記各グループの走査線の本数は、最大ｋ１の本数であり、
   ｎを１以上、Ｎ以下の整数、ｊを１以上、Ｎ−１以下の整数とするとき、
   ｋ１個のゲート配線から成る第１群のゲート配線と、
   ｋｎ（２≦ｎ≦Ｎ）個のゲート配線から成る第２群から第Ｎ群の第１ゲート配線と、
   ｋｎ（２≦ｎ≦Ｎ）個のゲート配線から成る第２群から第Ｎ群の第２ゲート配線と、
   ｐ型トランジスタとｎ型トランジスタとが並列に接続された、１番目から（Ｎ−１）番目までの（Ｎ−１）個の並列回路が直列に接続された直並列回路と、
   前記各直並列回路は、前記各走査線毎に設けられ、
   前記各走査線の一端は、前記直並列回路の前記（Ｎ−１）番目の並列回路に接続され、
   前記直並列回路の前記１番目の並列回路は、前記第１群のゲート配線のいずれかのゲート配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目の並列回路のｐ型トランジスタの制御電極は、前記第（ｊ＋１）群の第１ゲート配線のいずれかのゲート配線に接続され、
   ｊ（１≦ｊ≦Ｎ−１）番目の並列回路のｎ型トランジスタの制御電極は、前記第（ｊ＋１）群の第２ゲート配線のいずれかのゲート配線に接続されることを特徴とする表示装置。
8. ｍを２以上、Ｎ−１以下の整数とするとき、
   前記走査線駆動回路は、前記ｋ１個の第１群のゲート配線に対して、前記各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、
   ｋ２個の第２群の第２ゲート配線に対して、ｋ２個のグループを１単位とする２段目のグループの中の１つグループ内の走査線を、ｋ１水平走査期間毎に選択する第２選択走査電圧を出力するとともに、前記ｋ２個の第２群の第１ゲート配線に対して、前記２選択走査電圧の反転電圧を出力し、
   ｋ（ｍ＋１）（２≦ｍ≦Ｎ−１）個の第（ｍ＋１）群の第２ゲート配線に対して、ｋｍ個の第ｍ段目のグループを１単位とする（ｍ＋１）段目のグループの中の一つグループ内の走査線を、（ｋｍ×・・・×ｋ１）水平走査期間毎に選択する第ｍ選択走査電圧を出力するとともに、ｋ（ｍ＋１）（２≦ｍ≦Ｎ−１）個の第（ｍ＋１）群の第１ゲート配線に対して、前記第ｍ選択走査電圧の反転電圧を出力することを特徴とする請求項７に記載の表示装置。
9. 前記各走査線とＶＤＤの電圧が供給されるＶＤＤ電源線との間に接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のｐ型トランジスタを有し、
   ｊ（１≦ｊ≦Ｎ−１）番目のｐ型トランジスタの制御電極は、前記第（ｊ＋１）群の第２ゲート配線のいずれかのゲート配線に接続されることを特徴とする請求項７に記載の表示装置。
10. 前記各走査線とＧＮＤの電圧が供給されるＧＮＤ電源線との間に接続される、Ｎ番目から（２Ｎ−２）番目までの（Ｎ−１）個のｎ型トランジスタを有し、
    ｊ（１≦ｊ≦Ｎ−１）番目のｎ型トランジスタの制御電極は、前記第（ｊ＋１）群の第１ゲート配線のいずれかのゲート配線に接続されることを特徴とする請求項７に記載の表示装置。
11. 前記第２選択走査電圧は、前記第１選択走査電圧よりも高電位であり、
    前記第ｍ選択走査電圧は、前記第１選択走査電圧よりも高電位であることを特徴とする請求項１または請求項７に記載の表示装置。
12. 前記走査線駆動回路は、（ｋ１＋１）水平走査期間周期で、前記ｋ１個の第１群のゲート配線に対して、前記各グループ内の走査線を１水平走査期間毎に選択する第１選択走査電圧を出力し、
    第２以上の選択走査電圧の立ち上がり及び立ち下がり時点、および、第２以上の選択走査電圧の反転電圧の立ち上がり及び立ち下がり時点を、前記（ｋ１＋１）水平走査期間周期に同期させることを特徴とする請求項７に記載の表示装置。
13. 前記第２以上の選択走査電圧の立ち上がり及び立ち下がり時点、および、第２以上の選択走査電圧の反転電圧の立ち上がり及び立ち下がり時点は、前記（ｋ１＋１）水平走査期間周期の（ｋ１＋１）番目の水平走査期間内であることを特徴とする請求項６または請求項１２に記載の表示装置。
14. 前記複数の画素に映像電圧を入力する複数の映像線を有し、
    前記複数の映像線に前記映像電圧を供給する映像線駆動回路とを備え、
    前記映像線駆動回路は、前記（ｋ１＋１）水平走査期間周期の（ｋ１＋１）番目の水平走査期間に、前記複数の映像線には、映像電圧を出力しないことを特徴とする請求項６または請求項１２に記載の表示装置。
15. 前記複数の画素に映像電圧を入力する複数の映像線と、
    前記複数の映像線に前記映像電圧を供給する映像線駆動回路とを備え、
    前記映像線駆動回路は、前記（ｋ１＋１）水平走査期間周期の（ｋ１＋１）番目の水平走査期間に、前記複数の映像線には、ダミーの映像電圧を出力することを特徴とする請求項６または請求項１２に記載の表示装置。

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