JP2008033297A - 液晶装置、および電子機器 - Google Patents

Abstract

【課題】画素電極との間で容量を形成する共通電極に高電位と低電位を交互に供給するためのスイッチングトランジスタのＬ長を低減できる液晶装置を提供すること。
【解決手段】走査線Ｙと、データ線Ｘと、これらの交差に対応して設けられた画素電極５５と、画素電極との間で容量を形成する共通電極５６と、低電位の電圧ＶＣＯＭＬと高電位の電圧ＶＣＯＭＨとを交互に共通電極に供給する制御回路３０と、走査線を選択する選択電圧を走査線に順次供給する走査線駆動回路１０と、走査線が選択された際に正極性の画像信号と負極性の画像信号とを交互にデータ線に供給するデータ線駆動回路２０と、を備え、制御回路３０は、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨと、を交互に共通電極に出力する選択回路Ｒと、選択回路Ｒに選択信号を出力するラッチ回路Ｑを備え、電圧ＶＣＯＭＬは、選択信号の低電位より高く、電圧ＶＣＯＭＨは、選択信号の高電位より低い。
【選択図】図１

Description

本発明は、液晶装置、および電子機器に関する。

従来より表示装置として液晶装置が知られている。この液晶装置は、例えば、液晶パネルと、この液晶パネルに光を供給するバックライトと、を備える。

液晶パネルは、素子基板と、この素子基板に対向配置された対向基板と、素子基板と対向基板との間に設けられた液晶と、を備える。

素子基板は、所定間隔おきに交互に設けられた複数の走査線および複数の補助容量線と、これら複数の走査線および複数の補助容量線に交差し所定間隔おきに設けられた複数のデータ線と、複数の走査線に接続された走査線駆動回路と、複数のデータ線に接続されたデータ線駆動回路と、複数の補助容量線に接続された補助容量線を駆動する制御回路と、を有する。

各走査線と各データ線との交差部分には、画素が設けられている。画素は、画素電極および共通電極からなる画素容量と、スイッチング素子としての薄膜トランジスタ（以降、ＴＦＴ（Thin Film Transistor）と呼ぶ）と、一方の電極（補助容量電極）が容量線に接続され他方の電極が画素電極に接続された蓄積容量（補助容量）と、を備える。この画素は、マトリクス状に複数配列されて表示領域を形成する。

ＴＦＴのゲートには、走査線が接続され、ＴＦＴのソースには、データ線が接続され、ＴＦＴのドレインには、画素電極および補助容量の他方の電極が接続されている。

容量線駆動回路は、所定の電圧を各容量線に供給する。

走査線駆動回路は、走査線を選択する選択電圧を所定の順番で各走査線に供給する。走査線に選択電圧が供給されると、この走査線に接続されたＴＦＴが全てオン状態となる。

データ線駆動回路は、画像信号を各データ線に供給し、オン状態のＴＦＴを介して、この画像信号に基づく画像電圧を画素電極に書き込む。

ここで、データ線駆動回路は、共通電極の電圧よりも電位の高い電圧（以降、正極性と呼ぶ）の画像信号をデータ線に供給して、この正極性の画像信号に基づく画像電圧を画素電極に書き込む正極性書込と、共通電極の電圧よりも電位の低い電圧（以降、負極性と呼ぶ）の画像信号をデータ線に供給して、この負極性の画像信号に基づく画像電圧を画素電極に書き込む負極性書込と、を交互に行う。

対向基板は、各画素に対応して、Ｒ（赤）、Ｇ（緑）、Ｂ（青）といったカラーフィルタを有する。

以上の液晶装置は、以下のように動作する。

すなわち、走査線に選択電圧を順次供給することで、ある走査線に接続されたＴＦＴを全てオン状態にして、この走査線に係る画素を全て選択する。そして、これら画素の選択に同期して、データ線に画像信号を供給する。すると、選択した全ての画素に、オン状態のＴＦＴを介して画像信号が供給され、この画像信号に基づく画像電圧が画素電極に書き込まれる。

画素電極に画像電圧が書き込まれると、画素電極と共通電極との電位差により、液晶に駆動電圧が印加される。液晶に駆動電圧が印加されると、液晶の配向や秩序が変化して、液晶を透過するバックライトからの光が変化する。この変化した光がカラーフィルタを透過することで、階調表示が行われる。

なお、液晶に印加される駆動電圧は、補助容量により、画像電圧が書き込まれる期間よりも３桁も長い期間に亘って保持される。

ところで、以上のような液晶装置は、例えば、携帯機器に用いられるが、この携帯機器では、近年、消費電力の低減が要請されている。そこで、画像電圧を画素電極に書き込んだ後に、ＴＦＴをオフ状態にするとともに補助容量線の補助容量電位（ＶＳＴ）を高電位（ＶＳＴＨ）から低電位（ＶＳＴＬ）へ、又は、低電位から高電位へ変動させる、所謂、ＳＳＬ（Swing Storage Line）と呼ばれる容量線振り駆動を行うことで、消費電力を低減できる液晶装置が提案されている（例えば、特許文献１参照）。

また、液晶を挟持する一対の基板のうち一方の基板に、画素容量を構成する画素電極および共通電極を備えるＩＰＳ（In-Plane Switching）やＦＦＳ（Fringe-Field Switching）といった共通電極（ＣＯＭ電極）が補助容量電極の機能を兼ね、画素容量と補助容量を一体に形成する横電界方式の液晶装置では、共通電極に高電位（ＶＣＯＭＨ）又は低電位（ＶＣＯＭＬ）の電圧を供給した後に、負極性の画像信号又は正極性の画像信号をデータ線に供給する、所謂、ＣＯＭ分割駆動と呼ばれる、横電界方式における容量線振り駆動を行うことで、消費電力を低減でき、また、表示品位の低下を抑制できる液晶装置が本願出願人より提案されている。

特開２００２−１９６３５８号公報

上述の容量線振り駆動、および、ＣＯＭ分割駆動の回路は、ＳＯＧ（システムオングラス）と呼ばれる技術を用いて、ガラス基板上に形成される。このような回路では、正極性および負極性の画像信号による表示を基板上に形成されたトランジスタにより確実に動作させるため、トランジスタを駆動する電源として、正電源として８Ｖ、負電源として−４Ｖを使用しており、トランジスタのゲート−ソース間の電圧Ｖｇｓは最大１２Ｖになっている。従って、トランジスタのゲート長（以下、Ｌ長と称する）は、前記Ｖｇｓ１２Ｖが問題なく使用できる大きさのＬ長となっていた。

ここで、容量線や共通線は、データ線と交差する箇所に生じる寄生容量の影響を受けるため、前記容量線や共通線に高電位／低電位を供給するトランジスタは、低オン抵抗であることがクロストーク対策上に好ましいが、Ｖｇｓの最大値が大きいとトランジスタのＬ長も大きくする必要があり、Ｌ長が大きくなることで、トランジスタのオン抵抗も高くなるという問題があった。また、トランジスタのオン抵抗が大きくクロストークが問題になる場合は、クロストークが発生しないようにトランジスタに接続された配線を太くすることで抵抗を下げて、回路の抵抗を下げる必要があるため、回路面積が大きくなり、駆動回路が形成される額縁領域（画素領域の周辺）の低減化や、低消費電力化の障害となっていた。

そこで、本発明は、上述の課題に鑑みてなされたものであり、液晶を挟持する一対の基板のうち一方の基板に、画素容量を構成する画素電極および容量電極を備える液晶装置において、容量線振り駆動に用いるトランジスタの低オン抵抗化を実現して、クロストークの発生や回路面積の低減に貢献できる液晶装置、および液晶装置を備える電子機器を提供することを目的とする。

本発明の液晶装置は、複数の走査線（実施形態において走査線Ｙ，Ｙ’が対応する）と、前記走査線に交差する複数のデータ線（実施形態においてデータ線Ｘ、Ｘ’が対応する）と、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極（実施形態において画素電極５５，５５’が対応する）と、前記画素電極に対応して設けられ、前記画素電極または画素電極に接続された電極層との間で容量を形成する容量電極（実施形態において共通電極５６，５６’又は補助容量電極５７’が対応する）と、第１電圧（実施形態においてＶＣＯＭＬ又はＶＳＴＬが対応する）と、前記第１電圧よりも電位の高い第２電圧（実施形態においてＶＣＯＭＨ又はＶＳＴＨが対応する）と、を交互に前記容量電極に供給する制御回路（実施形態において制御回路３０，３０Ａ，３０’が対応する）と、前記走査線を選択する走査線選択電圧を前記複数の走査線に順次供給する走査線駆動回路（実施形態において走査線駆動回路１０，１０’が対応する）と、前記走査線が選択された際に、前記第１電圧よりも電位の高い正極性の画像信号と前記第２電圧よりも電位の低い負極性の画像信号とを交互に前記複数のデータ線に供給するデータ線駆動回路（実施形態においてデータ線駆動回路２０，２０’が対応する）と、を備えた液晶装置（実施形態において液晶装置１，１Ａ，１’が対応する）であって、前記制御回路は、前記第１電圧と第２電圧と、を交互に選択して前記容量電極に出力する選択回路（実施形態において選択回路Ｒ，Ｒ’が対応する）と、前記選択回路に選択信号（実施形態において極性制御信号ＰＯＬ）を出力する選択信号出力回路（実施形態においてラッチ回路Ｑ，Ｑ’が対応する）とを備え、前記第１電圧は、前記選択信号の低電位より高く、第２電圧は、前記選択信号の高電位より低いことを特徴とする。

この発明によれば、選択回路を構成するトランジスタのＬ長を短くすることができるので、回路面積を小さくすることができ、液晶装置の狭額縁化に貢献することができる。また、Ｌ長を小さくすることにより、低オン抵抗化も実現することができ、低消費電力にも貢献することができる。

また、この発明によれば、前記制御回路は、前記基板上に形成されたトランジスタよりなり、前記選択回路を構成するトランジスタ（実施形態において第１のトランスファゲート３７、第２のトランスファゲート３８、ＮチャネルのＮｃｈトランスファゲートＲＮ，ＲＮ’、ＰチャネルのＰｃｈトランスファゲートＲＰ，ＲＰ’が対応する）のゲート−ソース間電位は、前記選択信号出力回路を構成するトランジスタ（実施形態において第１のクロックドインバータ３４、第２のクロックドインバータ３５が対応する）のゲート−ソース間電位はよりも低くする構成とした。従って、選択信号出力回路を構成するトランジスタよりも選択回路を構成するトランジスタのＬ長を短くすることができるので、回路面積を小さくすることができ、液晶装置の狭額縁化に貢献することができる。また、Ｌ長を小さくすることにより、低オン抵抗化も実現することができ、低消費電力にも貢献することができる。
また、この発明によれば、前記制御回路は、基板上に形成されたトランジスタよりなり、前記選択回路を構成するトランジスタ（実施形態において第１のトランスファゲート３７、第２のトランスファゲート３８、ＮチャネルのＮｃｈトランスファゲートＲＮ，ＲＮ’、ＰチャネルのＰｃｈトランスファゲートＲＰ，ＲＰ’が対応する）のゲート長は、前記選択信号出力回路を構成するトランジスタ（実施形態において第１のクロックドインバータ３４、第２のクロックドインバータ３５が対応する）のゲート長よりも短くする構成とした。

また、この発明によれば、前記容量電極を共通電極（実施形態において共通電極５６，５６’が対応する）とする構成とした。更には、制御回路により前記第１電圧（実施形態においてＶＣＯＭＬが対応する）を前記共通電極に供給した後に、前記走査線駆動回路により前記選択電圧を前記走査線に供給するとともに、前記データ線駆動回路により前記正極性の画像信号を前記データ線に供給し、前記制御回路により前記第２電圧（実施形態においてＶＣＯＭＨが対応する）を前記共通電極に供給した後に、前記走査線駆動回路により前記選択電圧を前記走査線に供給するとともに、前記データ線駆動回路により前記負極性の画像信号を前記データ線に供給する構成とした。このように、第１電圧を共通電極に供給した後に、正極性の画像信号をデータ線に供給し、第２電圧を共通電極に供給した後に、負極性の画像信号をデータ線に供給する、所謂、ＣＯＭ分割駆動方式の液晶装置に好適な構成とすることができる。

また、この発明によれば、容量電極を補助容量電極（実施形態において共通電極５６，５６’又は補助容量電極５７’が対応する）とする構成とした。更には、制御回路は、前記走査線がオン電位である場合に前記データ線の電位が正極性の画像信号の書込に対応するものであったならば、前記走査線がオフ電位に遷移した後に、前記補助容量電極に前記第２電圧（実施形態においてＶＳＴＨが対応する）を供給し、他方、当該オン電位における前記データ線の電位が負極性の画像信号の書込に対応するものであったならば、前記走査線がオフ電位に遷移した後に、前記補助容量電極に前記第１電圧（実施形態においてＶＳＴＬが対応する）を供給する構成とした。従って、所謂、ＳＳＬ駆動方式の液晶装置に好適な構成とすることができる。

また、本発明の電子機器は、上述の液晶装置を備えることを特徴とする。

この発明によれば、上述した効果と同様の効果がある。

以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態および変形例の説明にあたって、同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する。

尚、第１〜３実施形態はＣＯＭ分割駆動を採用した横電界方式の液晶装置の例、第４実施形態はＳＳＬ駆動を採用した縦電界方式（１対の基板内面にそれぞれ形成された画素電極と共通電極で生じるいわゆる縦電界を利用して液晶を駆動する方式）の液晶装置の例を示している。

＜第１実施形態：ＣＯＭ分割駆動の例＞
図１は、本発明の第１実施形態に係るＣＯＭ分割駆動を採用した横電界方式の液晶装置１のブロック図である。

液晶装置１は、液晶パネルＡＡと、液晶パネルＡＡに対向配置されて光を出射するバックライト４１と、を備える。この液晶装置１は、バックライト４１からの光を利用して、透過型の表示を行う。

液晶パネルＡＡは、複数の画素５０を有する表示領域Ａと、この表示領域Ａの周辺に設けられて画素５０を駆動する走査線駆動回路１０、データ線駆動回路２０、および制御回路３０を備える。

バックライト４１は、液晶パネルＡＡの裏面に設けられ、例えば、冷陰極蛍光管（ＣＣＦＬ）やＬＥＤ（発光ダイオード）、あるいはエレクトロルミネッセンス（ＥＬ）で構成されて、液晶パネルＡＡの画素５０に光を供給する。

以下、液晶パネルＡＡの構成について詳述する。

液晶パネルＡＡは、所定間隔おきに交互に設けられた３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）および３２０行の共通線Ｚ（Ｚ１〜Ｚ３２０）と、これら走査線Ｙ（Ｙ１〜Ｙ３２０）および共通線Ｚ（Ｚ１〜Ｚ３２０）に交差するように設けられた２４０列のデータ線Ｘ（Ｘ１〜Ｘ２４０）と、を備える。各走査線Ｙおよび各データ線Ｘの交差部分には、画素５０が設けられている。

画素５０は、ＴＦＴ５１、画素電極５５、この画素電極５５に対向して設けられた共通電極５６、および、一方の電極（補助容量電極）が共通線Ｚに接続され他方の電極が画素電極５５若しくは画素電極５５に接続された電極層に接続された補助容量としての蓄積容量５３で構成される。画素電極５５および共通電極５６は、画素容量５４を構成する。

共通電極５６は、走査線Ｙに対応して、１水平ラインごとに分割されている。１水平ラインごとに分割された複数の共通電極５６は、それぞれ、対応する共通線Ｚに接続されている。

ＴＦＴ５１のゲートには、走査線Ｙが接続され、ＴＦＴ５１のソースには、データ線Ｘが接続され、ＴＦＴ５１のドレインには、画素電極５５および蓄積容量５３の他方の電極が接続されている。したがって、このＴＦＴ５１は、走査線Ｙから選択電圧が印加されるとオン状態となり、データ線Ｘと画素電極５５および蓄積容量５３の他方の電極とを導通状態とする。

図２は、画素５０の拡大平面図である。図３は、図２に示す画素５０のＡ−Ａ断面図である。

図３に示すように、液晶パネルＡＡは、複数の画素電極５５を有する第１基板としての素子基板６０と、この素子基板６０に対向配置された第２基板としての対向基板７０と、素子基板６０と対向基板７０との間に設けられた液晶と、を備える。

図２に示すように、素子基板６０において、各画素５０は、互いに隣り合う２本の導電材料からなる走査線Ｙと、互いに隣り合う２本の導電材料からなるデータ線Ｘと、で囲まれた領域となっている。つまり、各画素５０は、走査線Ｙとデータ線Ｘとで区画されている。

本実施形態では、ＴＦＴ５１は、逆スタガ型の低温ポリシリコンＴＦＴであり、走査線Ｙとデータ線Ｘとの交差部の近傍には、このＴＦＴ５１が形成される領域５０Ｃ（図２中破線で囲まれた部分）が設けられている。

まず、素子基板６０について説明する。

素子基板６０は、ガラス基板６８を有し、このガラス基板６８の上には、ガラス基板６８の表面荒れや汚れによるＴＦＴ５１の特性の変化を防止するために、素子基板６０の全面に亘って下地絶縁膜（図示省略）が形成されている。

下地絶縁膜の上には、導電材料からなる走査線Ｙが形成されている。

走査線Ｙは、隣接する画素５０の境界に沿って設けられ、データ線Ｘとの交差部の近傍において、ＴＦＴ５１のゲート電極５１１を構成する。

走査線Ｙ、ゲート電極５１１、および下地絶縁膜の上には、素子基板６０の全面に亘って、ゲート絶縁膜６２が形成されている。

ゲート絶縁膜６２の上のＴＦＴ５１が形成される領域５０Ｃには、ゲート電極５１１に対向して、低温ポリシリコンからなる半導体層（図示省略）、Ｎ＋低温ポリシリコンからなるオーミックコンタクト層（図示省略）が積層されている。このオーミックコンタクト層には、ソース電極５１２およびドレイン電極５１３が積層されて、これにより、低温ポリシリコンＴＦＴが形成されている。

ソース電極５１２は、データ線Ｘと同一の導電材料で形成されている。すなわち、データ線Ｘからソース電極５１２が突出する構成となっている。データ線Ｘは、走査線Ｙおよび共通線Ｚに対して交差するように設けられている。

上述のように、走査線Ｙの上には、ゲート絶縁膜６２が形成され、このゲート絶縁膜６２の上には、データ線Ｘが形成されている。このため、データ線Ｘは、走査線Ｙとはゲート絶縁膜６２により絶縁されている。

データ線Ｘ、ソース電極５１２、ドレイン電極５１３、およびゲート絶縁膜６２の上には、素子基板６０の全面に亘って、第１絶縁膜６３が形成されている。

第１絶縁膜６３の上には、ＩＴＯ（Indium Tin Oxide）といった透明導電材料からなる共通線Ｚが形成されている。共通線Ｚは、走査線Ｙに沿って設けられており、この共通線Ｚは、１水平ラインごとに分割された共通電極５６と一体に形成されている。

共通線Ｚ、共通電極５６、および第１絶縁膜６３の上には、素子基板６０の全面に亘って、第２絶縁膜６４が形成されている。

第２絶縁膜６４の上には、共通電極５６に対向する領域に、ＩＴＯ（Indium Tin Oxide）といった透明導電材料からなる画素電極５５が形成されている。画素電極５５は、上述の第１絶縁膜６３および第２絶縁膜６４に形成されたコンタクトホール（図示省略）を介して、ドレイン電極５１３に接続されている。

この画素電極５５には、自身と共通電極５６との間で、フリンジフィールド（電界Ｅ）を発生させるための複数のスリット５５Ａが所定間隔おきに設けられている。すなわち、液晶装置１の液晶は、ＦＦＳモードで動作する。

画素電極５５および第２絶縁膜６４の上には、素子基板６０の全面に亘って、ポリイミド膜などの有機膜からなる配向膜（図示省略）が形成されている。

次に、対向基板７０について説明する。

対向基板７０は、ガラス基板７４を有し、このガラス基板７４の上のうち走査線Ｙに対向する位置には、ブラックマトリクスとしての遮光膜７１が形成されている。また、ガラス基板７４の上のうち遮光膜７１が形成されている領域を除く領域には、カラーフィルタ７２が形成されている。

遮光膜７１およびカラーフィルタ７２の上には、対向基板７０の全面に亘って、配向膜（図示省略）が形成されている。

図１に戻って、走査線駆動回路１０は、ＴＦＴ５１をオン状態にする選択電圧を複数の走査線Ｙに順次供給する。例えば、ある走査線Ｙに選択電圧を供給すると、この走査線Ｙに接続されたＴＦＴ５１が全てオン状態となり、この走査線Ｙに係る画素５０が全て選択される。

データ線駆動回路２０は、画像信号をデータ線Ｘに供給し、オン状態のＴＦＴ５１を介して、この画像信号に基づく画像電圧を画素電極５５に書き込む。

ここで、データ線駆動回路２０は、共通電極５６の電圧よりも電位の高い正極性の画像信号をデータ線Ｘに供給して、この正極性の画像信号に基づく画像電圧を画素電極５５に書き込む正極性書込と、共通電極５６の電圧よりも電位の低い負極性の画像信号をデータ線Ｘに供給して、この負極性の画像信号に基づく画像電圧を画素電極５５に書き込む負極性書込と、を１水平ラインごとに交互に行う。

制御回路３０は、第１電圧としての電圧ＶＣＯＭＬと、この電圧ＶＣＯＭＬよりも電位の高い第２電圧としての電圧ＶＣＯＭＨと、を交互に共通線Ｚに供給する。

尚、上記走査線駆動回路１０、データ線駆動回路２０および制御回路３０などを構成するトランジスタなどの回路素子は、ＳＯＧ技術を用いて、前記表示領域Ａの周辺領域（額縁領域）に形成されている。

以上の液晶装置１は、以下のように動作する。

すなわち、まず、制御回路３０から共通線Ｚに電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択的に供給する。

具体的には、各共通線Ｚには、１フレーム期間ごとに、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを交互に供給する。例えば、ある１フレーム期間において、ｐ行目の共通線Ｚｐ（ｐは、１≦ｐ≦３２０を満たす整数）に電圧ＶＣＯＭＬを供給した場合、次の１フレーム期間では、共通線Ｚｐに電圧ＶＣＯＭＨを供給する。一方、ある１フレーム期間において、共通線Ｚｐに電圧ＶＣＯＭＨを供給した場合、次の１フレーム期間では、共通線Ｚｐに電圧ＶＣＯＭＬを供給する。

また、隣接する共通線Ｚには、互いに異なる電圧を供給する。例えば、ある１フレーム期間において、共通線Ｚｐに電圧ＶＣＯＭＬを供給した場合、同一の１フレーム期間において、（ｐ−１）行目の共通線Ｚ（ｐ−１）と、（ｐ＋１）行目の共通線Ｚ（ｐ＋１）と、に電圧ＶＣＯＭＨを供給する。一方、ある１フレーム期間において、共通線Ｚｐに電圧ＶＣＯＭＨを供給した場合、同一の１フレーム期間において、共通線Ｚ（ｐ−１）と共通線Ｚ（ｐ＋１）とに電圧ＶＣＯＭＬを供給する。

次に、走査線駆動回路１０から３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）に選択電圧を順次供給することで、各走査線Ｙに接続された全てのＴＦＴ５１を順次オン状態にして、各走査線Ｙに係る全ての画素５０を順次選択する。

次に、これら画素５０の選択に同期して、共通電極５６の電圧に応じて、データ線駆動回路２０からデータ線Ｘに、正極性の画像信号と、負極性の画像信号と、１水平ラインごとに交互に供給する。

具体的には、３２０行の共通線Ｚ（Ｚ１〜Ｚ３２０）のうち、選択した画素５０に係る共通線Ｚｐに電圧ＶＣＯＭＬを供給した場合には、正極性の画像信号をデータ線Ｘに供給する。一方、３２０行の共通線Ｚ（Ｚ１〜Ｚ３２０）のうち、選択した画素５０に係る共通線Ｚｐに電圧ＶＣＯＭＨを供給した場合には、負極性の画像信号をデータ線Ｘに供給する。

すると、走査線駆動回路１０で選択した全ての画素５０に、データ線駆動回路２０からデータ線Ｘおよびオン状態のＴＦＴ５１を介して画像信号が供給されて、この画像信号に基づく画像電圧が画素電極５５に書き込まれる。これにより、画素電極５５と共通電極５６との間に電位差が生じて、駆動電圧が液晶に印加される。

液晶に駆動電圧が印加されると、液晶の配向や秩序が変化して、液晶を透過するバックライト４１からの光が変化する。この変化した光がカラーフィルタを透過することで、階調表示が行われる。

なお、液晶に印加される駆動電圧は、蓄積容量５３により、画像電圧が書き込まれる期間よりも３桁も長い期間に亘って保持される。

図４は、制御回路３０のブロック図である。

制御回路３０は、３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）に対応して、３２０個の単位制御回路Ｐ（Ｐ１〜Ｐ３２０）を備える。各単位制御回路Ｐには、電圧ＶＣＯＭＬと、電圧ＶＣＯＭＨと、電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択する極性制御信号ＰＯＬと、が供給される。

単位制御回路Ｐは、極性制御信号ＰＯＬを保持するラッチ回路Ｑと、極性制御信号ＰＯＬに応じて電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択的に出力する選択回路Ｒと、を備える。ラッチ回路Ｑは、極性制御信号ＰＯＬを保持する方法から、２つに大別できる。１つは、１行目の走査線Ｙ１に対応して設けられたラッチ回路Ｑ１と、３２０行目の走査線Ｙ３２０に対応して設けられたラッチ回路Ｑ３２０と、である。もう１つは、上述のラッチ回路Ｑ１，Ｑ３２０を除くラッチ回路Ｑ２〜Ｑ３１９である。まず、ラッチ回路Ｑ２〜Ｑ３１９について、以下に説明する。

ｑ行目（ｑは、２≦ｑ≦３１９を満たす整数）の走査線Ｙｑに対応して設けられたラッチ回路Ｑｑは、否定論理和演算回路（以降、ＮＯＲ回路と呼ぶ）３１と、第１のインバータ３２と、第２のインバータ３３と、第１のクロックドインバータ３４と、第２のクロックドインバータ３５と、を備える。

ＮＯＲ回路３１の２つの入力端子には、それぞれ、（ｑ−１）行目の走査線Ｙ（ｑ−１）と、（ｑ＋１）行目の走査線Ｙ（ｑ＋１）と、が接続されている。ＮＯＲ回路３１の出力端子には、第１のインバータ３２の入力端子と、第１のクロックドインバータ３４の反転入力制御端子と、第２のクロックドインバータ３５の非反転入力制御端子と、が接続されている。

第１のインバータ３２の出力端子には、第１のクロックドインバータ３４の非反転入力制御端子と、第２のクロックドインバータ３５の反転入力制御端子と、が接続されている。

第１のクロックドインバータ３４の入力端子からは、極性制御信号ＰＯＬが入力される。第１のクロックドインバータ３４の出力端子には、第２のインバータ３３の入力端子が接続されている。

第２のクロックドインバータ３５の入力端子には、第２のインバータ３３の出力端子が接続され、第２のクロックドインバータ３５の出力端子には、第２のインバータ３３の入力端子が接続されている。

以上のラッチ回路Ｑｑは、以下のように動作する。

すなわち、走査線Ｙ（ｑ−１）と走査線Ｙ（ｐ＋１）とのうち少なくともいずれかに選択電圧が供給されると、ラッチ回路Ｑｑが備えるＮＯＲ回路３１は、Ｌレベルの信号を出力する。このＬレベルの信号は、第１のクロックドインバータ３４の反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｈレベルの信号として第１のクロックドインバータ３４の非反転入力端子に入力される。このため、第１のクロックドインバータ３４は、オン状態となり、極性制御信号ＰＯＬを反転して出力する。この第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬは、第２のインバータ３３により反転されて選択回路Ｒに出力される。

以上のように、走査線駆動回路により走査線Ｙ（ｑ−１）と走査線Ｙ（ｑ＋１）とのうち少なくともいずれかに選択電圧が供給されると、ラッチ回路Ｑｐは、極性制御信号ＰＯＬを取り込む。

一方、走査線Ｙ（ｑ−１）と走査線Ｙ（ｐ＋１）との両方に選択電圧が供給されないと、ラッチ回路Ｑｑが備えるＮＯＲ回路３１は、Ｈレベルの信号を出力する。このＨレベルの信号は、第２のクロックドインバータ３５の非反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｌレベルの信号として第２のクロックドインバータ３５の反転入力端子に入力される。このため、第２のクロックドインバータ３５は、オン状態となり、第２のインバータ３３から出力された極性制御信号ＰＯＬを反転して出力する。この第２のクロックドインバータ３５から反転して出力された極性制御信号ＰＯＬは、再度、第２のインバータ３３により入力される。

以上のように、走査線駆動回路により走査線Ｙ（ｑ−１）と走査線Ｙ（ｐ＋１）との両方に選択電圧が供給されないと、ラッチ回路Ｑｐは、既に取り込んでいる極性制御信号ＰＯＬを第２のインバータ３３および第２のクロックドインバータ３５により保持する。

次に、ラッチ回路Ｑ１，Ｑ３２０について、以下に説明する。

ラッチ回路Ｑ１，Ｑ３２０は、上述のラッチ回路Ｑｑと比べて、ＮＯＲ回路３１の代わりに、Ｌレベルの信号を出力する電圧ＶＬＬの低電位電源を備える。その他の構成は、上述のラッチ回路Ｑｑと同様である。

これらラッチ回路Ｑ１，Ｑ３２０は、以下のように動作する。

すなわち、電圧ＶＬＬの低電位電源からは、常にＬレベルの信号が出力される。このＬレベルの信号は、第１のクロックドインバータ３４の反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｈレベルの信号として第１のクロックドインバータ３４の非反転入力制御端子に入力される。このため、第１のクロックドインバータ３４は、常にオン状態となり、常に極性制御信号ＰＯＬを反転して出力する。この第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬは、第２のインバータ３３により反転されて選択回路Ｒに出力される。

以上のように、ラッチ回路Ｑ１，Ｑ３２０は、常に極性制御信号ＰＯＬを取り込む。

選択回路Ｒは、インバータ３６と、ＣＭＯＳトランジスタからなる第１のトランスファゲート３７と、ＣＭＯＳトランジスタからなる第２のトランスファゲート３８と、を備える。

インバータ３６の入力端子には、ラッチ回路Ｑが備える第２のインバータ３３の出力端子が接続され極性制御信号ＰＯＬが入力される。インバータ３６の出力端子には、第１のトランスファゲート３７の非反転入力制御端子と、第２のトランスファゲート３８の反転入力制御端子と、が接続されている。

第１のトランスファゲート３７の反転入力制御端子（ゲート端子）には、ラッチ回路Ｑが備える第２のインバータ３３の出力端子が接続され極性制御信号ＰＯＬが入力される。第１のトランスファゲート３７の出力端子（ドレイン端子）には、共通線Ｚが接続されている。

また、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第１のトランスファゲート３７の入力端子（ソース端子）からは、電圧ＶＣＯＭＨが入力される。一方、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第１のトランスファゲート３７の入力端子からは、電圧ＶＣＯＭＬが入力される。

第２のトランスファゲート３８の非反転入力制御端子には、ラッチ回路Ｑが備える第２のインバータ３３の出力端子が接続され極性制御信号ＰＯＬが入力される。第２のトランスファゲート３８の出力端子には、共通線Ｚが接続されている。

また、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第２のトランスファゲート３８の入力端子からは、電圧ＶＣＯＭＬが入力される。一方、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備える第２のトランスファゲート３８の入力端子からは、電圧ＶＣＯＭＨが入力される。

尚、電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、前記第１、第２のトランスファゲートの制御端子（ゲート端子）に入力される極性制御信号ＰＯＬの電位関係は、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）＞電圧ＶＣＯＭＨ＞電圧ＶＣＯＭＬ＞ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）、の関係を満足するように構成する。本実施形態では、前記各電圧の設定は、例えば、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）は後述する走査線Ｙの高い電圧ＶＧＨと同じ８Ｖ、ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）は後述する走査線Ｙの低い電圧ＶＧＬと同じ−４Ｖ、電圧ＶＣＯＭＨは４Ｖ、電圧ＶＣＯＭＬは０Ｖに設定している。

従って、前記第１、第２のトランスファゲートにおいて、ゲート−ソース間の電圧Ｖｇｓは最大８Ｖとなる。他方、ラッチ回路Ｑの第１のクロックドインバータ３４などの回路素子のゲート−ソース間の電圧Ｖｇｓは最大１２Ｖであるため、第１、第２のトランスファゲートのＬ長は、ラッチ回路Ｑを構成するトランジスタのＬ長よりも小さい値とすることができる。本実施形態では、ラッチ回路Ｑを構成するトランジスタのＬ長が６μｍ必要であったのに対して、選択回路Ｒの第１、第２のトランスファゲートのＬ長は４μｍと３分の２に低減することができた。

第１、第２のトランスファゲートのＬ長を短くすることができたので、第１、第２のトランスファゲートを低オン抵抗化することでき、クロストークの発生を低減することができる。また、回路の抵抗を下げる必要がなければ、第１、第２のトランスファゲートが低オン抵抗化されて、回路の抵抗が下がった分、配線を細くすることができるため、回路面積を低減することができる。また、Ｌ長を小さくすることにより、低オン抵抗化も実現することができ、低消費電力にも貢献することができる。

以上の選択回路Ｒは、以下のように動作する。

すなわち、ラッチ回路Ｑが備える第２のインバータ３３からＬレベルの極性制御信号ＰＯＬが出力されると、このＬレベルの極性制御信号ＰＯＬは、第１のトランスファゲート３７の反転入力制御端子に入力されるとともに、インバータ３６で反転され、Ｈレベルの極性制御信号ＰＯＬとして第１のトランスファゲート３７の非反転入力制御端子に入力される。このため、第１のトランスファゲート３７は、オン状態となる。

オン状態となった第１のトランスファゲート３７が、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＨを共通線Ｚに出力する。一方、オン状態となった第１のトランスファゲート３７が、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＬを共通線Ｚに出力する。

一方、ラッチ回路Ｑが備える第２のインバータ３３からＨレベルの極性制御信号ＰＯＬが出力されると、このＨレベルの極性制御信号ＰＯＬは、第２のトランスファゲート３８の非反転入力制御端子に入力されるとともに、インバータ３６で反転され、Ｌレベルの極性制御信号ＰＯＬとして第２のトランスファゲート３８の反転入力制御端子に入力される。このため、第２のトランスファゲート３８は、オン状態となる。

オン状態となった第２のトランスファゲート３８が、奇数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＬを共通線Ｚに出力する。一方、オン状態となった第２のトランスファゲート３８が、偶数行目の走査線Ｙに対応して設けられた選択回路Ｒが備えるものであれば、電圧ＶＣＯＭＨを共通線Ｚに出力する。

＜第１実施形態の選択回路Ｒの変形例＞
図５は、前記選択回路Ｒの変形例である選択回路ＲＡのブロック図であり、トランスファゲートに用いるスイッチング素子として単チャネルのスイッチングトランジスタを使用した例を示している。

選択回路ＲＡは、ＰｃｈのスイッチングトランジスタからなるＰｃｈトランスファゲートＲＰと、ＮｃｈのスイッチングトランジスタからなるＮｃｈトランスファゲートＲＮと、を備える。

ＰｃｈトランスファゲートＲＰの入力端子（ソース端子）には、電圧ＶＣＯＭＨが接続され、ＰｃｈトランスファゲートＲＰの制御端子（ゲート端子）には、ラッチ回路Ｑの出力端子が接続され極性制御信号ＰＯＬが入力される。ＰｃｈトランスファゲートＲＰの出力端子（ドレイン端子）には、共通線Ｚが接続されている。

ＰｃｈトランスファゲートＲＰの入力端子に電圧ＶＣＯＭＨを接続することで、ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＣＯＭＨを接続する場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。

ＮｃｈトランスファゲートＲＮの入力端子（ソース端子）には、電圧ＶＣＯＭＬが接続され、ＮｃｈトランスファゲートＲＮの制御端子（ゲート端子）には、ラッチ回路Ｑの出力端子が接続され極性制御信号ＰＯＬが入力される。ＮｃｈトランスファゲートＲＮの出力端子（ドレイン端子）には、共通線Ｚが接続されている。

ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＣＯＭＬを接続することで、ＰｃｈトランスファゲートＲＰを用いる場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。

尚、選択回路ＲＡを用いる場合には、偶数行目の走査線Ｙに対応して設けられたラッチ回路Ｑにおいて、第２のインバータ３３を削除して、第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬをそのままに出力するように構成することで、共通線Ｚに電圧ＶＣＯＭＨと電圧ＶＣＯＭＬを交互に出力することができる。

以上の選択回路ＲＡは、以下のように動作する。

すなわち、ラッチ回路ＱからＬレベルの極性制御信号ＰＯＬが出力されると、このＬレベルの極性制御信号ＰＯＬは、ＰｃｈトランスファゲートＲＰの制御端子に入力される。このため、ＰｃｈトランスファゲートＲＰは、オン状態となる。オン状態となったＰｃｈトランスファゲートＲＰは、電圧ＶＣＯＭＨを共通線Ｚに出力する。

一方、ラッチ回路ＱからＨレベルの極性制御信号ＰＯＬが出力されると、このＨレベルの極性制御信号ＰＯＬは、ＮｃｈトランスファゲートＲＮの制御端子に入力される。このため、ＮｃｈトランスファゲートＲＮは、オン状態となる。オン状態となったＮｃｈトランスファゲートＲＮは、電圧ＶＣＯＭＬを共通線Ｚに出力する。

このように選択回路ＲＡでは、トランスファゲートに用いるスイッチング素子を単チャネル化することにより、前記選択回路Ｒに用いられているようなＣＭＯＳスイッチング素子を用いる場合に比べて回路面積を小さくすることができる。また、高電位の電圧ＶＣＯＭＨにＰｃｈのスイッチング素子を接続し、低電位の電圧ＶＣＯＭＬにＮｃｈのスイッチング素子を接続する構成とし、夫々を排他的にオンするように構成したことにより、選択回路ＲＡは１本の制御信号のみでの駆動が可能となり、前記選択回路Ｒのようにインバータ３６を用いた反転信号を形成する必要が無いため、インバータ３６を削減できる。従って、一層の回路面積の削減を実現することができる。

尚、電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、前記第１、第２のトランスファゲートの制御端子（ゲート端子）に入力される極性制御信号ＰＯＬの電位関係は、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）＞電圧ＶＣＯＭＨ＞電圧ＶＣＯＭＬ＞ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）、の関係を満足するように構成する。

本実施形態では、前記各電圧の設定は、例えば、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）は後述する走査線Ｙの高い電圧ＶＧＨと同じ８Ｖ、ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）は後述する走査線Ｙの低い電圧ＶＧＬと同じ−４Ｖ、電圧ＶＣＯＭＨは４Ｖ、電圧ＶＣＯＭＬは０Ｖに設定している。

従って、前記第１、第２のトランスファゲートにおいて、ゲート−ソース間の電圧Ｖｇｓは最大８Ｖとなる。他方、ラッチ回路Ｑの第１のクロックドインバータ３４などの回路素子のゲート−ソース間の電圧Ｖｇｓは最大１２Ｖであるため、第１、第２のトランスファゲートのＬ長は、ラッチ回路Ｑを構成するトランジスタのＬ長よりも小さい値とすることができる。本実施形態では、ラッチ回路Ｑを構成するトランジスタのＬ長が６μｍ必要であったのに対して、選択回路Ｒの第１、第２のトランスファゲートのＬ長は４μｍと３分の２に低減することができた。

第１、第２のトランスファゲートのＬ長を短くすることができたので、第１、第２のトランスファゲートを低オン抵抗化することでき、クロストークの発生を低減することができる。また、回路の抵抗を下げる必要がなければ、第１、第２のトランスファゲートが低オン抵抗化されて、回路の抵抗が下がった分、配線を細くすることができるため、回路面積を低減することができる。また、Ｌ長を小さくすることにより、低オン抵抗化も実現することができ、低消費電力にも貢献することができる。

また、このような電位関係に構成することにより、トランスファゲートに用いるスイッチング素子を単チャネル化しても効率的な低オン抵抗化とスイッチング素子のオフリーク低減を実現することが出来る。更に好ましくは、電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、スイッチング素子のゲート電位としてゲート端子に印加する極性制御信号ＰＯＬの電位関係を、ゲートＨｉｇｈ電圧＞電圧ＶＣＯＭＨ−｜Ｐｃｈのトランスファゲートの閾値｜＞電圧ＶＣＯＭＬ＋｜Ｎｃｈのトランスファゲートの閾値｜＞ゲートＬｏｗ電圧、を満足するように構成することで、各スイッチング素子は閾値以下でオフできるため、オフリークを確実に防止することができる。

以上のラッチ回路Ｑおよび選択回路Ｒ（又は選択回路ＲＡ）を備えた制御回路３０の動作について、図５を用いて説明する。

図６は、制御回路３０のタイミングチャートである。

まず、時刻ｔ１において、極性制御信号ＰＯＬを電圧ＶＬＬとして、極性制御信号ＰＯＬをＬレベルとする。すると、単位制御回路Ｐ１，Ｐ３２０は、常に極性制御信号ＰＯＬを取り込むラッチ回路Ｑ１，Ｑ３２０により、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ３２０により、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ１，Ｒ３２０により、電圧ＶＣＯＭＨおよび電圧ＶＣＯＭＬをそれぞれ出力する。このため、単位制御回路Ｐ１に接続された共通線Ｚ１は、電圧ＶＣＯＭＨとなり、単位制御回路Ｐ３２０に接続された共通線Ｚ３２０は、電圧ＶＣＯＭＬとなる。

また、電圧ＶＧＨは、８Ｖであり、電圧ＶＧＬは、−４Ｖである。

次に、時刻ｔ２において、走査線駆動回路１０から１行目の走査線Ｙ１に選択電圧を供給して、走査線Ｙ１の電圧を電圧ＶＧＨとする。すると、走査線Ｙ１に隣接する走査線Ｙ２に対応して設けられた単位制御回路Ｐ２は、ラッチ回路Ｑ２により、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ２により、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ２により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＬとなる。

次に、時刻ｔ３において、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給するのを停止して、走査線Ｙ１の電圧を電圧ＶＧＬとする。

同時に、走査線駆動回路１０から２行目の走査線Ｙ２に選択電圧を供給して、走査線Ｙ２の電圧を電圧ＶＧＨとする。すると、走査線Ｙ２に隣接する走査線Ｙ３に対応して設けられた単位制御回路Ｐ３は、ラッチ回路Ｑ３により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ３により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＨとなる。

次に、時刻ｔ４において、走査線駆動回路１０から走査線Ｙ２に選択電圧を供給するのを停止して、走査線Ｙ２の電圧を電圧ＶＧＬとする。

同時に、走査線駆動回路１０から３行目の走査線Ｙ３に選択電圧を供給して、走査線Ｙ３の電圧を電圧ＶＧＨとする。すると、走査線Ｙ３に隣接する走査線Ｙ４に対応して設けられた単位制御回路Ｐ４は、ラッチ回路Ｑ４により、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ４により、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ４により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ４に接続された共通線Ｚ４は、電圧ＶＣＯＭＬとなる。

また、走査線Ｙ３に隣接する走査線Ｙ２に対応して設けられた単位制御回路Ｐ２は、ラッチ回路Ｑ２により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ２により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＬとなる。

次に、時刻ｔ５において、走査線駆動回路１０から走査線Ｙ３に選択電圧を供給するのを停止して、走査線Ｙ３の電圧を電圧ＶＧＬとする。

同時に、走査線駆動回路１０から４行目の走査線Ｙ４に選択電圧を供給して、走査線Ｙ４の電圧を電圧ＶＧＨとする。すると、走査線Ｙ４に隣接する走査線Ｙ５に対応して設けられた単位制御回路Ｐ５は、ラッチ回路Ｑ５により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ５により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ５に接続された共通線Ｚ５は、電圧ＶＣＯＭＨとなる。

また、走査線Ｙ４に隣接する走査線Ｙ３に対応して設けられた単位制御回路Ｐ３は、ラッチ回路Ｑ３により、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ３により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＨとなる。

以降、走査線駆動回路１０から奇数行目の走査線Ｙ（ただし、１行目の走査線Ｙ１を除く）に選択電圧を供給すると、時刻ｔ４のように動作し、偶数行目の走査線Ｙ（ただし、３２０行目の走査線Ｙ３２０を除く）に選択電圧を供給すると、時刻ｔ５のように動作する。

次に、時刻ｔ７において、走査線駆動回路１０から３２０行目の走査線Ｙ３２０に選択電圧を供給するのを停止して、走査線Ｙ３２０の電圧を電圧ＶＧＬとする。

同時に、極性制御信号ＰＯＬを電圧ＶＨＨとして、極性制御信号ＰＯＬをＨレベルとする。すると、単位制御回路Ｐ１，Ｐ３２０は、常に極性制御信号ＰＯＬを取り込むラッチ回路Ｑ１，Ｑ３２０により、Ｈレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ３２０により、Ｌレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ１，Ｒ３２０により、電圧ＶＣＯＭＬおよび電圧ＶＣＯＭＨをそれぞれ出力する。このため、単位制御回路Ｐ１に接続された共通線Ｚ１は、電圧ＶＣＯＭＬとなり、単位制御回路Ｐ３２０に接続された共通線Ｚ３２０は、電圧ＶＣＯＭＨとなる。

次に、時刻ｔ８において、時刻ｔ２と同様に、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給して、走査線Ｙ１の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ２は、電圧ＶＣＯＭＨを出力するので、この単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＨとなる。

次に、時刻ｔ９において、時刻ｔ３と同様に、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給するのを停止して、走査線Ｙ１の電圧を電圧ＶＧＬとする。

同時に、時刻ｔ３と同様に、走査線駆動回路１０から走査線Ｙ２に選択電圧を供給して、走査線Ｙ２の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ３は、電圧ＶＣＯＭＬを出力するので、この単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＬとなる。

次に、時刻ｔ１０において、時刻ｔ４と同様に、走査線駆動回路１０から走査線Ｙ２に選択電圧を供給するのを停止して、走査線Ｙ２の電圧を電圧ＶＧＬとする。

同時に、時刻ｔ４と同様に、走査線駆動回路１０から走査線Ｙ３に選択電圧を供給して、走査線Ｙ３の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ４は、電圧ＶＣＯＭＨを出力するので、この単位制御回路Ｐ４に接続された共通線Ｚ４は、電圧ＶＣＯＭＨとなる。

また、時刻ｔ４と同様に、単位制御回路Ｐ２は、電圧ＶＣＯＭＨを出力するので、この単位制御回路Ｐ２に接続された共通線Ｚ２は、電圧ＶＣＯＭＨとなる。

次に、時刻ｔ１１において、時刻ｔ５と同様に、走査線駆動回路１０から走査線Ｙ３に選択電圧を供給するのを停止して、走査線Ｙ３の電圧を電圧ＶＧＬとする。

同時に、時刻ｔ５と同様に、走査線駆動回路１０から走査線Ｙ４に選択電圧を供給して、走査線Ｙ４の電圧を電圧ＶＧＨとする。すると、単位制御回路Ｐ５は、電圧ＶＣＯＭＬを出力するので、この単位制御回路Ｐ５に接続された共通線Ｚ５は、電圧ＶＣＯＭＬとなる。

また、時刻ｔ５と同様に、単位制御回路Ｐ３は、電圧ＶＣＯＭＬを出力するので、この単位制御回路Ｐ３に接続された共通線Ｚ３は、電圧ＶＣＯＭＬとなる。

以降、走査線駆動回路１０から奇数行目の走査線Ｙ（ただし、走査線Ｙ１を除く）に選択電圧を供給すると、時刻ｔ１０のように動作し、偶数行目の走査線Ｙ（ただし、走査線Ｙ３２０を除く）に選択電圧を供給すると、時刻ｔ１１のように動作する。

以上の制御回路３０を備えた液晶装置１の動作について、図７、図８を用いて説明する。
図７は、液晶装置１の正極性書込時のタイミングチャートである。図８は、液晶装置１の負極性書込時のタイミングチャートである。

図７、図８において、ＧＡＴＥ（ｒ）は、３２０行の走査線Ｙのうちｒ行目（ｒは、１≦ｒ≦３２０を満たす整数）の走査線Ｙｒの電圧であり、ＳＯＵＲＣＥ（ｓ）は、２４０列のデータ線Ｘのうちｓ列目（ｓは、１≦ｓ≦２４０を満たす整数）のデータ線Ｘｓの電圧である。また、ＰＩＸ（ｒ，ｓ）は、ｒ行目の走査線Ｙｒと、ｓ列目のデータ線Ｘｓと、の交差に対応して設けられたｒ行ｓ列目の画素５０が備える画素電極５５の電圧である。また、ＶＣＯＭ（ｒ）は、ｒ行目の共通線Ｚｒに接続された共通電極５６の電圧である。

まず、液晶装置１の正極性書込時について、図７を用いて説明する。

時刻ｔ２１において、制御回路３０により、共通線Ｚｒに電圧ＶＣＯＭＬを供給する。すると、共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）は、徐々に低下して、時刻ｔ２２では、電圧ＶＣＯＭＬとなる。

共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）が低下すると、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、電圧ＶＣＯＭ（ｒ）と電圧ＰＩＸ（ｒ，ｓ）との電位差を保つように低下する。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に低下して、時刻ｔ２２では、電圧ＶＰ１となる。

時刻ｔ２３において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、上昇して、時刻ｔ２４では、電圧ＶＧＨとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオン状態となる。

時刻ｔ２５において、データ線駆動回路２０により、データ線Ｘｓに正極性の画像信号を供給する。すると、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、徐々に上昇して、時刻ｔ２６では、電圧ＶＰ３となる。

データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、正極性の画像信号に基づく画像電圧として、走査線Ｙｒに接続されたオン状態のＴＦＴ５１を介して、ｒ行ｓ列目の画素５０が備える画素電極５５に書き込まれる。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に上昇して、時刻ｔ２６では、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）と同電位である電圧ＶＰ３となる。

時刻ｔ２７において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給するのを停止する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、低下して、時刻ｔ２８では、電圧ＶＧＬとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオフ状態となる。

次に、液晶装置１の負極性書込時について、図８を用いて説明する。

時刻ｔ３１において、制御回路３０により、共通線Ｚｒに電圧ＶＣＯＭＨを供給する。すると、共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）は、徐々に上昇して、時刻ｔ３２では、電圧ＶＣＯＭＨとなる。

共通線Ｚｒに接続された共通電極５６の電圧ＶＣＯＭ（ｒ）が上昇すると、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、電圧ＶＣＯＭ（ｒ）と電圧ＰＩＸ（ｒ，ｓ）との電位差を保つように上昇する。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に上昇して、時刻ｔ３２では、電圧ＶＰ６となる。

時刻ｔ３３において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、上昇して、時刻ｔ３４では、電圧ＶＧＨとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオン状態となる。

時刻ｔ３５において、データ線駆動回路２０により、データ線Ｘｓに負極性の画像信号を供給する。すると、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、徐々に低下して、時刻ｔ３６では、電圧ＶＰ４となる。

データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）は、負極性の画像信号に基づく画像電圧として、走査線Ｙｒに接続されたオン状態のＴＦＴ５１を介して、ｒ行ｓ列目の画素５０が備える画素電極５５に書き込まれる。このため、ｒ行ｓ列目の画素５０が備える画素電極５５の電圧ＰＩＸ（ｒ，ｓ）は、徐々に低下して、時刻ｔ３６では、データ線Ｘｓの電圧ＳＯＵＲＣＥ（ｓ）と同電位である電圧ＶＰ４となる。

時刻ｔ３７において、走査線駆動回路１０により、走査線Ｙｒに選択電圧を供給するのを停止する。すると、走査線Ｙｒの電圧ＧＡＴＥ（ｒ）は、低下して、時刻ｔ３８では、電圧ＶＧＬとなる。これにより、走査線Ｙｒに接続されたＴＦＴ５１が全てオフ状態となる。

本実施形態によれば、以下のような効果がある。

（１）電圧ＶＣＯＭＬを共通線Ｚに供給して、共通電極５６の電圧を電圧ＶＣＯＭＬとした後に、正極性の画像信号をデータ線Ｘに供給して、正極性の画像電圧を画素電極５５に書き込んだ。また、電圧ＶＣＯＭＨを共通線Ｚに供給して、共通電極５６の電圧を電圧ＶＣＯＭＨとした後に、負極性の画像信号をデータ線Ｘに供給して、負極性の画像電圧を画素電極５５に書き込んだ。このため、上述した従来例のように、蓄積容量５３と画素容量５４との間で電荷が移動しないので、蓄積容量５３に特性ばらつきが発生しても、画素電極５５の電圧にばらつきが生じない。よって、表示品位の低下を抑制できる。

（２）共通電極５６の電圧ＶＣＯＭ（ｒ）を電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨに変動させた。したがって、蓄積容量５３の一方の電極（補助容量電極）の電圧を、共通電極５６と同様に変動させることができるので、蓄積容量５３を画素容量５４と一体に形成できる。よって、液晶を挟持する一対の基板として、素子基板６０および対向基板７０のうち素子基板６０に、画素容量５４を構成する画素電極５５および共通電極５６を備える液晶装置１により、本発明の液晶装置を構成できる。

（３）１水平ラインごとに共通電極５６を分割した。そして、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを１水平ラインごとに交互に共通電極５６に供給するとともに、これら共通電極５６の電圧に対応して、正極性の画像信号と、負極性の画像信号とを、１水平ラインごとに交互に各データ線Ｘに供給した。このため、１フレーム内に正極性書込を行った画素５０と負極性書込を行った画素５０とを混在させ、これら画素５０の間でフリッカを相殺させることができるので、表示品位の低下をさらに抑制できる。

（４）制御回路３０に、３２０行の走査線Ｙ（Ｙ１〜Ｙ３２０）に対応して、３２０個の単位制御回路Ｐ（Ｐ１〜Ｐ３２０）を設け、各単位制御回路Ｐに、ラッチ回路Ｑおよび選択回路Ｒを設けた。よって、制御回路３０により、電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを選択的に共通電極５６に供給できる。

（５）単位制御回路Ｐに対応する走査線Ｙに隣接する走査線Ｙに選択電圧が供給されると、ラッチ回路Ｑにより、極性制御信号を保持した。このため、複数の単位制御回路Ｐには、走査線駆動回路１０により複数の走査線Ｙに順次供給される選択電圧に基づいて、極性制御信号が順次保持される。このため、制御回路３０は、複数の単位制御回路Ｐに順次極性制御信号を転送するために、シフトレジスタ回路といった順次転送回路を必要としないので、消費電力を低減できる。

（６）ラッチ回路Ｑ１，Ｑ３２０により、常に極性制御信号ＰＯＬを取り込むとともに、ラッチ回路Ｑ２〜Ｑ３１９により、隣接する２つの走査線Ｙのうち少なくともいずれかに選択電圧が供給されると、極性制御信号を取り込んだ。このため、走査線駆動回路１０により走査線Ｙ１から走査線Ｙ３２０の順に選択される場合だけでなく、走査線駆動回路１０により走査線Ｙ３２０から走査線Ｙ１の順に選択される場合でも、制御回路３０は、複数の単位制御回路Ｐに順次極性制御信号を転送できる。

（７）電圧ＶＣＯＭＨと電圧ＶＣＯＭＬと、前記第１、第２のトランスファゲートの制御端子（ゲート端子）に入力される極性制御信号ＰＯＬの電位関係を、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）＞電圧ＶＣＯＭＨ＞電圧ＶＣＯＭＬ＞ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）、の関係を満足するように構成した。このため、前記第１、第２のトランスファゲートにおいて、ゲート−ソース間の電圧Ｖｇｓは最大８Ｖとなり、他方、ラッチ回路Ｑの第１のクロックドインバータ３４などの回路素子のゲート−ソース間の電圧Ｖｇｓは最大１２Ｖとなる。したがって、第１、第２のトランスファゲートのＬ長は、ラッチ回路Ｑを構成するトランジスタのＬ長よりも小さい値とすることができる。第１、第２のトランスファゲートのＬ長を短くすることができたので、第１、第２のトランスファゲートを低オン抵抗化することでき、クロストークの発生を低減することができる。また、回路の抵抗を下げる必要がなければ、第１、第２のトランスファゲートが低オン抵抗化されて、回路の抵抗が下がった分、配線を細くすることができるため、回路面積を低減することができる。また、Ｌ長を小さくすることにより、低オン抵抗化も実現することができ、低消費電力にも貢献することができる。

＜第２実施形態：ＣＯＭ分割駆動の例＞
図９は、本発明の第２実施形態に係る制御回路３０Ａのブロック図である。

本実施形態では、１行目の走査線Ｙ１に対応して設けられたラッチ回路Ｑ１Ａと、３２０行目の走査線Ｙ３２０に対応して設けられたラッチ回路Ｑ３２０Ａと、の構成が、第１実施形態のラッチ回路Ｑ１，Ｑ３２０とは異なる。その他の構成については、第１実施形態と同様であり、説明を省略する。

尚、選択回路Ｒに代えて、選択回路ＲＡを用いることもできる。この場合には、第１実施形態の変形例での説明と同様に、偶数行目の走査線Ｙに対応して設けられたラッチ回路Ｑにおいて、第２のインバータ３３を削除して、第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬをそのままに出力するように構成することで、共通線Ｚに電圧ＶＣＯＭＨと電圧ＶＣＯＭＬを交互に出力するように構成するとよい。

ラッチ回路Ｑ１Ａ，Ｑ３２０Ａは、それぞれ、第１のインバータ３２と、第２のインバータ３３と、第１のクロックドインバータ３４と、第２のクロックドインバータ３５と、第３のインバータ３９と、を備える。

ラッチ回路Ｑ１Ａが備える第３のインバータ３９の入力端子には、走査線Ｙ１が接続され、ラッチ回路Ｑ３２０Ａが備える第３のインバータ３９の入力端子には、走査線Ｙ３２０が接続されている。これら第３のインバータ３９の出力端子には、第１のインバータ３２の入力端子と、第１のクロックドインバータ３４の反転入力制御端子と、第２のクロックドインバータ３５の非反転入力制御端子と、が接続されている。

このラッチ回路Ｑ１Ａは、以下のように動作する。

すなわち、走査線Ｙ１に選択電圧が供給されると、ラッチ回路Ｑ１Ａが備える第３のインバータ３９は、Ｌレベルの信号を出力する。このＬレベルの信号は、第１のクロックドインバータ３４の反転入力制御端子に入力されるとともに、第１のインバータ３２で反転され、Ｈレベルの信号として第１のクロックドインバータ３４の非反転入力端子に入力される。このため、第１のクロックドインバータ３４は、オン状態となり、極性制御信号ＰＯＬを反転して出力する。この第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬは、第２のインバータ３３により反転されて出力される。

また、ラッチ回路Ｑ３２０Ａは、走査線Ｙ３２０に選択電圧が供給されると、上述のラッチ回路Ｑ１Ａと同様に（ただし、選択回路ＲＡを用いる場合は、第１のクロックドインバータ３４から反転して出力された極性制御信号ＰＯＬをそのまま出力するように）動作する。

以上のように、走査線駆動回路１０により走査線Ｙ１に選択電圧が供給されると、ラッチ回路Ｑ１Ａは、極性制御信号ＰＯＬを取り込み、走査線駆動回路１０により走査線Ｙ３２０に選択電圧が供給されると、ラッチ回路Ｑ３２０Ａは、極性制御信号ＰＯＬを取り込む。

図１０は、制御回路３０Ａのタイミングチャートである。

図１０に示す制御回路３０Ａのタイミングチャートでは、図６に示した第１実施形態の制御回路３０のタイミングチャートと比べて、共通線Ｚ１，Ｚ３２０の電圧が変動するタイミングが異なる。

共通線Ｚ１は、走査線駆動回路１０から走査線Ｙ１に選択電圧を供給すると同時に、電圧が反転する。

具体的には、時刻ｔ４１において、走査線駆動回路１０から走査線Ｙ１に選択電圧が供給されると同時に、単位制御回路Ｐ１Ａは、ラッチ回路Ｑ１Ａにより、Ｌレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ１により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ１Ａに接続された共通線Ｚ１は、電圧ＶＣＯＭＨとなる。また、時刻ｔ４４において、走査線駆動回路１０から走査線Ｙ１に選択電圧が供給されると同時に、単位制御回路Ｐ１Ａは、ラッチ回路Ｑ１Ａにより、Ｈレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ１により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ１Ａに接続された共通線Ｚ１は、電圧ＶＣＯＭＬとなる。

また、共通線Ｚ３２０は、共通線Ｚ１と同様に、走査線駆動回路１０から走査線Ｙ３２０に選択電圧が供給されると同時に、電圧の極性が反転する。

具体的には、時刻ｔ４３において、走査線駆動回路１０から走査線Ｙ３２０に選択電圧が供給されると同時に、単位制御回路Ｐ３２０Ａは、ラッチ回路Ｑ３２０Ａにより、Ｌレベルの極性制御信号ＰＯＬ（選択回路ＲＡを用いる場合は、ラッチ回路Ｑ３２０Ａにより、Ｈレベルの極性制御信号ＰＯＬ）を取り込んで、選択回路Ｒ３２０により、電圧ＶＣＯＭＬを出力する。このため、単位制御回路Ｐ３２０Ａに接続された共通線Ｚ３２０は、電圧ＶＣＯＭＬとなる。

また、時刻ｔ４４において、走査線駆動回路１０から走査線Ｙ３２０に選択電圧が供給されると同時に、単位制御回路Ｐ３２０Ａは、ラッチ回路Ｑ３２０Ａにより、Ｈレベルの極性制御信号ＰＯＬを取り込んで、選択回路Ｒ３２０により、電圧ＶＣＯＭＨを出力する。このため、単位制御回路Ｐ３２０Ａに接続された共通線Ｚ３２０は、電圧ＶＣＯＭＨとなる。

本実施形態によれば、以下のような効果がある。

（８）図２に示したように、共通電極５６は、１水平ラインごとに分割されている。このため、共通電極５６の電圧が隣接する１水平ラインごとに異なると、これらの間で電界が発生して、液晶の配向や秩序が微妙に変化する場合がある。特に、第１実施形態では、図６で示したように、時刻ｔ６〜ｔ７の期間において、共通線Ｚ３１９の電圧は、電圧ＶＣＯＭＨであり、共通線Ｚ３２０の電圧は、電圧ＶＣＯＭＬである。ここで、時刻ｔ６〜ｔ７の期間は、走査線駆動回路１０により走査線Ｙを選択する期間の３倍の期間に相当する。このため、時刻ｔ６〜ｔ７の期間において、共通線Ｚ３１９に接続された共通電極５６と、共通線Ｚ３２０に接続された共通電極５６と、の間で電界が発生して、液晶の配向や秩序が大きく変化する場合があった。

そこで、走査線Ｙ３２０に選択電圧が供給されると同時に、共通線Ｚ３２０の電圧の極性を反転させ、共通線Ｚ３１９の電圧と、共通線Ｚ３２０の電圧と、が異なる期間を時刻ｔ４２〜ｔ４３の期間とした。ここで、時刻ｔ４２〜ｔ４３の期間は、走査線駆動回路１０により走査線Ｙを選択する期間の２倍の期間に相当するので、第１実施形態と比べて、共通線Ｚ３１９の電圧と、共通線Ｚ３２０の電圧と、が異なる期間が短い。このため、第１実施形態と比べて、共通線Ｚ３１９に接続された共通電極５６と、共通線Ｚ３２０に接続された共通電極５６と、の間で電界が発生して、液晶の配向や秩序が変化するのを抑制できる。

＜第３実施形態：ＣＯＭ分割駆動の例＞
図１１は、本発明の第３実施形態に係る画素５０Ａの拡大平面図である。

本実施形態では、画素５０Ａが補助共通線ＺＡおよびコンタクト部５８を備える点が、第１実施形態の画素５０とは異なる。その他の構成については、第１実施形態と同様であり、説明を省略する。

補助共通線ＺＡは、導電性の金属からなり、１水平ラインごとに分割して設けられた共通電極５６に対応して設けられている。この補助共通線ＺＡは、走査線Ｙに沿って形成されている。

コンタクト部５８は、導電性の金属からなり、領域５８１において、補助共通線ＺＡと接続され、領域５８２において、共通電極５６および共通線Ｚに接続されている。

本実施形態によれば、以下のような効果がある。

（９）１水平ラインごとに分割して設けられた共通電極５６に対応して導電性の金属からなる補助共通線ＺＡを設け、導電性の金属からなるコンタクト部５８を介して、共通電極５６および共通線Ｚと、補助共通線ＺＡと、を接続した。よって、共通電極５６および共通線Ｚの時定数を小さくできる。

＜第４実施形態：ＳＳＬ駆動の例＞
図１２は、本発明の第４実施形態に係る容量線の電圧を変動させるＳＳＬ駆動を採用した縦電界方式の液晶装置１’のブロック図である。

液晶装置１’は、液晶パネルＡＡ’と、液晶パネルＡＡ’に対向配置されて光を出射するバックライト４１’と、を備える。この液晶装置１’は、バックライト４１’からの光を利用して、透過型の表示を行う。

液晶パネルＡＡ’は、複数の画素５０’を有する表示領域Ａ’と、この表示領域Ａ’の周辺に設けられて画素５０’を駆動する走査線駆動回路１０’、データ線駆動回路２０’、および制御回路３０’を備える。

バックライト４１’は、液晶パネルＡＡ’の裏面に設けられ、例えば、冷陰極蛍光管（ＣＣＦＬ）やＬＥＤ（発光ダイオード）、あるいはエレクトロルミネッセンス（ＥＬ）で構成されて、液晶パネルＡＡ’の画素５０’に光を供給する。

以下、液晶パネルＡＡ’の構成について詳述する。

液晶パネルＡＡ’は、所定間隔おきに交互に設けられた３２０行の走査線Ｙ’（Ｙ’１〜Ｙ’３２０）および３２０行の共通線Ｚ’（Ｚ’１〜Ｚ’３２０）と、これら走査線Ｙ’（Ｙ’１〜Ｙ’３２０）および補助容量線ＳＣ（ＳＣ１〜ＳＣ３２０）に交差するように設けられた２４０列のデータ線Ｘ’（Ｘ’１〜Ｘ’２４０）と、を備える。各走査線Ｙ’および各データ線Ｘ’の交差部分には、画素５０’が設けられている。

画素５０’は、ＴＦＴ５１’、画素電極５５’、この画素電極５５’に対向して設けられた共通電極５６’、および、一方の電極（補助容量電極５７’）が補助容量線ＳＣに接続され他方の電極が画素電極５５’若しくは画素電極５５’に接続された電極層に接続された補助容量としての蓄積容量５３’で構成される。画素電極５５’および共通電極５６’は、画素容量５４’を構成する。液晶パネルＡＡ’は、各種素子や画素電極５５’等が形成された素子基板と、共通電極５６’が形成された対向基板とが、液晶を挟んで互いに電極形成面が対向するように貼り合わせされた構成となっている。

共通電極５６’は、対向基板のほぼ全面に形成されている。尚、走査線Ｙ’に対応して、１水平ラインごとに分割された構成としてもよい。この場合、１水平ラインごとに分割された複数の共通電極５６’は、共通線Ｚ’で接続される。

ＴＦＴ５１’のゲートには、走査線Ｙ’が接続され、ＴＦＴ５１’のソースには、データ線Ｘ’が接続され、ＴＦＴ５１’のドレインには、画素電極５５’および蓄積容量５３’の他方の電極が接続されている。したがって、このＴＦＴ５１’は、走査線Ｙ’から選択電圧が印加されるとオン状態となり、データ線Ｘ’と画素電極５５’および蓄積容量５３’の他方の電極とを導通状態とする。

走査線駆動回路１０’は、シフトレジスタおよび出力制御回路、バッファ回路を備え、ＴＦＴ５１’をオン状態にする選択電圧を複数の走査線Ｙ’に順次供給する。例えば、ある走査線Ｙ’に選択電圧を供給すると、この走査線Ｙ’に接続されたＴＦＴ５１’が全てオン状態となり、この走査線Ｙ’に係る画素５０’が全て選択される。

データ線駆動回路２０’は、画像信号をデータ線Ｘ’に供給し、オン状態のＴＦＴ５１’を介して、この画像信号に基づく画像電圧を画素電極５５’に書き込む。

ここで、データ線駆動回路２０’は、共通電極５６’の電圧よりも電位の高い正極性の画像信号をデータ線Ｘ’に供給して、この正極性の画像信号に基づく画像電圧を画素電極５５’に書き込む正極性書込と、共通電極５６’の電圧よりも電位の低い負極性の画像信号をデータ線Ｘ’に供給して、この負極性の画像信号に基づく画像電圧を画素電極５５’に書き込む負極性書込と、を１水平ラインごとに交互に行う。

制御回路３０’は、第１電圧としての電圧ＶＳＴＬと、この電圧ＶＳＴＬよりも電位の高い第２電圧としての電圧ＶＳＴＨと、を交互に補助容量線ＳＣに供給する。

制御回路３０’は、３２０行の走査線Ｙ’（Ｙ’１〜Ｙ’３２０）に対応して、３２０個の単位制御回路Ｐ’（Ｐ’１〜Ｐ’３２０）を備える。各単位制御回路Ｐ’には、電圧ＶＳＴＬと、電圧ＶＳＴＨと、電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択する極性制御信号ＰＯＬと、が供給される。

単位制御回路Ｐ’は、極性制御信号ＰＯＬを保持するラッチ回路Ｑ’と、極性制御信号に応じて電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択的に出力する選択回路Ｒ’と、を備える。

図１３は、選択回路Ｒ’の回路構成を示すブロック図であり、トランスファゲートに用いるスイッチング素子として単チャネルのスイッチングトランジスタを使用した例を示している。

選択回路Ｒ’は、ＰｃｈのスイッチングトランジスタからなるＰｃｈトランスファゲートＲＰ’と、ＮｃｈのスイッチングトランジスタからなるＮｃｈトランスファゲートＲＮ’と、を備える。

ＰｃｈトランスファゲートＲＰ’の入力端子（ソース端子）には、電圧ＶＳＴＨが接続され、ＰｃｈトランスファゲートＲＰ’の制御端子（ゲート端子）には、ラッチ回路Ｑ’の出力端子が接続され極性制御信号ＰＯＬが入力される。ＰｃｈトランスファゲートＲＰ’の出力端子（ドレイン端子）には、補助容量線ＳＣが接続されている。

ＰｃｈトランスファゲートＲＰの入力端子に電圧ＶＳＴＨを接続することで、ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＳＴＨを接続する場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。

ＮｃｈトランスファゲートＲＮ’の入力端子（ソース端子）には、電圧ＶＳＴＬが接続され、ＮｃｈトランスファゲートＲＮ’の制御端子（ゲート端子）には、ラッチ回路Ｑ’の出力端子が接続され極性制御信号ＰＯＬが入力される。ＮｃｈトランスファゲートＲＮ’の出力端子には、補助容量線ＳＣが接続されている。

ＮｃｈトランスファゲートＲＮの入力端子に電圧ＶＳＴＬを接続することで、ＰｃｈトランスファゲートＲＰを用いる場合よりもゲート−ソース間の電圧ＶＧＳを大きくすることができるため、動作良好で、更に、低オン抵抗化とオフリークの低減も実現することができる。

以上の選択回路Ｒ’は、以下のように動作する。

すなわち、ラッチ回路Ｑ’からＬレベルの極性制御信号ＰＯＬが出力されると、このＬレベルの極性制御信号ＰＯＬは、ＰｃｈトランスファゲートＲＰ’の制御端子に入力される。このため、ＰｃｈトランスファゲートＲＰ’は、オン状態となる。オン状態となったＰｃｈトランスファゲートＲＰ’は、電圧ＶＳＴＨを補助容量線ＳＣに出力する。

一方、ラッチ回路Ｑ’からＨレベルの極性制御信号ＰＯＬが出力されると、このＨレベルの極性制御信号ＰＯＬは、ＮｃｈトランスファゲートＲＮ’の制御端子に入力される。このため、ＮｃｈトランスファゲートＲＮ’は、オン状態となる。オン状態となったＮｃｈトランスファゲートＲＮ’は、電圧ＶＳＴＬを補助容量線ＳＣに出力する。

このように選択回路Ｒ’では、トランスファゲートに用いるスイッチング素子を単チャネル化することにより、選択回路ＲにＣＭＯＳスイッチング素子を用いる場合に比べて回路面積を小さくすることができる。また、高電位の電圧ＶＳＴＨにＰｃｈのスイッチング素子を接続し、低電位の電圧ＶＳＴＬにＮｃｈのスイッチング素子を接続する構成とし、夫々を排他的にオンするように構成したことにより、選択回路Ｒ’は１本の制御信号のみでの駆動が可能となり、ＣＭＯＳスイッチング素子を用いる場合に必要なインバータ回路が必要ないため、一層の回路面積の削減を実現することができる。

尚、電圧ＶＳＴＨと電圧ＶＳＴＬと、前記第１、第２のトランスファゲートの制御端子（ゲート端子）に入力される極性制御信号ＰＯＬの電位関係は、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）＞電圧ＶＳＴＨ＞電圧ＶＳＴＬ＞ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）、の関係を満足するように構成する。

本実施形態では、前記各電圧の設定は、例えば、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）は後述する走査線Ｙの高い電圧ＶＧＨと同じ８Ｖ、ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）は後述する走査線Ｙの低い電圧ＶＧＬと同じ−４Ｖ、電圧ＶＳＴＨは４Ｖ、電圧ＶＳＴＬは０Ｖに設定している。

従って、前記第１、第２のトランスファゲートにおいて、ゲート−ソース間の電圧Ｖｇｓは最大８Ｖとなる。他方、ラッチ回路Ｑ’の第１のクロックドインバータ３４などの回路素子のゲート−ソース間の電圧Ｖｇｓは最大１２Ｖであるため、第１、第２のトランスファゲートのＬ長は、ラッチ回路Ｑ’を構成するトランジスタのＬ長よりも小さい値とすることができる。本実施形態では、ラッチ回路Ｑ’を構成するトランジスタのＬ長が６μｍ必要であったのに対して、選択回路Ｒ’の第１、第２のトランスファゲートのＬ長は４μｍと３分の２に低減することができた。

第１、第２のトランスファゲートのＬ長を短くすることができたので、第１、第２のトランスファゲートを低オン抵抗化することでき、クロストークの発生を低減することができる。また、回路の抵抗を下げる必要がなければ、第１、第２のトランスファゲートが低オン抵抗化されて、回路の抵抗が下がった分、配線を細くすることができるため、回路面積を低減することができる。また、Ｌ長を小さくすることにより、低オン抵抗化も実現することができ、低消費電力にも貢献することができる。また、このような電圧関係に構成することにより、トランスファゲートに用いるスイッチング素子を単チャネル化しても効率的な低オン抵抗化とスイッチング素子のオフリーク低減を実現することが出来る。

更に好ましくは、電圧ＶＳＴＨと電圧ＶＳＴＬと、スイッチング素子のゲート電圧としてゲート端子に印加する極性制御信号ＰＯＬの電位関係を、ゲートＨｉｇｈ電圧＞電圧ＶＳＴＨ−｜Ｐｃｈのトランスファゲートの閾値｜＞電圧ＶＳＴＬ＋｜Ｎｃｈのトランスファゲートの閾値｜＞ゲートＬｏｗ電圧、を満足するように構成することで、各スイッチング素子は閾値以下でオフできるため、オフリークを確実に防止することができる。

尚、各電圧の設定は、例えば、ゲートＨｉｇｈ電圧（極性制御信号ＰＯＬの高電位）は後述する電圧ＶＧＨと同じ８Ｖ、ゲートＬｏｗ電圧（極性制御信号ＰＯＬの低電位）は後述する電圧ＶＧＬと同じ−４Ｖ、電圧ＶＳＴＨは４Ｖ、電圧ＶＳＴＬは０Ｖに設定される。

以上のような液晶装置１’は、以下のように動作する。

走査線駆動回路１０’から３２０行の走査線Ｙ’（Ｙ’１〜Ｙ’３２０）に選択電圧を順次供給することで、各走査線Ｙ’に接続された全てのＴＦＴ５１’を順次オン状態にして、各走査線Ｙ’に係る全ての画素５０’を順次選択する。

次に、これら画素５０’の選択に同期して、データ線駆動回路２０’からデータ線Ｘ’に、正極性の画像信号と、負極性の画像信号と、１水平ラインごとに交互に供給する。

次に、制御回路３０’から補助容量線ＳＣに電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択的に供給する。具体的には、３２０行の走査線Ｙ’のうち、選択した走査線Ｙ’に係る画素５０’に正極性の画像信号を供給した場合には、選択した画素５０’に係る補助容量線ＳＣｐに電圧ＶＳＴＨを供給する。一方、３２０行の走査線Ｙ’のうち、選択した走査線Ｙ’に係る画素５０’に負極性の画像信号を供給した場合には、選択した画素５０’に係る補助容量線ＳＣｐに電圧ＶＳＴＬを供給する。

すなわち、画素５０’に供給した画素信号の極性に応じて、制御回路３０’から補助容量線ＳＣに電圧ＶＳＴＬまたは電圧ＶＳＴＨのいずれかを選択的に供給する。

各補助容量線ＳＣには、１フレーム期間ごとに、電圧ＶＳＴＬと電圧ＶＳＴＨとを交互に供給する。例えば、ある１フレーム期間において、ｐ行目の補助容量線ＳＣｐ（ｐは、１≦ｐ≦３２０を満たす整数）に電圧ＶＳＴＬを供給した場合、次の１フレーム期間では、補助容量線ＳＣｐに電圧ＶＳＴＨを供給する。一方、ある１フレーム期間において、補助容量線ＳＣｐに電圧ＶＳＴＨを供給した場合、次の１フレーム期間では、補助容量線ＳＣｐに電圧ＶＳＴＬを供給する。

また、隣接する補助容量線ＳＣには、互いに異なる電圧を供給する。例えば、ある１フレーム期間において、補助容量線ＳＣｐに電圧ＶＳＴＬを供給した場合、同一の１フレーム期間において、（ｐ−１）行目の補助容量線ＳＣ（ｐ−１）と、（ｐ＋１）行目の補助容量線ＳＣ（ｐ＋１）と、に電圧ＶＳＴＨを供給する。一方、ある１フレーム期間において、補助容量線ＳＣｐに電圧ＶＳＴＨを供給した場合、同一の１フレーム期間において、補助容量線ＳＣ（ｐ−１）と補助容量線ＳＣ（ｐ＋１）とに電圧ＶＳＴＬを供給する。

このように、正極性の画像電圧を画素電極５５’に書き込んだ後に、補助容量線ＳＣの電圧を上昇させる。このため、画素電極５５’の電圧は、正極性の画像電圧により上昇した電圧と、補助容量線ＳＣの電圧を上昇させた分に相当する電荷により上昇した電圧と、を合わせた分だけ上昇する。

他方、負極性の画像電圧を画素電極５５’に書き込んだ後に、補助容量線ＳＣの電圧を低下させる。このため、画素電極の電圧は、負極性の画像電圧により低下した電圧と、容量線の電圧を低下させた分に相当する電荷により低下した電圧と、を合わせた分だけ低下する。

したがって、補助容量線ＳＣの電圧を変動させることで、共通電極５６’の電圧を基準として画素電極５５’の電圧を変動させて、液晶に印加される駆動電圧の振幅を大きくできる。よって、画像電圧の振幅を小さくしても、液晶に印加される駆動電圧の振幅を確保できるので、画像電圧の振幅を小さくして、消費電力を低減できる。

この駆動電圧の動作について、図１４、図１５を用いて説明する。

図１４は、第４実施形態に係る液晶装置の正極性書込時のタイミングチャートである。図１５は、第４実施形態に係る液晶装置の負極性書込時のタイミングチャートである。

図１４、図１６において、ＧＡＴＥ（ｍ）は、３２０行の走査線Ｙ’のうちｍ行目（ｍは、１≦ｍ≦３２０を満たす整数）の走査線Ｙ’の電圧であり、ＶＳＴ（ｍ）は、３２０行の容量線のうちｍ行目の補助容量線ＳＣの電圧である。また、ＳＯＵＲＣＥ（ｎ）は、２４０列のデータ線Ｘ’のうちｎ列目（ｎは、１≦ｎ≦２４０を満たす整数）のデータ線の電圧である。また、ＰＩＸ（ｍ，ｎ）は、ｍ行目の走査線Ｙ’と、ｎ列目のデータ線Ｘ’と、の交差に対応して設けられたｍ行ｎ列目の画素が備える画素電極の電圧であり、ＶＳＴ（ｍ）は、ｍ行ｎ列目の画素が備える共通電極５６’の電圧である。

まず、液晶装置の正極性書込時について、図１４を用いて説明する。

時刻ｔ５１において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給する。すると、ｍ行目の走査線の電圧ＧＡＴＥ（ｍ）は、上昇して、時刻ｔ５２では、電圧ＶＧＨとなる。これにより、ｍ行目の走査線に接続されたＴＦＴが全てオン状態となる。

時刻ｔ５３において、データ線駆動回路２０’により、ｎ列目のデータ線Ｘ’に正極性の画像信号を供給する。すると、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、徐々に上昇して、時刻ｔ５４では、電圧ＶＰ８となる。

ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、正極性の画像信号に基づく画像電圧として、ｍ行目の走査線Ｙ’に接続されたオン状態のＴＦＴ５１’を介して、ｍ行ｎ列目の画素が備える画素電極５５’に書き込まれる。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に上昇して、時刻ｔ５４では、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）と同電位である電圧ＶＰ８となる。

時刻ｔ５５において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給するのを停止する。すると、ｍ行目の走査線Ｙ’の電圧ＧＡＴＥ（ｍ）は、低下して、時刻ｔ５６では、電圧ＶＧＬとなる。これにより、ｍ行目の走査線Ｙ’に接続されたＴＦＴ５１’が全てオフ状態となる。

同時に、制御回路３０’により、補助容量線ＳＣの電圧を上昇させる電圧をｍ行目の補助容量線ＳＣに供給する。すると、ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）は、徐々に上昇して、時刻ｔ５７では、電圧ＶＳＴＨとなる。

ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）が上昇すると、ｍ行目の補助容量線ＳＣに係る全ての画素５０’では、この上昇した分に相当する電荷が蓄積容量５３’と画素容量５４’との間で分配される。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に上昇して、時刻ｔ５７では、電圧ＶＰ９となる。

次に、液晶装置の負極性書込時について、図１５を用いて説明する。

時刻ｔ６１において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給する。すると、ｍ行目の走査線Ｙ’の電圧ＧＡＴＥ（ｍ）は、上昇して、時刻ｔ６２では、電圧ＶＧＨとなる。これにより、ｍ行目の走査線Ｙ’に接続されたＴＦＴが全てオン状態となる。

時刻ｔ６３において、データ線駆動回路２０’により、ｎ列目のデータ線Ｘ’に負極性の画像信号を供給する。すると、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、徐々に低下して、時刻ｔ６４では、電圧ＶＰ１１となる。

ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）は、負極性の画像信号に基づく画像電圧として、ｍ行目の走査線Ｙ’に接続されたオン状態のＴＦＴを介して、ｍ行ｎ列目の画素５０’が備える画素電極５５’に書き込まれる。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に低下して、時刻ｔ６４では、ｎ列目のデータ線Ｘ’の電圧ＳＯＵＲＣＥ（ｎ）と同電位である電圧ＶＰ１１となる。

時刻ｔ６５において、走査線駆動回路１０’により、ｍ行目の走査線Ｙ’に選択電圧を供給するのを停止する。すると、ｍ行目の走査線Ｙ’の電圧ＧＡＴＥ（ｍ）は、低下して、時刻ｔ６６では、電圧ＶＧＬとなる。これにより、ｍ行目の走査線Ｙ’に接続されたＴＦＴが全てオフ状態となる。

同時に、制御回路３０’により、補助容量線ＳＣの電圧を低下させる電圧をｍ行目の補助容量線ＳＣに供給する。すると、ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）は、徐々に低下して、時刻ｔ６７では、電圧ＶＳＴＬとなる。

ｍ行目の補助容量線ＳＣの電圧ＶＳＴ（ｍ）が低下すると、ｍ行目の補助容量線ＳＣに係る全ての画素５０’では、この低下した分に相当する電荷が蓄積容量５３’と画素容量５４’との間で分配される。このため、ｍ行ｎ列目の画素５０’が備える画素電極５５’の電圧ＰＩＸ（ｍ，ｎ）は、徐々に低下して、時刻ｔ６７では、電圧ＶＰ１０となる。

＜変形例＞
なお、本発明は上述の各実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。

例えば、上述の各実施形態では、３２０行の走査線Ｙと、２４０列のデータ線Ｘと、を備えるものとしたが、これに限らず、例えば、４８０行の走査線Ｙと、６４０列のデータ線Ｘと、を備えてもよい。

また、上述の各実施形態では、透過型の表示を行うものとしたが、これに限らず、例えば、バックライト４１からの光を利用する透過型表示と、外光の反射光を利用する反射型表示と、を兼ね備えた半透過反射型の表示を行ってもよい。

また、上述の各実施形態では、ＴＦＴとして低温ポリシリコンからなるＴＦＴ５１を設けたが、これに限らず、例えばアモルファスシリコンからなるＴＦＴを設けてもよい。

また、上述の各実施形態では、共通電極５６の上に第２絶縁膜６４を形成し、この第２絶縁膜６４の上に画素電極５５を形成したが、これに限らず、例えば、画素電極５５の上に第２絶縁膜６４を形成し、この第２絶縁膜６４の上に共通電極５６を形成してもよい。

また、上述の各実施形態では、液晶がＦＦＳモードで動作するものとしたが、これに限らず、例えばＩＰＳモードで動作するものであってもよい。

また、上述の各実施形態では、共通電極５６を１水平ラインごとに分割して設けたが、これに限らず、例えば、２水平ラインごとや３水平ラインごとに分割して設けてもよい。

ここで、例えば、共通電極５６を２水平ラインごとに分割して設けた場合には、制御回路３０は、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとを、各共通電極５６に接続された２つの共通線Ｚごとに、交互に供給する。また、データ線駆動回路２０は、正極性書込と負極性書込とを、共通電極５６に対応する２水平ラインごとに交互に行う。

＜応用例＞
次に、上述した第１実施形態に係る液晶装置１を適用した電子機器について説明する。
図１６は、液晶装置１を適用した携帯電話機の構成を示す斜視図である。電子機器としての携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２、ならびに液晶装置１を備える。スクロールボタン３００２を操作することによって、液晶装置１に表示される画面がスクロールされる。

なお、液晶装置１が適用される電子機器としては、図１６に示すもののほか、パーソナルコンピュータ、情報携帯端末、デジタルスチルカメラ、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器などが挙げられる。そして、これらの各種電子機器の表示部として、前述した液晶装置が適用可能である。

本発明の第１実施形態に係る液晶装置のブロック図。 前記液晶装置が備える画素の拡大平面図。 前記液晶装置が備える画素の断面図。 前記液晶装置が備える制御回路のブロック図。 前記制御回路の選択回路Ｒの変形例を示すブロック図。 前記液晶装置が備える制御回路のタイミングチャート。 前記液晶装置の正極性書込時のタイミングチャート。 前記液晶装置の負極性書込時のタイミングチャート。 本発明の第２実施形態に係る制御回路のブロック図。 前記制御回路のタイミングチャート。 本発明の第３実施形態に係る画素の拡大平面図。 本発明の第４実施形態に係る液晶装置のブロック図。 前記液晶装置の選択回路の構成を示すブロック図。 前記液晶装置の正極性書込時のタイミングチャート。 前記液晶装置の正極性書き込み負極性書込時のタイミングチャート。 上述した液晶装置を適用した携帯電話機の構成を示す斜視図。

符号の説明

１，１Ａ，１’…液晶装置、１０，１０’…走査線駆動回路、２０，２０’…データ線駆動回路、３０，３０Ａ，３０’…制御回路、３１…ＮＯＲ回路、３２…第１のインバータ、３３…第２のインバータ、３４…第１のクロックドインバータ、３５…第２のクロックドインバータ、３６…インバータ、３７…第１のトランスファゲート、３８…第２のトランスファゲート、３９…第３のインバータ、４１，４１’…バックライト、５０，５０’…画素、５１，５１’…ＴＦＴ、５１１…ゲート電極、５１２…ソース電極、５１３…ドレイン電極、５３，５３’…補助容量としての蓄積容量、５４，５４’…画素容量、５５，５５’…画素電極、５５Ａ…スリット、５６，５６’…共通電極、５７’…補助容量電極、６０…第１基板としての素子基板、６２…ゲート絶縁膜、６３…第１絶縁膜、６４…第２絶縁膜、６８，７４…ガラス基板、７０…第２基板としての対向基板、７１…遮光膜、７２…カラーフィルタ、３０００…電子機器としての携帯電話機、ＡＡ，ＡＡ’…液晶パネル、Ａ，Ａ’…表示領域、Ｅ…電界、Ｐ，Ｐ１〜Ｐ３２０，Ｐ’，Ｐ’１〜Ｐ’３２０…単位制御回路、ＰＯＬ…極性制御信号、Ｑ，Ｑ’…ラッチ回路、Ｒ，ＲＡ，Ｒ’…選択回路、ＲＰ，ＲＰ’…Ｐｃｈトランスファゲート、ＲＮ，ＲＮ’…Ｎｃｈトランスファゲート、ＳＣ，ＳＣ１〜ＳＣ３２０…補助容量線、ＶＣＯＭＬ，ＶＳＴＬ…第１電圧としての電圧、ＶＣＯＭＨ，ＶＳＴＨ…第２電圧としての電圧、ＶＬＬ…電圧、Ｘ，Ｘ１〜Ｘ２４０，Ｘ’，Ｘ’１〜Ｘ’２４０…データ線、Ｙ，Ｙ１〜Ｙ３２０，Ｙ’，Ｙ’１〜Ｙ’３２０…走査線、Ｚ，Ｚ１〜Ｚ３２０，Ｚ’，Ｚ’１〜Ｚ’３２０…共通線、ＺＡ…補助共通線。

Claims (8)

1. 複数の走査線と、
   前記走査線に交差する複数のデータ線と、
   前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極と、
   前記画素電極に対応して設けられ、前記画素電極または画素電極に接続された電極層との間で容量を形成する容量電極と、
   第１電圧と、前記第１電圧よりも電位の高い第２電圧と、を交互に前記容量電極に供給する制御回路と、
   前記走査線を選択する走査線選択電圧を前記複数の走査線に順次供給する走査線駆動回路と、
   前記走査線が選択された際に、前記第１電圧よりも電位の高い正極性の画像信号と前記第２電圧よりも電位の低い負極性の画像信号とを交互に前記複数のデータ線に供給するデータ線駆動回路と、を備えた液晶装置であって、
   前記制御回路は、前記第１電圧と前記第２電圧と、を交互に選択して前記容量電極に出力する選択回路と、
   前記選択回路に選択信号を出力する選択信号出力回路とを備え、
   前記第１電圧は、前記選択信号の低電位より高く、第２電圧は、前記選択信号の高電位より低いことを特徴とする液晶装置。
2. 液晶を挟持する一対の基板を備え、
   前記制御回路は、前記基板上に形成されたトランジスタよりなり、
   前記選択回路を構成するトランジスタのゲート−ソース間電位は、前記選択信号出力回路を構成するトランジスタのゲート−ソース間電位よりも低いことを特徴とする請求項１に記載の液晶装置。
3. 液晶を挟持する一対の基板を備え、
   前記制御回路は、前記基板上に形成されたトランジスタよりなり、
   前記選択回路を構成するトランジスタのゲート長は、前記選択信号出力回路を構成するトランジスタのゲート長よりも短いことを特徴とする請求項１に記載の液晶装置。
4. 前記容量電極は、共通電極であることを特徴とする請求項１から３のいずれか一項に記載の液晶装置。
5. 前記容量電極は、補助容量電極であることを特徴とする請求項１から３のいずれか一項に記載の液晶装置。
6. 請求項４に記載の液晶装置であって、
   前記複数の走査線、前記複数のデータ線、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極、および当該画素電極に対向して設けられた共通電極を有する第１基板と、
   前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に設けられた液晶と、を更に備え、
   前記液晶装置は、前記制御回路により前記第１電圧を前記共通電極に供給した後に、前記走査線駆動回路により前記選択電圧を前記走査線に供給するとともに、前記データ線駆動回路により前記正極性の画像信号を前記データ線に供給し、
   前記制御回路により前記第２電圧を前記共通電極に供給した後に、前記走査線駆動回路により前記選択電圧を前記走査線に供給するとともに、前記データ線駆動回路により前記負極性の画像信号を前記データ線に供給することを特徴とする液晶装置。
7. 請求項４に記載の液晶装置であって、
   前記複数の走査線、前記複数のデータ線、前記複数の走査線と前記複数のデータ線との交差に対応して設けられた複数の画素電極、および当該画素電極に対向して設けられた共通電極を有する第１基板と、
   前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に設けられた液晶と、
   前記走査線が選択された際に、前記第１電圧よりも電位の高い正極性の画像信号と、前記第２電圧よりも電位の低い負極性の画像信号と、を交互に前記複数のデータ線に供給するデータ線駆動回路と、を備え、
   前記制御回路は、前記走査線がオン電位である場合に前記データ線の電位が正極性の画像信号の書込に対応するものであったならば、前記走査線がオフ電位に遷移した後に、前記補助容量電極に前記第２電圧を供給し、他方、当該オン電位における前記データ線の電位が負極性の画像信号の書込に対応するものであったならば、前記走査線がオフ電位に遷移した後に、前記補助容量電極に前記第１電圧を供給することを特徴とする液晶装置。
8. 請求項１から７のいずれか一項に記載の液晶装置を備えることを特徴とする電子機器。

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