JP2001306041A - 半導体表示装置およびその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】 アクティブマトリクス型半導体表示装置で対
向コモン反転駆動を行う際に、ゲートバイアスを従来の
反転駆動と同程度にすることでＯＦＦ電流の跳ね上がり
範囲を回避して保持電荷のリークを抑え、かつ画素ＴＦ
ＴのＯＮ・ＯＦＦマージンを確保する。並びに画素ＴＦ
Ｔに印可されるゲートバイアスを従来の電圧付近に保つ
ことでゲート耐圧を確保し、駆動回路全体での低消費電
力化を実現できる新たな駆動回路を提供することを目的
とする。 【解決手段】 本発明の半導体表示装置は、ゲート信号
線側駆動回路にトライステートバッファを用い、対向コ
モン電位が＋側電位をとるフレームと−側電位をとるフ
レームとで異なるバッファ電位を与えることによって、
画素ＴＦＴのＯＮ・ＯＦＦマージンを確保しつつ対向コ
モン反転駆動時における電圧振幅を小さくすることがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体表示装置お
よび半導体表示装置の駆動方法に関する。本発明は、特
に、絶縁基板上に作成される薄膜トランジスタ（ＴＦ
Ｔ）を有するアクティブマトリクス型半導体表示装置お
よびアクティブマトリクス型半導体表示装置の駆動方法
に関する。アクティブマトリクス型半導体表示装置の中
でも、特に、アクティブマトリクス型液晶表示装置およ
びアクティブマトリクス型液晶表示装置の駆動方法に関
する。

【０００２】

【従来の技術】最近、安価なガラス基板上に半導体薄膜
を形成し、ＴＦＴを作成する技術が急速に発達してきて
いる。その理由は、アクティブマトリクス型液晶表示装
置（液晶パネル）の需要が高まってきたことによる。

【０００３】アクティブマトリクス型液晶表示装置は、
マトリクス状に配置された数十〜数百万個の画素領域に
それぞれ画素ＴＦＴが配置され（この回路をアクティブ
マトリクス回路という）、各画素領域にある画素電極に
出入りする電荷を画素ＴＦＴのスイッチング機能により
制御するものである。

【０００４】従来、アクティブマトリクス回路には、ガ
ラス基板上に形成されたアモルファスシリコンを用いた
ＴＦＴが用いられてきていた。

【０００５】最近、石英基板を用いることによって、石
英基板上に形成された多結晶シリコン膜を用いたＴＦＴ
を有するアクティブマトリクス型液晶表示装置が実現さ
れている。この場合、画素ＴＦＴを駆動する周辺駆動回
路も、アクティブマトリクス回路と同一基板上に作成す
ることができる。

【０００６】また、レーザーアニール等の技術を利用す
ることにより、ガラス基板上に多結晶シリコン膜を形成
し、ＴＦＴを作成する技術も知られている。この技術を
利用すると、同一ガラス基板上にアクティブマトリクス
回路と周辺駆動回路とを集積化することができる。

【０００７】

【発明が解決しようとする課題】近年、アクティブマト
リクス型液晶表示装置がパーソナルコンピュータの表示
装置として多用されてきている。しかも、ノート型のパ
ーソナルコンピュータに用いられるだけでなく、デスク
トップ型のパーソナルコンピュータにも大画面のアクテ
ィブマトリクス型液晶表示装置が用いられるようになっ
てきている。

【０００８】また、小型で高精細・高解像度・高画質な
アクティブマトリクス型液晶表示装置を用いたプロジェ
クタ装置が注目を浴びてきている。中でも、より高解像
度の映像が表示できるハイビジョン用プロジェクタ装置
が注目を浴びてきている。

【０００９】ところで、液晶表示装置においては、液晶
素子の劣化を防ぐために反転駆動を行う必要がある。具
体的には、図３（Ａ）に示すように、対向電極の電位
（以下、対向コモン電位：Ｖ_COMと記述する）を中心電
位（一定値）として、ビデオ信号を１フレーム期間毎に
正負反転させて駆動している。このとき、ソース信号線
駆動回路は、ビデオ信号のソース信号線への書き込みを
確実に行うために、ビデオ信号の振幅よりもやや広い振
幅を持った電圧で駆動するのが通常である。これは、ア
ナログスイッチが１対のＮチャネル型ＴＦＴとＰチャネ
ル型ＴＦＴとで構成されており、書き込みの際には確実
にソース信号線に書き込めるだけの電流能力を必要と
し、また一度ソース信号線に書き込まれた電荷が、アナ
ログスイッチからリークするのを防ぐために、確実にス
イッチをＯＦＦさせることが必要なためである。通常
は、このアナログスイッチのＯＮ・ＯＦＦのマージン
は、各ＴＦＴのしきい値＋αを考慮して、３[Ｖ]程度が
見込まれる。具体的には、ソース信号線に書き込まれる
ビデオ信号の振幅が±５[Ｖ]であった場合、ソース信号
線駆動回路（アナログスイッチ）の駆動電圧振幅は、±
８[Ｖ]となる。ゲート信号線駆動回路についても、しき
い値を考慮して画素ＴＦＴのゲート・ソース間電圧を確
保するために、±８[Ｖ]の振幅をもって駆動している。

【００１０】ここで、液晶表示装置駆動時の消費電力に
着目すると、ソース信号線駆動回路のバッファ部におけ
る消費電力は、表示装置全体の消費電力の中でも高い割
合を占めている。よって、ソース信号線駆動回路の駆動
電圧を低下することによって低消費電力化を可能とすれ
ば、表示装置全体の低消費電力化に大きく寄与する。

【００１１】例えば、前述の反転駆動方式によると、Ｖ
_COMが一定で０[Ｖ]、ビデオ信号の振幅が−５〜５[Ｖ]
（１０[Ｖ]）であるとき、アナログスイッチのＯＮ・Ｏ
ＦＦのマージンを３[Ｖ]考慮して、その駆動電圧は±８
[Ｖ]（１６[Ｖ]）である。

【００１２】１フレーム期間毎に正負の反転を行ってい
るビデオ信号に対して、Ｖ_COMを正負逆で反転を行う方
法を考える。図３（Ｂ）に示すように、あるフレームに
おいてはビデオ信号が２．５[Ｖ]、対するＶ_COMが−
２．５[Ｖ]、次のフレームにおいては、ビデオ信号が−
２．５[Ｖ]、対するＶ_COMが２．５[Ｖ]という場合、各
フレームにおいて、液晶素子に印加される電圧、つまり
ビデオ信号とＶ_COMの電位差は、通常の場合と同様に５
[Ｖ]を確保しているが、ビデオ信号の振幅は−２．５〜
２．５[Ｖ]（５[Ｖ]）となっている。よって、アナログ
スイッチのＯＮ・ＯＦＦマージンを先と同様３[Ｖ]考慮
したとき、その駆動電圧は±５．５[Ｖ]（１１[Ｖ]）と
なり、消費電力を約４７[％]低減出来る。

【００１３】また、一般にソース信号線駆動回路におい
ては、ソース信号線の容量負荷が大きく、かく駆動周波
数が高いため、ＴＦＴにはより大きな電流能力が要求さ
れる。従って、ソース信号線駆動回路を構成するＴＦＴ
は一般に、ゲート幅（Ｌ）が小さく、チャネル長（Ｗ）
が大きい。そのため、各部のＴＦＴの中でも特に劣化の
心配される部分である。ソース信号線駆動回路のバッフ
ァ電圧が５[Ｖ]低下することは、ソース信号線駆動回路
のＴＦＴの信頼性を向上させることにつながる。

【００１４】反面、対向コモン反転駆動により、ゲート
信号線駆動回路および画素ＴＦＴへの負担が増大する。
画素部においては、対向電極と画素ＴＦＴのソース領域
（以後、画素ＴＦＴにおいて、ソース信号線と接続され
ている側の領域をドレイン領域、液晶素子と接続されて
いる側の領域をソース領域と定義する。ビデオ信号の電
位が反転する場合にも、この位置関係を統一して述べ
る。）は、液晶素子を挟んで容量結合しており、この容
量が、駆動回路部における他の容量に比べて十分に支配
的であると考えると、画素ＴＦＴがＯＦＦの状態でＶ
_COMが変化するとき、容量の両電極間の電位差を保存し
ようとして、画素ＴＦＴのソース領域の電位が同じだけ
変化する。具体的には、Ｖ_COM＝−２．５[Ｖ]のとき、
液晶素子に印加される電圧が−５〜５[Ｖ]であるとする
と、画素ＴＦＴのソース領域の電位は−７．５〜２．５
[Ｖ]をとり得る。Ｖ_COM＝２．５[Ｖ]のとき、液晶素子
に印加される電圧が−５〜５[Ｖ]であるとすると、画素
ＴＦＴのソース領域の電位は−２．５〜７．５[Ｖ]をと
り得る。（図３（Ｃ）（Ｄ））

【００１５】この状態で、ゲート信号線駆動回路の駆動
電圧振幅が±８[Ｖ]であるとき、画素ＴＦＴのＯＮ・Ｏ
ＦＦマージンは０．５[Ｖ]となるため、画素ＴＦＴのし
きい値によっては正常動作が出来なくなる。ソース信号
線駆動回路と同様、３[Ｖ]のマージンを確保するために
は、図３（Ｅ）に示すように、ゲート信号線駆動回路の
駆動電圧振幅を±１０．５[Ｖ]とする必要がある。

【００１６】これにより、画素ＴＦＴのゲート・ソース
間電圧が大きくなる。図４（Ａ）を参照する。Ｖ_COM＝
±２．５[Ｖ]の振幅を有するとき、画素ＴＦＴのソース
領域がとり得る電位は、−７．５〜７．５[Ｖ]であり、
このときのゲート電極がとり得る電位は、±１０．５
[Ｖ]であるから、画素ＴＦＴのゲート・ソース間電圧
は、−１８〜＋１８[Ｖ]が考えられる。

【００１７】図５は、Ｎチャネル型ＴＦＴの電圧−電流
特性の一例を示している。横軸はゲート・ソース間電圧
（Ｖ_GS）、縦軸はドレイン電流（Ｉ_D）である。ゲート
電極に大きい逆バイアス電圧（ソース領域の電位に対し
てゲート電極の電位が低い電圧）が印加されると、ドレ
イン電流が急激に増加する場合がある。つまり、画素Ｔ
ＦＴにおいて、ゲート・ソース間電圧が−１８[Ｖ]など
といった場合には、本来ＯＦＦしている画素ＴＦＴを通
って、保持電荷のリークが生ずる。さらに、ゲート・ソ
ース間にこのように大きい電圧が印加される場合、ゲー
ト耐圧もまた問題となってくる。これらの問題点から、
対向コモン反転駆動方式はほとんど実用されていないの
が現実であり、画素ＴＦＴのＯＮ・ＯＦＦマージンを削
ってＶ_{CO M}をわずかに振幅させる程度に用いられている
にすぎない。

【００１８】本発明は、上述した問題を鑑みてなされた
ものであり、新規な駆動回路および新規な駆動方法を用
いることによってゲート信号線駆動回路のバッファ電圧
の振幅拡大を抑制し、かつ対向コモン反転駆動を実現す
ることを目的とする。ならびに、画素ＴＦＴに印加され
るゲートバイアスを従来電圧に保ちつつ（ゲート耐圧の
確保）、ソース信号線駆動回路の駆動電圧を下げること
で、液晶表示装置全体での低消費電力化を実現すること
を目的とする。

【００１９】

【課題を解決するための手段】本発明においては、画素
ＴＦＴのゲート・ソース間に印加される逆バイアス電圧
を小さくするために、本発明においては、Ｖ_COMがＨｉ
（２．５[Ｖ]）のフレーム期間と、Ｌｏ（−２．５
[Ｖ]）のフレーム期間で、ゲート信号線駆動回路のＬｏ
電位に異なる電位を与えるようにする。

【００２０】今、ゲート信号線駆動回路の駆動電圧は、
高圧側電位Ｖ_HI＝１０．５[Ｖ]、低圧側電位Ｖ_LO＝−１
０．５[Ｖ]である。さらに、Ｖ_LO2として、−５．５
[Ｖ]という電位を用意する。この電位は、大小関係がＶ
_LO＜Ｖ_LO2＜Ｖ_Hiであり、画素ＴＦＴがＶ_LO2のゲート電
位で確実にＯＦＦする値であれば良い。

【００２１】本発明においては、Ｖ_COM＝−２．５[Ｖ]
のときは、ゲート信号線駆動回路の駆動電圧振幅は、図
４（Ｂ）に示すように、Ｖ_HiおよびＶ_LOを用いて±１
０．５[Ｖ]、ＶＣＯＭ＝２．５[Ｖ]のときは、ゲート信
号線駆動回路の駆動電圧振幅は、図４（Ｃ）に示すよう
に、Ｖ_HiおよびＶ_LO2を用いて、−５．５〜１０．５
[Ｖ]とする。これにより、Ｖ_COMの電位がいずれの電位
にあるフレームにおいても、画素ＴＦＴのゲート・ソー
ス間に印加される最大の逆バイアス電圧は−１３[Ｖ]と
なり、ＯＦＦ電流リークを大きく抑制出来る。

【００２２】以下に、本発明の構成について記載する。

【００２３】請求項１に記載の本発明の半導体表示装置
は、複数の薄膜トランジスタで構成されたソース信号線
駆動回路部と、複数の薄膜トランジスタで構成されたゲ
ート信号線駆動回路部と、複数の画素薄膜トランジスタ
がマトリクス状に配置された画素部と、を有する半導体
表示装置において、前記ゲート信号線駆動回路は、ゲー
ト信号線１本につき少なくとも１つのトライステートバ
ッファを有し、前記トライステートバッファは、一対
の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜
トランジスタを有する第１の回路と、一対の、ｎチャネ
ル型薄膜トランジスタとｐチャネル型薄膜トランジスタ
を有する第２の回路とを有し、前記第１の回路のｎチャ
ネル型薄膜トランジスタのソース領域と前記第２の回路
のｐチャネル型薄膜トランジスタのソース領域とが第１
の接続点で電気的に接続され、第１の電源が前記第１の
回路のｐチャネル型薄膜トランジスタのソース領域に電
気的に接続され、第１の電源よりも低い電位を有する第
２の電源が前記第１の接続点に電気的に接続され、第２
の電源よりも低い電位を有する第３の電源が前記第２の
回路のｎチャネル型薄膜トランジスタのソース領域に電
気的に接続され、前記第１の回路の出力信号線と、前記
第２の回路の出力信号線と、はともにゲート信号線に第
２の接続点で電気的に接続されていることを特徴として
いる。

【００２４】請求項２に記載の本発明の半導体表示装置
は、複数の薄膜トランジスタで構成されたソース信号線
駆動回路部と、複数の薄膜トランジスタで構成されたゲ
ート信号線駆動回路部と、複数の画素薄膜トランジスタ
がマトリクス状に配置された画素部と、を有する半導体
表示装置において、前記ゲート信号線駆動回路は、ゲー
ト信号線１本につき少なくとも１つのトライステートバ
ッファを有し、前記トライステートバッファは、一対
の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜
トランジスタを有する第１の回路と、一対の、ｎチャネ
ル型薄膜トランジスタとｐチャネル型薄膜トランジスタ
を有する第２の回路と、を有し、前記第１の回路のｎチ
ャネル型薄膜トランジスタのソース領域と前記第２の回
路のｐチャネル型薄膜トランジスタのソース領域とが第
１の接続点で電気的に接続され、第１の電源が前記第１
の回路のｐチャネル型薄膜トランジスタのソース領域に
電気的に接続され、第１の電源よりも低い電位を有する
第２の電源が前記第１の接続点に電気的に接続され、第
２の電源よりも低い電位を有する第３の電源が前記第２
の回路のｎチャネル型薄膜トランジスタのソース領域に
電気的に接続され、前記第１の回路の出力信号線と、前
記第２の回路の出力信号線と、はともにゲート信号線に
第２の接続点で電気的に接続され、前記第１の回路のｐ
チャネル型薄膜トランジスタのゲートには、ゲート信号
線選択パルスが入力され、前記第１の回路のｎチャネル
型薄膜トランジスタのゲートには、第１の信号が入力さ
れ、前記第２の回路のｐチャネル型薄膜トランジスタの
ゲートには、第２の信号が入力され、前記第２の回路の
ｎチャネル型薄膜トランジスタのゲートには、第３の信
号が入力され、前記第３の信号は、対向コモン反転駆動
時において、対向電極の電位が高い電位にあるときのフ
レーム期間を第１のフレーム期間、前記対向電極の電位
が低い電位にあるときのフレーム期間を第２のフレーム
期間としたとき、第１のフレーム期間から第２のフレー
ム期間に切り換る間の帰線期間内に入力され、前記第２
の信号は、前記ゲート信号線選択パルスが入力される直
前に入力され、前記第１の信号は、前記第２のフレーム
期間で、ゲート信号線選択パルスが出力されてから、前
記第１のフレーム期間で、第２の信号が出力されるまで
の間および、前記第１のフレーム期間で、ゲート信号線
選択パルスが出力されてから、帰線期間で前記第３の信
号が入力されるまでの間に入力されることを特徴として
いる。

【００２５】請求項３に記載の本発明の半導体表示装置
は、請求項１乃至２のいずれか１項に記載の半導体表示
装置において、前記第１の信号は外部から直接信号を入
力することにより得られることを特徴としている。

【００２６】請求項４に記載の本発明の半導体表示装置
は、請求項１乃至２のいずれか１項に記載の半導体表示
装置において、前記第１の信号は、前記ゲート信号線選
択パルスと前記第３の信号とを論理回路に入力し、前記
論理回路の出力によって得られる信号であることを特徴
としている。

【００２７】請求項５に記載の本発明の半導体表示装置
は、請求項１乃至２のいずれか１項に記載の半導体表示
装置において、前記第１の信号は前記ゲート信号線駆動
回路に外部から供給される信号のうちの１つあるいは複
数の信号を論理回路に入力し、前記論理回路の出力によ
って得られる信号であることを特徴としている。

【００２８】請求項６に記載の本発明の半導体表示装置
は、請求項１乃至２のいずれか１項に記載の半導体表示
装置において、前記第１の信号は、前期ゲート信号線選
択パルスと前記第３の信号とをリセット・セット型フリ
ップフロップ回路に入力し、続いて、前記リセット・セ
ット型フリップフロップ回路の出力と前記ゲート信号線
選択パルスとをＮＯＲ回路に入力し、前記ＮＯＲ回路の
出力によって得られることを特徴としている。

【００２９】請求項７に記載の本発明の半導体表示装置
は、請求項１乃至２のいずれか１項に記載の半導体表示
装置において、前記第２の信号は外部から直接信号を入
力することにより得られることを特徴としている。

【００３０】請求項８に記載の本発明の半導体表示装置
は、請求項１乃至２のいずれか１項に記載の半導体表示
装置において、前記第２の信号は前記ゲート信号線選択
パルスの前段に出力されるゲート信号線選択パルスであ
ることを特徴としている。

【００３１】請求項９に記載の本発明の半導体表示装置
は、請求項１乃至２のいずれか１項に記載の半導体表示
装置において、前記第３の信号は外部から直接信号を入
力することにより得られることを特徴としている。

【００３２】請求項１０に記載の本発明の半導体表示装
置は、複数の薄膜トランジスタで構成されたソース信号
線駆動回路部と、複数の薄膜トランジスタで構成された
ゲート信号線駆動回路部と、複数の画素薄膜トランジス
タがマトリクス状に配置された画素部と、を有する半導
体表示装置において、前記ゲート信号線駆動回路は、ゲ
ート信号線１本につき少なくとも１つのトライステート
バッファを有し、前記トライステートバッファは、一対
の、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜
トランジスタを有する第１の回路と、一対の、ｎチャネ
ル型薄膜トランジスタとｐチャネル型薄膜トランジスタ
を有する第２の回路と、リセット・セット型フリップフ
ロップ回路と、ＮＯＲ回路と、を有し、前記第１の回路
のｎチャネル型薄膜トランジスタのソース領域と前記第
２の回路のｐチャネル型薄膜トランジスタのソース領域
とが第１の接続点で電気的に接続され、第１の電源が前
記第１の回路のｐチャネル型薄膜トランジスタのソース
領域に電気的に接続され、第１の電源よりも低い電位を
有する第２の電源が前記第１の接続点に電気的に接続さ
れ、第２の電源よりも低い電位を有する第３の電源が前
記第２の回路のｎチャネル型薄膜トランジスタのソース
領域に電気的に接続され、前記第１の回路の出力信号線
と、前記第２の回路の出力信号線と、はともにゲート信
号線に第２の接続点で電気的に接続され、前記第１の回
路のｐチャネル型薄膜トランジスタのゲートには、ゲー
ト信号線選択パルスが入力され、前記第１の回路のｎチ
ャネル型薄膜トランジスタのゲートには、第１の信号が
入力され、前記第２の回路のｐチャネル型薄膜トランジ
スタのゲートには、第２の信号が入力され、前記第２の
回路のｎチャネル型薄膜トランジスタのゲートには、第
３の信号が入力され、前記第３の信号は、対向コモン反
転駆動時において、対向コモン電極が高い電位にあると
きのフレーム期間を第１のフレーム期間、前記対向コモ
ン電極が低い電位にあるときのフレーム期間を第２のフ
レーム期間としたとき、第１のフレーム期間から第２の
フレーム期間に切り換る間の帰線期間内に入力され、前
記第２の信号は、前記ゲート信号線選択パルスが入力さ
れる直前に入力され、前記第１の信号は、リセット・セ
ット型フリップフロップ回路のリセット信号入力線にゲ
ート信号線選択パルスを入力し、セット信号入力線に第
３の信号を入力して得られるセット出力信号と、前記ゲ
ート信号線選択パルスと、をＮＯＲ回路に入力して得ら
れる、前記ＮＯＲ回路の出力信号が入力されることを特
徴としている。

【００３３】請求項１１に記載の本発明の半導体表示装
置は、請求項１０に記載の半導体表示装置において、前
記第２の信号は外部から直接信号を入力することにより
得られることを特徴としている。

【００３４】請求項１２に記載の本発明の半導体表示装
置は、請求項１０に記載の半導体表示装置において、前
記第２の信号は前記ゲート信号線選択パルスの前段に出
力されるゲート信号線選択パルスであることを特徴とし
ている

【００３５】請求項１３に記載の本発明の半導体表示装
置は、請求項１０に記載の半導体表示装置において、前
記第３の信号は外部から直接信号を入力することにより
得られることを特徴としている。

【００３６】請求項１４に記載の本発明の半導体表示装
置の駆動方法は、複数の薄膜トランジスタで構成された
ソース信号線駆動回路部と、複数の薄膜トランジスタで
構成されたゲート信号線駆動回路部と、複数の画素薄膜
トランジスタがマトリクス状に配置された画素部と、を
有する半導体表示装置において、アクティブマトリクス
回路を構成する画素ＴＦＴの駆動には、第１の電源電位
と、第２の電源電位と、第３の電源電位との３種類の電
位を用いることを特徴としている。

【発明の実施の形態】本発明の駆動回路および駆動方法
について、順を追って説明する。

【００３７】図１を参照する。図１は、本発明で用いる
トライステートバッファの回路図を示している。ｎチャ
ネル型ＴＦＴとｐチャネル型ＴＦＴとが対になった第１
の回路１０１および第２の回路１０２が図１に示すよう
に接続される。

【００３８】トライステートバッファに接続される電源
電位は、第１の電源電位ＶＤＤ₁、第１の電源電位より
も低い電位を持った第２の電源電位ＶＤＤ₂、第２の電
源電位よりも低い電位を持った第３の電源電位ＶＤＤ₃
であり、ＶＤＤ₁は第１の回路のｐチャネル型ＴＦＴの
ソース領域と、ＶＤＤ₂は第１の回路と第２の回路の接
続点と、ＶＤＤ₃は第２の回路のｎチャネル型ＴＦＴの
ソース領域と、それぞれ電気的に接続される。

【００３９】トライステートバッファに入力される信号
は、第１の信号（Ｓｉｇ．１）、第２の信号（Ｓｉｇ．
２）、第３の信号（Ｓｉｇ．３）、およびゲート信号線
選択パルス（Ｇａｔｅ Ｐｕｌｓｅ）である。

【００４０】ゲート信号線選択パルスは、第１の回路の
ｐチャネル型ＴＦＴ側のゲート電極に、第１の信号は第
１の回路のｎチャネル型ＴＦＴ側のゲート電極に、第２
の信号は第２の回路のｐチャネル型ＴＦＴ側のゲート電
極に、第３の信号は第２の回路のｎチャネル型ＴＦＴ側
のゲート電極に、それぞれ入力される。

【００４１】トライステートバッファを用いた本発明の
回路構成においては、対向電位（Ｖ _COM）が−側に振れ
るフレーム期間が現れると、直前の帰線期間で第３の信
号が入力され、画素ＴＦＴのドレイン側が電荷を保持す
る期間だけ、ゲート信号線電位をより低電位側であるＶ
ＤＤ₃にシフトする。第３の信号の入力の後は、保持容
量によって、ゲート信号線電位はＶＤＤ₃に固定され
る。これにより画素ＴＦＴは確実にＯＦＦし、電荷をよ
り確実に保持することができる。また、ゲート信号線駆
動回路からゲート信号線選択パルスが出力され、ゲート
信号線の電位が＋側に持ち上げられる時は、第２の信号
により一度中間の電位であるＶＤＤ₂まで持ち上げられ
た後、ゲート信号線選択パルスによりＶＤＤ₁に持ち上
げられる。その後、ゲート信号線選択パルスが出力され
ていない期間では、ゲート信号線には中間電位であるＶ
ＤＤ₂が供給される。このような方法をとることによ
り、本発明のトライステートバッファを用いた回路にお
ける対向コモン反転駆動時のバッファ部でのソース・ド
レイン間電圧の低減をはかる。

【００４２】ゲート信号線に直接繋がる出力バッファは
負荷が大きく、ゲート信号線駆動回路のＴＦＴの中では
最も電流能力を要求される。そのため、バッファに高い
ソース・ドレイン間電圧が印加されることは信頼性の面
で不安が生ずる。本発明のバッファ回路を用い、前述の
ような方法で駆動すると、ゲート信号線駆動回路の中で
最も負荷が心配される出力バッファを構成するＴＦＴに
関しては、通常のコモン反転時の電圧（ＶＤＤ₁、ＶＤ
Ｄ₃間）よりも低い電圧（ＶＤＤ₁、ＶＤＤ₂間あるいは
ＶＤＤ₂、ＶＤＤ₃間）での駆動が可能となる。

【００４３】本発明でゲート信号線駆動回路に用いたト
ライステートバッファは、対向コモン電位が＋側の時と
−側の時で異なる２種類のＬｏ電位をゲート信号線に与
える。この時、画素ＴＦＴはｎチャネル型ＴＦＴが用い
られており、通常（選択されていない時）はＬｏ電位で
あり、選択されるとＨｉになる。よって画素ＴＦＴは、
前記の異なる２種類のＬｏ電位が入力された時はいずれ
もＯＦＦしている。

【００４４】図４（Ｂ）は対向コモン電位が−側の時、
図４（Ｃ）は対向コモン電位が＋側の時の、画素ＴＦＴ
部における逆バイアス時のＶ_GSを表したものである。図
４（Ｂ）において、対向コモン電位が−２．５［Ｖ］の
時、ゲート信号線電位は−１０．５［Ｖ］となり、この
ときのＶ_GSがとり得る値は、１８[Ｖ]〜−１３［Ｖ］と
なる。対向コモン電位が＋２．５［Ｖ］の時、ゲート信
号線電位は−５．５［Ｖ］となり、このときのＶ_GSがと
り得る値は、１３〜−１３［Ｖ］となる。このとき、図
５において、Ｖ_GSが負の領域に着目すると、Ｖ_GS＝−１
３[Ｖ]の場合と、Ｖ_GS＝−１８[Ｖ]の場合とでは、Ｉ_D
（ここではＯＦＦリーク電流）の値には、５０１で示す
ように大きな差があることがわかる。つまり、ゲート逆
バイアス時のＯＦＦリーク電流をこれだけ減少させるこ
とが出来るわけである。よって、対向コモン反転駆動時
に画素ＴＦＴのＯＮ、ＯＦＦマージンを十分に確保し、
かつゲートにかかる逆バイアスを通常の対向コモン反転
駆動時よりも低く抑えることができるため、ＯＦＦリー
ク電流の急激な増加による保持電荷のリークも回避する
ことができる。

【００４５】

【実施例】ここで、以下の実施例をもって本発明の半導
体表示装置および半導体表示装置の駆動方法の具体例に
ついて説明する。ただし、本発明は、以下の実施例に限
定されるわけではない。

【００４６】[実施例１]本実施例においては、本発明を
適用して作成することのできる半導体表示装置として、
アクティブマトリクス型液晶表示装置を例にとって説明
する。

【００４７】図６を参照する。図６には、本実施例のア
クティブマトリクス型液晶表示装置の概略図が示されて
いる。６０１はソース信号線駆動回路であり、クロック
信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）、スタートパルス
（Ｓ−ＳＰ）、左右走査方向切り換え信号（Ｌ／Ｒ）、
Ｖｉｄｅｏ信号（Ｖｉｄｅｏ Ｄａｔａ）等が入力され
る。６０２はゲート信号線駆動回路であり、クロック信
号（Ｇ−ＣＬＫ、Ｇ−ＣＬＫｂ）、スタートパルス（Ｇ
−ＳＰ）、バッファ制御信号（Ｇ−ＣＳ）等が入力され
る。６０３は画素部であり、ゲート信号線６０４および
ソース信号線６０５の交点のそれぞれにマトリクス状に
配置された画素を有する。それぞれの画素は画素ＴＦＴ
６０６を有する。また、画素ＴＦＴのソース領域とドレ
イン領域とのいずれか一方には画素電極（図示せず）お
よび保持容量６０７が接続されている。また、６０８は
アクティブマトリクス回路と対向基板（図示せず）との
間に挟持された液晶である。また６０９はＶｉｄｅｏ信
号線であり、外部からＶｉｄｅｏ信号（Ｖｉｄｅｏ Ｄ
ａｔａ）が入力される。

【００４８】図７を参照する。図７は、本実施例のアク
ティブマトリクス型液晶表示装置のソース信号線駆動回
路の構成図であり、シフトレジスタ７０１、左右走査方
向切り換え用アナログスイッチ７０２、ＮＡＮＤ回路７
０３、レベルシフタ回路７０４、サンプリングスイッチ
７０５、Ｖｉｄｅｏ信号線７０６等から構成される。

【００４９】ソース信号線駆動回路には、クロック信号
（Ｓ−ＣＬＫ）、クロック信号の反転信号（Ｓ−ＣＬＫ
Ｂ）、スタートパルス（Ｓ−ＳＰ）、および左右走査切
り換え信号（Ｌ／Ｒ）が入力される。

【００５０】外部から入力されるクロック信号（Ｓ−Ｃ
ＬＫ）、クロックの反転信号（Ｓ−ＣＬＫＢ）、スター
トパルス（Ｓ−ＳＰ）および左右走査切り換え信号（Ｌ
／Ｒ）によってシフトレジスタ７０１が動作し、左右走
査切り換え信号（Ｌ／Ｒ）にＨｉが入力される時、ビデ
オ信号をサンプリングする信号が、左から右に向かって
順にＮＡＮＤ回路７０３から出力される。ビデオ信号を
サンプリングする信号は、レベルシフタ回路７０４によ
ってその電圧振幅が高電圧側にシフトし、サンプリング
スイッチ７０５に入力される。サンプリングスイッチ７
０５は、前記サンプリング信号の入力によって、Ｖｉｄ
ｅｏ信号線７０６から供給されるＶｉｄｅｏ信号（Ｖｉ
ｄｅｏ Ｄａｔａ）をサンプリングし、ソース信号線に
供給する。画素ＴＦＴが駆動することで、ソース信号線
に入力されたＶｉｄｅｏ信号は画素に書き込みが行わ
れ、画像の表示を行う。

【００５１】図２を参照する。図２は本発明のトライス
テートバッファの一構成例を示しており、Ｒ−Ｓ−ＦＦ
（リセット・セット型フリップフロップ）回路２０１、
インバータ２０２、２０３、ＮＯＲ回路２０４、第１の
回路２０５、第２の回路２０６から構成される。

【００５２】ゲート信号線駆動回路の走査方向に対し、
ｍ段目に配置されるトライステートバッファに入力され
る信号について説明する。本実施例においては、ｍ段目
のゲート信号線選択パルス（以下Ｇ−ＳＥ）と、（ｍ−
１）段目のゲート信号線選択パルス（以下Ｇ−ＰＲ）
と、外部からバッファ制御信号（以下Ｇ−ＣＳ）がそれ
ぞれ入力される。

【００５３】図８を参照する。図８は本発明のトライス
テートバッファを用いてゲート信号線駆動回路を構成し
た例であり、シフトレジスタ回路８０１、ＮＡＮＤ回路
８０２、レベルシフタ回路８０３、トライステートバッ
ファ８０４等から構成される。また、ＮＡＮＤ回路−レ
ベルシフタ回路−バッファ回路間には、入力信号の形式
等によっては、インバータ回路、バッファ回路等を配置
しても良い。

【００５４】ゲート信号線駆動回路には、クロック信号
（Ｇ−ＣＬＫ）、クロック信号の反転信号（Ｇ−ＣＬＫ
Ｂ）、スタートパルス（Ｇ−ＳＰ）が入力される。

【００５５】通常のゲート信号線駆動回路のバッファ部
に替えて、本発明のトライステートバッファを、ゲート
信号線１本に対して１つづつ配置する。そのｍ段目（ｍ
番目のゲート線に対する）のゲート信号線選択パルス
（Ｇ−ＳＥ）が信号線８０５に入力される。（ｍ−１）
段目のゲート選択パルスの反転パルス（Ｇ−ＰＲ）が信
号線８０６に入力される。また、バッファ制御信号（Ｇ
−ＣＳ）は外部から直接あるいはレベルシフタを通して
信号線８０７に入力される。

【００５６】ゲート信号線駆動回路１段目のトライステ
ートバッファに入力されるＧ−ＰＲは、図８に示す信号
線８０８に、スタートパルス、クロック信号等を用いて
適当なパルスを作りだして入力しても良いし、外部から
直接信号を入力するようにしても良い。

【００５７】外部から入力されるクロック信号（Ｇ−Ｃ
ＬＫ）、クロックの反転信号（Ｇ−ＣＬＫＢ）、スター
トパルス（Ｇ−ＳＰ）によってシフトレジスタ回路８０
１が動作し、シフトレジスタ出力パルスが、上から下に
向かって順に出力され、続いてＮＡＮＤ回路８０２より
ゲート信号線選択パルスが出力される。レベルシフタ回
路８０３によってその電圧レベルが高電圧側にシフトさ
れた後、バッファ部８０４を経てゲート信号線へと出力
される。

【００５８】本発明のトライステートバッファの動作に
ついて説明する。図９を参照する。図９は本発明のトラ
イステートバッファを用いて構成したゲート信号線駆動
回路で対向コモン反転駆動を行う場合のタイミングチャ
ートである。なお、図中のＧ−ＣＳ、Ｇ−ＰＲ、Ｇ−Ｓ
Ｅは第１段目のゲート信号線のタイミングのものを例と
して図示している。対向コモン電位が＋側の時（９０
１）は、Ｇ−ＣＳにはＬｏを入力し（９０２）、ゲート
線の電位はＶ_DD2となる（９０３）。さらに、ゲート選
択パルスＧ−ＳＥが入力される（９０４）とＶ_DD1のパ
ルスが出力される（９０５）。対向コモン電位が−側に
移る直前に、帰線期間内でＧ−ＣＳにＨｉを入力し（９
０６）、ゲート線電位をＶ_DD3に落とす（９０７）。Ｇ
−ＣＳがＬｏｗになった後も、ゲート信号線の有する保
持容量によって、次の電位に移す信号の入力があるまで
の期間、ゲート信号線電位はＶ_DD3に固定される。続い
て、（ｍ−１）段目のゲート選択パルスの反転パルスＧ
−ＰＲ（９０８）によっていったんゲート線電位はＶ
_DD2に持ち上げられ（９０９）、その後ｍ段目のゲート
選択パルスＧ−ＳＥが入力される（９１０）ことによっ
てＶ_DD1の電位を持ったパルスが出力される（９１
１）。

【００５９】図１０は、本実施例にて図２に示したトラ
イステートバッファを用いた、フレーム周波数６０[Ｈ
ｚ]、ＶＧＡの表示装置において、１水平期間を約３４
[μs]としたときの動作のシミュレーション結果を示し
ている。ただし、ここでは連続する２フレーム分の比較
をするため、あるフレーム期間において、ある段でゲー
ト信号線選択パルスが出力されてから、次のフレーム期
間に同じ段でゲート信号線選択パルスが出力されるまで
の時間をやや省略してシミュレーションを行っている。
３電位の条件は、Ｖ_DD1＝１０．５[Ｖ]、Ｖ_DD2＝−５．
５[Ｖ]、Ｖ_DD3＝−１０．５[Ｖ]とした。

【００６０】まず、Ｖ_COMがＨｉのフレーム期間におい
ては、ゲート信号線のＬｏ電位はＶ_{D D2}＝−５．５[Ｖ]
である。やがてＧ−ＰＲが入力されてもこのときは変化
しない。続いてＧ−ＳＥが入力されると、ゲート信号線
にＨｉ電位＝Ｖ_DD1＝１０．５[Ｖ]のパルスが出力され
る。Ｖ_COMがＨｉのフレーム期間Ａから、Ｖ_COM＝Ｌｏの
フレーム期間Ｂに移行するとき、直前の帰線期間にＧ−
ＣＳが入力され、ゲート信号線の電位はＶ_DD3＝−１
０．５[Ｖ]となる。続いて、Ｇ−ＰＲが入力されると、
ゲート信号線の電位は一旦Ｖ_DD2＝−５．５[Ｖ]に持ち
上げられ、さらに直後のＧ−ＳＥの入力によって、ゲー
ト信号線にはＶ_DD1＝１０．５[Ｖ]のパルスが出力され
る。

【００６１】[実施例２]ゲート信号線駆動回路１段目の
トライステートバッファに入力されるＧ−ＰＲは、ある
いは、図１１に示すように、ゲート信号線駆動回路の１
段目の直前にシフトレジスタ回路、ＮＡＮＤ回路、イン
バータ回路等を配置して、そのＮＡＮＤ回路への一方の
入力信号線１１０１に、スタートパルス、クロック信号
等を用いて生成した適当なパルスを入力することで出力
されるようにしても良いし、外部から信号線１１０１へ
の信号を入力するようにしても良い。

【００６２】[実施例３]ゲート信号線駆動回路１段目の
トライステートバッファに入力されるＧ−ＰＲは、ある
いは、図１２に示すように、ゲート信号線駆動回路の１
段目の直前にダミー段１２０１を配置することによって
まかなっても良い。

【００６３】[実施例４]本実施例においては、実施例１
で説明したアクティブマトリクス型液晶表示装置の作成
方法例として、画素部のスイッチング素子である画素Ｔ
ＦＴと、画素部の周辺に設けられる駆動回路（ソース信
号線側駆動回路、ゲート信号線側駆動回路等）のＴＦＴ
を同一基板上に作成する方法について工程に従って詳細
に説明する。但し、説明を簡単にするために、駆動回路
部としてはその基本構成回路であるＣＭＯＳ回路と、画
素ＴＦＴ部としてはｎチャネル型ＴＦＴとを図示するこ
とにする。

【００６４】図１６を参照する。基板５００１には、例
えばコーニング社の１７３７ガラス基板に代表される無
アルカリガラス基板を用いる。そして、基板５００１の
ＴＦＴが形成される表面に、下地膜５００２をプラズマ
ＣＶＤ法やスパッタ法で形成する。下地膜５００２は、
窒化シリコン膜を２５〜１００［nm］、ここでは５０
［nm］の厚さに、酸化シリコン膜を５０〜３００［n
m］、ここでは１５０［nm］の厚さに積層形成（特に図
示せず）する。また、下地膜５００２は、窒化シリコン
膜や窒化酸化シリコン膜のみを用いても良い。

【００６５】次に、この下地膜５００２の上に、５０
［nm］の厚さの非晶質シリコン膜をプラズマＣＶＤ法で
形成する。非晶質シリコン膜は含有水素量にもよるが、
好ましくは４００〜５５０［℃］で数時間加熱して脱水
素処理を行い、含有水素量を５［atom％］以下として、
結晶化の工程を行うことが望ましい。また、非晶質シリ
コン膜をスパッタ法や蒸着法などの他の作成方法で形成
しても良いが、膜中に含まれる酸素、窒素などの不純物
元素の含有量を十分低減させておくことが望ましい。

【００６６】ここで、下地膜と非晶質シリコン膜とはい
ずれもプラズマＣＶＤ法で作成されるものであり、この
とき下地膜と非晶質シリコン膜を真空中で連続して形成
しても良い。この連続形成を行うと、下地膜を形成後、
当前記下地膜の表面が大気雰囲気に曝されることを回避
できるため、下地膜表面の汚染を防ぐことが可能とな
り、作成されるＴＦＴの特性バラツキを低減させること
ができる。

【００６７】非晶質シリコン膜を結晶化する工程は、公
知のレーザー結晶化技術または熱結晶化の技術を用いれ
ば良い。本実施例では、パルス発振型のＫｒＦエキシマ
レーザー光を線状に集光して非晶質シリコン膜に照射し
て結晶質シリコン膜を形成する。

【００６８】なお、本実施例では半導体層の形成に非晶
質シリコン膜をレーザーあるいは熱により結晶化すると
いう方法を用いているが、微結晶シリコン膜を用いても
構わないし、直接結晶質シリコン膜を成膜しても良い。

【００６９】こうして形成された結晶質シリコン膜をパ
ターニングして、島状の半導体層５００３、５００４、
５００５を形成する。

【００７０】次に、島状の半導体層５００３、５００
４、５００５を覆って、酸化シリコンまたは窒化シリコ
ンを主成分とするゲート絶縁膜５００６を形成する。ゲ
ート絶縁膜５００６は、プラズマＣＶＤ法でＮ₂ＯとＳ
ｉＨ₄を原料とした窒化酸化シリコン膜を１０〜２００
［nm］、好ましくは５０〜１５０［nm］の厚さで形成す
れば良い。ここでは１００［nm］の厚さに形成する。

【００７１】そして、ゲート絶縁膜５００６の表面に第
１のゲート電極となる第１の導電膜５００７と、第２の
ゲート電極となる第２の導電膜５００８とを形成する。
第１の導電膜５００７はＳｉ、Ｇｅから選ばれた一種の
元素、またはこれらの元素を主成分とする半導体膜で形
成すれば良い。また、第１の導電膜５００７の厚さは５
〜５０［nm］、好ましくは１０〜３０［nm］とする必要
がある。本実施例においては、２０［nm］の厚さでＳｉ
膜を形成する。

【００７２】第１の導電膜として使用する半導体膜には
ｎ型あるいはｐ型の導電型を付与する不純物元素が添加
されていても良い。この半導体膜の作成法は公知の方法
に従えば良く、例えば、減圧ＣＶＤ法で基板温度を４５
０〜５００［℃］として、ジシラン（Ｓｉ₂Ｈ₆）を２５
０［sccm］、ヘリウム（Ｈｅ）を３００［sccm］導入し
て作成することができる。このとき同時に、Ｓｉ₂Ｈ₆に
対してＰＨ₃を０．１〜２［％］混入させてｎ型の半導
体膜を形成しても良い。

【００７３】第２のゲート電極となる第２の導電膜は、
Ｔｉ、Ｔａ、Ｗ、Ｍｏから選ばれた元素、あるいはこれ
らの元素を主成分とする化合物で形成すれば良い。これ
はゲート電極の電気抵抗を下げるために考慮されるもの
であり、例えば、Ｍｏ−Ｗ化合物を用いても良い。ここ
では、Ｔａを使用し、スパッタ法で、２００〜１０００
［nm］、代表的には４００［nm］の厚さに形成する。
（図１６（Ａ））

【００７４】次に公知のパターニング技術を使ってレジ
ストマスクを形成し、第２の導電膜５００８をエッチン
グして第２のゲート電極を形成する工程を行う。第２の
導電膜５００８はＴａ膜で形成されているので、ドライ
エッチング法により行う。ドライエッチングの条件とし
て、Ｃｌ₂を８０［sccm］導入して１００［mTorr］、５
００［Ｗ］の高周波電力を投入して行う。そして、図１
６（Ｂ）に示すように第２のゲート電極５００９、５０
１０、５０１２、５０１３と、配線５０１１を形成す
る。第２のゲート電極のチャネル長方向の長さは、本実
施例においてはＣＭＯＳ回路を形成する第２のゲート電
極５００９、５０１０で３［μm］とし、また、画素マ
トリクス回路はマルチゲートの構造をとっており、第２
のゲート電極５０１２、５０１３の各々の長さを２［μ
m］とする。

【００７５】エッチング後に残さが確認された場合は、
ＳＰＸ洗浄液やＥＫＣなどの溶液で洗浄することにより
除去すればよい。

【００７６】また、第２の導電膜５００８はウエットエ
ッチング法で除去しても良い。例えば、Ｔａの場合、フ
ッ酸系のエッチング液を用いて容易に除去することがで
きる。

【００７７】また、画素マトリクス回路を構成するｎチ
ャネル型ＴＦＴのドレイン側に保持容量を設ける構造と
なっている。このとき、第２の導電膜と同じ材料で保持
容量の配線電極５０１４が形成される。

【００７８】そして、ｎ型を付与する第１の不純物元素
を添加する工程を行う。この工程は第２の不純物領域を
形成するための工程である。本実施例においては、フォ
スフィン（ＰＨ₃）を用いたイオンドープ法で行う。こ
の工程では、ゲート絶縁膜５００６と第１の導電膜５０
０７を通してその下の半導体層にリン（Ｐ）を添加する
ために、加速電圧は８０［keV］と高めに設定する必要
がある。半導体層に添加されるリンの濃度は、１×１０
¹⁶〜１×１０¹⁹［atoms/cm³］の範囲にするのが好まし
く、ここでは１×１０¹⁸［atoms/cm³］とする。そし
て、半導体層にリンが添加された領域５０１５、５０１
６、５０１７、５０１８、５０１９、５０２０、５０２
１、５０２２が形成される。(図１６（Ｂ）)

【００７９】このとき、第１の導電膜５００７におい
て、第２のゲート電極５００９、５０１０、５０１２、
５０１３、配線５０１１および保持容量配線５０１４と
重ならない領域にもリンが添加される。この領域のリン
濃度は特に規定されるものではないが、第１の導電膜の
抵抗率を下げる効果が得られる。

【００８０】次にｎチャネル型ＴＦＴを形成する領域を
レジストマスク５０２３、５０２４で覆って、第１の導
電膜５００７の一部を除去する工程を行う。本実施例に
おいては、ドライエッチング法により行う。第１の導電
膜５００７はＳｉであり、ドライエッチングの条件とし
て、ＣＦ₄を５０[sccm]、Ｏ₂を４５[sccm]導入して５０
[mTorr]、で２００［Ｗ］の高周波電力を投入して行
う。その結果、レジストマスク５０２３、５０２４およ
び第2のゲート導電膜に覆われている部分の第１の導電
膜５０２５が残る。

【００８１】そして、ｐチャネル型ＴＦＴが形成される
領域に、ｐ型を付与する第３の不純物元素を添加する工
程を行う。ここではジボラン（Ｂ₂Ｈ₆）を用いてイオン
ドープ法により添加する。ここでも加速電圧を８０［ke
V］として、２×１０²⁰［atoms/cm³］の濃度にボロンを
添加する。そして、ボロンが高濃度に添加された第３の
不純物領域５０２８、５０２９が形成される。 (図１６
（Ｃ）)

【００８２】図１７を参照する。第３の不純物元素の添
加を行った後、レジストマスク５０２３、５０２４を完
全に除去して、再度レジストマスク５０３０、５０３
１、５０３２、５０３３、５０３４、５０３５を形成す
る。そして、レジストマスク５０３０、５０３３、５０
３４、５０３５を用いて第１の導電膜をエッチングし、
新たに第１の導電膜５０３６、５０３７、５０３８、５
０３９を形成する。

【００８３】図１７（Ａ）にて形成したレジストマスク
のうち、ｎ型ＴＦＴを形成する部分に用いられる５０３
０はチャネル長方向の長さを９［μm］で、５０３３、
５０３４は７［μm］として形成する。

【００８４】そして、ｎ型を付与する第２の不純物元素
を添加する工程を行う。本実施例においては、フォスフ
ィン（ＰＨ₃）を用いたイオンドープ法で行う。この工
程でも、ゲート絶縁膜５００６を通してその下の半導体
層にリンを添加するために、加速電圧は８０［keV］と
高めに設定している。そして、リンが添加された領域５
０４０、５０４１、５０４２、５０４３、５０４４が形
成される。この領域のリンの濃度はｎ型を付与する第１
の不純物元素を添加する工程と比較して高濃度であり、
１×１０¹⁹〜１×１０²¹［atoms/cm³］とするのが好ま
しく、ここでは１×１０²⁰［atoms/cm³］としている。
（図１７（Ａ））

【００８５】さらに、レジストマスク５０３０、５０３
１、５０３２、５０３３、５０３４、５０３５を除去し
て、新たにレジストマスク５０４５、５０４６、５０４
７、５０４８、５０４９、５０５０を形成し、第１の導
電膜のエッチングを行う。この工程において、ｎチャネ
ル型ＴＦＴに形成されるレジストマスク５０４５、５０
４８、５０４９のチャネル長方向の長さはＴＦＴの構造
を決める上で重要である。レジストマスク５０４５、５
０４８、５０４９は第１の導電膜５０３６、５０３７、
５０３８の一部を除去する目的で設けられるものであ
り、このレジストマスクの長さにより、第２の不純物領
域が第１の導電膜と重なる領域と重ならない領域を、あ
る範囲で自由に決めることができる。（図１７（Ｂ））

【００８６】そして図１７（Ｃ）に示すように第１のゲ
ート電極５０５１、５０５２、５０５３が形成される。
ここで、第１のゲート電極５０５１のチャネル長方向長
さは６［μm］、第１のゲート電極５０５２、５０５３
のチャネル長方向の長さは４［μm］としている。

【００８７】また、画素マトリクス回路には、保持容量
部の電極５０５４が形成される。

【００８８】以上の工程で、ＣＭＯＳ回路のｎチャネル
型ＴＦＴにはチャネル形成領域５０５５、第１の不純物
領域５０５６、５０５７、第２の不純物領域５０５８、
５０５９が形成される。ここで、第２の不純物領域は、
ゲート電極と重なる領域（ＧＯＬＤ領域）５０５８ａ、
５０５９ａが１．５［μm］の長さに、ゲート電極と重
ならない領域（ＬＤＤ領域）５０５８ｂ、５０５９ｂが
１．５［μｍ］の長さにそれぞれ形成される。そして、
第１の不純物領域５０５６はソース領域として、第１の
不純物領域５０５７はドレイン領域となる。

【００８９】ｐチャネル型ＴＦＴは、同様にクラッド構
造のゲート電極が形成され、チャネル形成領域５０６
０、第３の不純物領域５０６１、５０６２が形成され
る。そして、第３の不純物領域５０６２はソース領域と
して、第３の不純物領域５０６１はドレイン領域とな
る。

【００９０】また、画素マトリクス回路のｎチャネル型
ＴＦＴはマルチゲートであり、チャネル形成領域５０６
３、５０６４と第１の不純物領域５０６５、５０６６、
５０６７と第２の不純物領域５０６８、５０６９、５０
７０、５０７１が形成される。ここで第２の不純物領域
は、ゲート電極と重なる領域５０６８ａ、５０６９ａ、
５０７０ａ、５０７１ａおよびゲート電極と重ならない
領域５０６８ｂ、５０６９ｂ、５０７０ｂ、５０７１ｂ
とが形成される。（図１７（Ｃ））

【００９１】図１８を参照する。続いて、窒化シリコン
膜５０７２、第１の層間絶縁膜５０７３を形成する工程
を行う。最初に窒化シリコン膜５０７２を５０［nm］の
厚さに成膜する。窒化シリコン膜５０７２はプラズマＣ
ＶＤ法で形成され、ＳｉＨ₄を５［sccm］、ＮＨ₃を４０
［sccm］、Ｎ₂を１００［sccm］導入して０．７［Tor
r］、３００［Ｗ］の高周波電力を投入する。そして、
続いて第１の層間絶縁膜５０７３として酸化シリコン膜
を、ＴＥＯＳを５００［sccm］、Ｏ₂を５０［sccm］導
入し１［Torr］、２００［Ｗ］の高周波電力を投入して
９５０［nm］の厚さに成膜する。

【００９２】そして、熱処理の工程を行う。熱処理の工
程は、それぞれの濃度で添加されたｎ型またはｐ型を付
与する不純物元素を活性化するために行う必要がある。
この工程は、電気加熱炉を用いた熱アニール法や、前述
のエキシマレーザーを用いたレーザーアニール法や、ハ
ロゲンランプを用いたラピットサーマルアニール法（Ｒ
ＴＡ法）で行えば良い。本実施例においては熱アニール
法を用いて活性化を行う。加熱処理は、窒素雰囲気中に
おいて３００〜７００［℃］、好ましくは３５０〜５５
０［℃］、本実施例においては４５０［℃］、２時間の
処理を行っている。

【００９３】窒化シリコン膜５０７２と第１の層間絶縁
膜５０７３はその後パターニングが施され、それぞれの
ＴＦＴのソース領域とドレイン領域に達するコンタクト
ホールが形成される。そして、ソース電極５０７４、５
０７５、５０７６とドレイン電極５０７７、５０７８を
形成する。本実施例ではこの電極を、Ｔｉ膜を１００
［nm］、Ｔｉを含むＡｌ膜３００［nm］、Ｔｉ膜１５０
［nm］をスパッタ法で連続して形成した３層構造（特に
図示せず）で形成している。

【００９４】そして、ソース電極５０７４、５０７５、
５０７６、ドレイン電極５０７７、５０７８および第１
の層間絶縁膜５０７３を覆ってパッシベーション膜５０
７９を形成する。パッシベーション膜５０７９は、窒化
シリコン膜で５０［nm］の厚さで形成する。さらに、有
機樹脂からなる第２の層間絶縁膜５０８０を約１０００
［nm］の厚さに形成する。有機樹脂膜としては、ポリイ
ミド、アクリル、ポリイミドアミド等を使用することが
できる。有機樹脂膜を用いることの利点は、成膜方法が
簡単である点や、比誘電率が低いので、寄生容量を低減
できる点、平坦性に優れる点などが上げられる。なお上
述した以外の有機樹脂膜を用いることもできる。本実施
例においては、基板に塗布後、熱重合するタイプのポリ
イミドを用い、３００［℃］で焼成して形成している。

【００９５】こうして図１８に示すように、基板５００
１上にＣＭＯＳ回路と、画素マトリクス回路が形成され
たアクティブマトリクス基板が作成される。また、画素
マトリクス回路のｎチャネル型ＴＦＴのドレイン側に
は、保持容量部が同時に形成される。

【００９６】図１８の状態のアクティブマトリクス基板
に対して、図１９に示すように遮光膜５０８１、第３の
層間絶縁膜５０８２を形成する。遮光膜５０８１は顔料
を含む有機樹脂膜や、Ｔｉ、Ｃｒなどの金属膜を用いる
と良い。また、第３の層間絶縁膜５０８２は、ポリイミ
ドなどの有機樹脂膜で形成する。そして、第３の層間絶
縁膜５０８２と第２の層間絶縁膜５０８０、パッシベー
ション膜５０７９にドレイン電極５０７８に達するコン
タクトホールを形成し、画素電極５０８３を形成する。
画素電極５０８３は、透過型液晶表示装置とする場合に
は透明導電膜を用い、反射型の液晶表示装置とする場合
には金属膜を用いれば良い。ここでは透過型の液晶表示
装置とするために、酸化インジウム・スズ（ＩＴＯ）膜
を１００［nm］の厚さにスパッタ法で形成し、画素電極
５０８３を形成する。

【００９７】次に、図２０に示すように、配向膜５０８
４を第３の層間絶縁膜５０８２と画素電極５０８３の上
に形成する。通常液晶表示素子の配向膜にはポリイミド
樹脂が多く用いられている。対向側の基板５０８５に
は、透明導電膜５０８６と、配向膜５０８７とを形成し
た。配向膜は形成された後、ラビング処理を施して液晶
分子がある一定のプレチルト角を持って平行配向するよ
うにしている。

【００９８】上記の工程を経て、画素マトリクス回路
と、ＣＭＯＳ回路が形成されたアクティブマトリクス基
板と対向基板とを、公知のセル組み工程によってシール
材やスペーサ（共に図示せず）などを介して貼り合わせ
る。その後、両基板の間に液晶材料５０８８を注入し、
封止剤（図示せず）によって完全に封止する。よって図
２０に示すアクティブマトリクス型液晶表示装置が完成
する。

【００９９】[実施例５]本実施例では、実施例４と同じ
工程で図１７（Ａ）に示す状態を得た後、他の方法で第
１のゲート電極の一部を除去する例について説明する。

【０１００】図２１を参照する。まず、図１７（Ａ）で
形成したレジストマスク５０３０、５０３１、５０３
２、５０３３、５０３４、５０３５をそのまま使用して
エッチングを行い、第１のゲート導電膜５１０１、５１
０２、５１０３、５１０４の一部を図２１に示すように
除去する。

【０１０１】ここでのエッチングの工程は、第１のゲー
ト電極がシリコン膜である場合、ドライエッチング法に
より、ＳＦ₆を４０［sccm］、Ｏ₂を１０［sccm］導入し
て、１００［mTorr］、２００［Ｗ］の高周波電力を印
加して行うことができる。

【０１０２】このドライエッチングの条件では、下地に
あるゲート絶縁膜との選択比が十分に高いため、ゲート
絶縁膜５１０５はほとんどエッチングされない。

【０１０３】ここでは、レジストマスク５０３０は、Ｔ
ＦＴのチャネル長方向に対して９［μm］、また、レジ
ストマスク５０３３、５０３４は７［μm］の長さで形
成されている。そして、ドライエッチングにより第１の
導電膜をそれぞれ１．５［μm］除去して、図１７に示
すように第１のゲート電極５１０１、５１０２、５１０
３および保持容量部の電極５１０４が形成される。

【０１０４】ここまでの工程で、ＴＦＴ部分においては
実施例４における図１７（Ｃ）と同様となる。以降の工
程は実施例４と同様の工程で行えば良く、電極、窒化シ
リコン膜、第１〜第３層間膜、パッシベーション膜、遮
光膜等の形工程を経て、図１９に示すようなアクティブ
マトリクス基板が完成する。

【０１０５】[実施例６]本実施例では、実施例４におい
て半導体層として用いる結晶質半導体膜を、触媒元素を
用いた熱結晶化法により形成する例について説明する。
触媒元素を用いる場合、特開平７−１３０６５２号公
報、特開平８−７８３２９号公報で開示された技術を用
いることが望ましい。

【０１０６】ここで、特開平７−１３０６５２号公報に
開示されている技術を本願発明に適用する場合の例を図
２２に示す。まず基板５１０６に酸化シリコン膜５１０
７を設け、その上に非晶質シリコン膜５１０８を形成す
る。さらに、重量換算で１０［ppm］のニッケルを含む
酢酸ニッケル塩溶液を塗布してニッケル含有層５１０９
を形成する。（図２２（Ａ））

【０１０７】次に、５００［℃］、１時間の脱水素工程
の後、５００〜６５０［℃］で４〜１２時間、例えば５
５０［℃］、８時間の熱処理を行い、結晶質シリコン膜
５１１０を形成する。こうして得られた結晶質シリコン
膜５１１０は非常に優れた結晶質を有する。（図２２
（Ｂ））

【０１０８】また、特開平８−７８３２９号公報で開示
された技術は、触媒元素を選択的に添加することによっ
て、非晶質半導体膜の選択的な結晶化を可能としたもの
である。同技術を本願発明に適用する場合について、図
２３を参照して説明する。

【０１０９】まず、基板５１１１に酸化シリコン膜５１
１２を設け、その上に非晶質シリコン膜５１１３、酸化
シリコン膜５１１４を連続的に形成する。本実施例にお
いては、酸化シリコン膜５１１４の厚さは１５０［nm］
としている。

【０１１０】次に酸化シリコン膜５１１４をパターニン
グして、選択的に開孔部５１１５を形成し、その後、重
量換算で１０［ppm］のニッケルを含む酢酸ニッケル塩
溶液を塗布する。これにより、ニッケル含有層５１１６
が形成され、ニッケル含有層５１１６は開孔部５１１５
の底部のみで非晶質シリコン膜５１１２と接触する。
（図２３（Ａ））

【０１１１】次に、５００〜６５０［℃］で４〜２４時
間、例えば５７０［℃］、１４時間の熱処理を行い、結
晶質シリコン膜５１１７を形成する。この結晶化の過程
では、ニッケルが接した非晶質シリコン膜の部分が最初
に結晶化し（図２３（Ｂ））、そこから横方向へと結晶
化が進行する（図２３（Ｃ））。こうして形成された結
晶質シリコン膜５１１７は棒状または針状の結晶が集合
して成り、その各々の結晶は巨視的に見ればある特定の
方向性をもって成長しているため、結晶性が揃っている
という利点がある。

【０１１２】尚、上記２つの技術において、触媒として
はニッケル（Ｎｉ）以外にも、ゲルマニウム（Ｇｅ）、
鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ（Ｓｎ）、鉛
（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐｔ）、銅（Ｃ
ｕ）、金（Ａｕ）、といった元素を用いても良い。

【０１１３】以上のような技術を用いて結晶質半導体膜
（結晶質シリコン膜や結晶質シリコンゲルマニウム膜な
どを含む）を形成し、パターニングを行えば、結晶質Ｔ
ＦＴの半導体層を形成することができる。本実施例の技
術を用いて、結晶質半導体膜から作成されたＴＦＴは、
優れた特性が得られるが、そのため高い信頼性を要求さ
れていた。しかしながら、本願発明のＴＦＴ構造を採用
することで、本実施例の技術を最大限に生かしたＴＦＴ
を作成することが可能となる。

【０１１４】[実施例７]本実施例は、実施例４で用いら
れる半導体層を形成する方法として、非晶質半導体膜を
初期膜として触媒元素を用いて結晶質半導体膜を形成し
た後で、その触媒元素を結晶質半導体膜から除去する工
程を行う例について説明する。本実施例ではその方法と
して、特開平１０−１３５４６８号公報または特開平１
０−１３５４６９号公報に記載された技術を用いてい
る。

【０１１５】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶質半導体膜中の触媒元素の濃度を１×１
０¹⁷［atoms/cm³］以下、好ましくは１×１０¹⁶［atoms
/cm³］程度にまで低減することができる。

【０１１６】本実施例の構成について図２４を用いて説
明する。本実施例においては、コーニング社の１７３７
基板に代表される無アルカリガラス基板５１１８を用い
ている。図２４（Ａ）では、実施例６で示した結晶化の
技術を用いて、下地膜５１１９、結晶質シリコン膜５１
２０が形成された後、結晶質シリコン膜５１２０の表面
にマスク用の酸化シリコン膜５１２１が１５０［nm］の
厚さに形成され、パターニングにより開孔部が設けら
れ、結晶質シリコン膜を露出させた領域を設けてある。
そして、リンを添加する工程を実施して、結晶質シリコ
ン膜にリンが添加された領域５１２２が設けられる。

【０１１７】この状態で、窒素雰囲気中で５５０〜８０
０［℃］、５〜２４時間、例えば６００［℃］、１２時
間の熱処理を行うと、結晶質シリコン膜にリンが添加さ
れた領域５１２２がゲッタリングサイトとして働き、結
晶質シリコン膜５１２０に残存していた触媒元素を、リ
ンが添加された領域５１２２に偏析させることができ
る。

【０１１８】そして、マスク用の酸化シリコン膜５１２
１と、リンが添加された領域５１２２とをエッチングし
て除去することにより、結晶化の工程で使用した触媒元
素の濃度を１×１０¹⁷［atoms/cm³］以下にまで低減さ
れた結晶質シリコン膜を得ることができる。この結晶質
シリコン膜はそのまま実施例４で示した本願発明のＴＦ
Ｔの半導体層として使用することができる。

【０１１９】[実施例８]本実施例では、実施例４で示し
たＴＦＴを作成する工程において、半導体層とゲート絶
縁膜を形成する他の実施形態を示す。そして、本実施例
の構成を図２５で説明する。

【０１２０】本実施例においては、少なくとも７００〜
１１００［℃］程度の耐熱性を有する基板が必要であ
り、石英基板５１２３が用いられる。そして実施例４及
び実施例７で示した技術を用い、結晶質半導体が形成さ
れ、これをＴＦＴの半導体層にするために、島状にパタ
ーニングして半導体層５１２４、５１２５を形成する。
そして、半導体層５１２４、５１２５を覆うゲート絶縁
膜５１２６を酸化シリコンを主成分とする膜で形成す
る。本実施例においては、プラズマＣＶＤ法により、窒
化酸化シリコン膜を７０［nm］の厚さで形成する。（図
２５（Ａ））

【０１２１】そして、ハロゲン（代表的には塩素）と酸
素を含む雰囲気中で熱処理を行う。本実施例において
は、処理条件を９５０［℃］、３０分としている。な
お、処理温度は７００〜１１００［℃］の範囲で選択す
れば良く、処理時間も１０分から８時間の間で選択すれ
ば良い。

【０１２２】その結果、半導体層５１２４、５１２５と
ゲート絶縁膜５１２６との界面で熱酸化膜５１２７が形
成され（図２５（Ｂ））、ゲート絶縁膜５１２６と組み
合わされた新たなゲート絶縁膜５１２８が形成される
（図２５（Ｃ））。このとき、ハロゲン雰囲気での酸化
の過程において、ゲート絶縁膜５１２６と半導体層５１
２４、５１２５に含まれる不純物の中でも特に金属不純
物元素は、ハロゲンと化合物を形成し、気相中に除去す
ることができる。

【０１２３】以上の工程で作成されたゲート絶縁膜５１
２８は絶縁耐圧が高く、半導体層５１２４、５１２５と
ゲート絶縁膜５１２８の界面は非常に良好なものであ
る。本願発明のＴＦＴの構成を得るためには、以降の工
程は実施例４に従えば良い。

【０１２４】[実施例９]本実施例では、実施例６で示し
た方法で結晶質半導体膜を形成し、実施例４で示す工程
でアクティブマトリクス基板を作成する方法において、
結晶化の工程で使用した触媒元素をゲッタリングにより
除去する例を示す。まず、実施例４において、図１６
（Ａ）で示される半導体層５００３、５００４、５００
５は、触媒元素を用いて作成された結晶質シリコン膜で
あった。このとき、結晶化の工程で用いられた触媒元素
が半導体層中に残存しているので、ゲッタリング工程を
実施することが望ましい。

【０１２５】ここでは、図１６（Ｃ）に示す工程までそ
のまま実施例４に従う。そして、レジストマスク５０２
３、５０２４を除去する。

【０１２６】そして、図２６（Ａ）に示すように、新た
なレジストマスク５１２９〜５１３４を形成する。そし
て、ｎ型を付与する第２の不純物添加の工程を行う。そ
して、半導体層にリンが添加された領域５１３５〜５１
４１が形成される。

【０１２７】ここで、リンが添加された領域５１３７、
５１３８にはすでにｐ型を付与する不純物元素であるボ
ロンが添加されているが、このときリン濃度は１×１０
¹⁹〜１×１０²¹［atoms/cm³］であり、ボロンに対して
１／２程度の濃度で添加されるので、ｐチャネル型ＴＦ
Ｔの特性には何ら影響を及ぼすことはない。

【０１２８】この状態で、窒素雰囲気中で４００〜８０
０［℃］、１〜２４時間、例えば６００［℃］、１２時
間の加熱処理を行う。この工程により、添加されたｎ型
及びｐ型を付与する不純物元素を活性化することができ
る。さらに、前記リンが添加されている領域がゲッタリ
ングサイトとなり、結晶化の工程の後残存していた触媒
元素を偏析させることができる。その結果、チャネル形
成領域から触媒元素を除去することができる。（図２６
（Ｂ））

【０１２９】図２６（Ｂ）の工程が終了したら、以降の
工程は実施例４の工程に従い、図１９の状態を形成する
ことにより、アクティブマトリクス基板を作成すること
ができる。

【０１３０】[実施例１０]本実施例においては、本発明
のトライステートバッファを用いて構成した駆動回路に
おいて上下走査方向の切り換えを行うための構成例を記
載する。

【０１３１】図１３を参照する。図１３には、本実施例
のアクティブマトリクス型液晶表示装置の概略図が示さ
れている。１３０１はソース信号線駆動回路であり、ク
ロック信号（Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ）、スタートパ
ルス（Ｓ−ＳＰ）、左右走査方向切り換え信号（Ｌ／
Ｒ）、Ｖｉｄｅｏ信号（Ｖｉｄｅｏ Ｄａｔａ）等が入
力される。１３０２はゲート信号線駆動回路であり、ク
ロック信号（Ｇ−ＣＬＫ、Ｇ−ＣＬＫｂ）、スタートパ
ルス（Ｇ−ＳＰ）、上下走査方向切り換え信号（Ｕ／
Ｄ）、バッファ制御信号（Ｇ−ＣＳ）等が入力される。
１３０３は画素部であり、ゲート信号線１３０４および
ソース信号線１３０５の交点のそれぞれにマトリクス状
に配置された画素を有する。それぞれの画素は画素ＴＦ
Ｔ１３０６を有する。また、画素ＴＦＴのソース領域と
ドレイン領域とのいずれか一方には画素電極（図示せ
ず）および保持容量１３０７が接続されている。また、
１３０８はアクティブマトリクス基盤と対向基板（図示
せず）との間に挟持された液晶である。また１３０９は
Ｖｉｄｅｏ信号線であり、外部からＶｉｄｅｏ信号（Ｖ
ｉｄｅｏ Ｄａｔａ）が入力される。

【０１３２】図１４を参照する。図１４は本発明のトラ
イステートバッファを用いてゲート信号線駆動回路を構
成し、さらに上下走査方向切り換えを有効にする場合の
回路構成例であり、シフトレジスタ１４０１、上下走査
方向切り換え用アナログスイッチ１４０２、ＮＡＮＤ回
路１４０３、レベルシフタ１４０４、ゲート選択パルス
切り換えスイッチ１４０５、トライステートバッファ１
４０６から構成される。また、ＮＡＮＤ回路−レベルシ
フタ回路−バッファ間には、インバータ、バッファ等を
配置しても良い。

【０１３３】トライステートバッファ回路の駆動方法は
実施例１にて記述したものと同様であるが、本実施例
は、新たに追加したゲート選択パルス切り換えスイッチ
２４０５を用いて、ゲート信号線駆動回路の走査方向の
切り換えを可能とする方法について記述する。

【０１３４】図１５に、ゲート選択パルス切り換えスイ
ッチの回路図の一例を示す。図１５中、ブロック図の入
出力ピンに付した１〜７の各番号は、回路図の各番号に
対応する。ｍ段目のトライステートバッファに接続され
るスイッチに入力される信号は、走査方向切り換え信号
（Ｕ／Ｄ、Ｕ／Ｄｂ）、隣接する前段のゲート選択パル
ス（Ｇ_m-1）および隣接する次段のゲート選択パルス
（Ｇ_m+1）であり、通常の走査方向（Ｕ／ＤにＨｉが入
力される時）ではＧ_m-1が選択され、出力ピン７からＧ
−ＰＲとして出力される。走査方向を逆転する（Ｕ／Ｄ
にＬｏｗが入力される時）とＧ_m+1が選択され、出力ピ
ン７からＧ−ＰＲとして出力される。これにより、走査
方向を逆転した場合にもトライステートバッファを正常
動作させることができる。

【０１３５】[実施例１１]本発明の駆動回路を用いたア
クティブマトリクス型半導体表示装置には様々な用途が
ある。本実施例では、本発明の駆動回路を用いたアクテ
ィブマトリクス型半導体表示装置（半導体表示装置と呼
ぶ）を組み込んだ半導体装置について説明する。

【０１３６】このような半導体装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュー
タ、テレビ、プロジェクタ装置等が挙げられる。それら
の一例を図２７、図２８および図２９に示す。

【０１３７】図２７（Ａ）は携帯電話であり、本体２６
０１、音声出力部２６０２、音声入力部２６０３、表示
部２６０４、操作スイッチ２６０５、アンテナ２６０６
から構成されている。本発明はアクティブマトリクス基
板を備えた表示部２６０４に適用することができる。

【０１３８】図２７（Ｂ）はビデオカメラであり、本体
２６１１、表示部２６１２、音声入力部２６１３、操作
スイッチ２６１４、バッテリー２６１５、受像部２６１
６から成っている。本発明はアクティブマトリクス基板
を備えた表示部２６１２に適用することができる。

【０１３９】図２７（Ｃ）はモバイルコンピュータある
いは携帯型情報端末であり、本体２６２１、カメラ部２
６２２、受像部２６２３、操作スイッチ２６２４、表示
部２６２５で構成されている。本発明はアクティブマト
リクス基板を備えた表示部２６２５に適用することがで
きる。

【０１４０】図２７（Ｄ）はヘッドマウントディスプレ
イであり、本体２６３１、表示部２６３２、アーム部２
６３３で構成される。本発明はアクティブマトリクス基
板を備えた表示部２６３２に適用することができる。

【０１４１】図２７（Ｅ）はテレビであり、本体２６４
１、スピーカー２６４２、表示部２６４３、受信装置２
６４４、増幅装置２６４５等で構成される。本発明はア
クティブマトリクス基板を備えた表示部２６４３に適用
することができる。

【０１４２】図２７（Ｆ）は携帯書籍であり、本体２６
５１、表示部２６５２、記憶媒体２６５３、操作スイッ
チ２６５４、アンテナ２６５５から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
アクティブマトリクス基板を備えた表示部２６５２に適
用することができる。

【０１４３】図２８（Ａ）はパーソナルコンピュータで
あり、本体２７０１、画像入力部２７０２、表示部２７
０３、キーボード２７０４で構成される。本発明はアク
ティブマトリクス基板を備えた表示部２７０３に適用す
ることができる。

【０１４４】図２８（Ｂ）はプログラムを記録した記録
媒体を用いるプレーヤーであり、本体２７１１、表示部
２７１２、スピーカー部２７１３、記録媒体２７１４、
操作スイッチ２７１５で構成される。なお、この装置は
記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。本発
明はアクティブマトリクス基板を備えた表示部２６１２
に適用することができる。

【０１４５】図２８（Ｃ）はデジタルカメラであり、本
体２７２１、表示部２７２２、接眼部２７２３、操作ス
イッチ２７２４、受像部（図示しない）で構成される。
本発明はアクティブマトリクス基板を備えた表示部２７
２２に適用することができる。

【０１４６】図２８（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部２７３１、バンド部２７３２で
構成される。本発明はアクティブマトリクス基板を備え
た表示部２７３１に適用することができる。

【０１４７】図２９（Ａ）はフロント型プロジェクタで
あり、投射装置本体２８０１、半導体表示装置２８０
２、光源２８０３、光学系２８０４、スクリーン２８０
５で構成されている。なお、投射装置２８０１には単版
式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ
対応した三板式のものを用いても良い。本発明はアクテ
ィブマトリクス基板を備えた半導体表示装置２８０２に
適用することができる。

【０１４８】図２９（Ｂ）はリア型プロジェクタであ
り、本体２８１１、投射装置本体２８１２、半導体表示
装置２８１３、光源２８１４、光学系２８１５、リフレ
クター２８１６、スクリーン２８１７で構成されてい
る。なお、投射装置２８１３には単版式のものを用いて
も良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式の
ものを用いても良い。本発明はアクティブマトリクス基
板を備えた半導体表示装置２８１３に適用することがで
きる。

【０１４９】なお、図２９（Ｃ）は、図２９（Ａ）及び
図２９（Ｂ）中における投射装置本体２８０１、２８１
２の構造の一例を示した図である。投射装置２８０１、
２８１２は、光源光学系２８２１、ミラー２８２２、２
８２４〜２８２６、ダイクロイックミラー２８２３、プ
リズム２８２７、半導体表示装置２８２８、位相差板２
８２９、投射光学系２８３０で構成される。投射光学系
２８３０は、投射レンズを含む光学系で構成される。本
実施例は三板式の例を示したが、特に限定されず、例え
ば単板式であっても良い。また、図２９（Ｃ）中におい
て矢印で示した光路に実施者が適宜、光学レンズや、偏
光機能を有するフィルムや、位相差を調節するためのフ
ィルム、ＩＲフィルム等の光学系を設けても良い。

【０１５０】また、図２９（Ｄ）は、図２９（Ｃ）中に
おける光源光学系２８２１の構造の一例を示した図であ
る。本実施例では、図２９（Ｃ）中における光源光学系
２８２１は、図２９（Ｄ）中におけるリフレクター２８
３１、光源２８３２、レンズアレイ２８３３、偏光変換
素子２８３４、集光レンズ２８３５で構成される。な
お、図２９（Ｄ）に示した光源光学系は一例であって特
に限定されない。例えば、光源光学系に実施者が適宜、
光学レンズや、偏光機能を有するフィルムや、位相差を
調節するフィルム、ＩＲフィルム等の光学系を設けても
良い。

【発明の効果】本発明のトライステートバッファを用い
ることにより、ｐｏｌｙ−Ｓｉ ＴＦＴにおいて不可避
である逆ゲートバイアス時におけるＯＦＦリーク電流の
急激な増加による保持電荷のリークを回避することがで
き、かつ対向コモン反転駆動を正常に行うことができ
る。

【０１５１】また、本発明のトライステートバッファを
用いることにより、画素ＴＦＴ部におけるゲート−ソー
ス間電圧におけるＯＮ・ＯＦＦのマージンを確保したま
まで対向コモン電位に振幅を与えることができる。した
がって、画素ＴＦＴに印加されるゲート電圧を従来の電
圧付近に保ちつつ（ゲート耐圧確保）、ソース信号線駆
動回路の消費電力を縮小することができ、さらに電圧を
下げることでＴＦＴの信頼性も向上させることができ
る。

【図面の簡単な説明】

【図１】 本発明のトライステートバッファの回路構
成と信号入力を示す図。

【図２】 トライステートバッファの回路構成例を表
す図。

【図３】 画素ＴＦＴにおけるゲート−ソース間電圧
を示す図。

【図４】 画素ＴＦＴにおけるゲート−ソース間電圧
を示す図。

【図５】 ｎチャネル型ＴＦＴにおけるゲート電圧と
ドレイン電流の関係を示す図。

【図６】 実施例１によるアクティブマトリクス型半
導体表示装置の概略構成図。

【図７】 実施例１によるアクティブマトリクス型半
導体表示装置のソース信号線駆動回路の回路図。

【図８】 実施例１によるアクティブマトリクス型半
導体表示装置のゲート信号線駆動回路の回路図。

【図９】 対向コモン反転駆動する際のトライステー
トバッファへの入力信号のタイミングおよびゲート信号
線の電位を示す図。

【図１０】 実施例１で示したトライステートバッファ
を用いた回路におけるシミュレーション結果を示す図。

【図１１】 実施例２によるアクティブマトリクス型半
導体表示装置のゲート信号線駆動回路の回路図。

【図１２】 実施例３によるアクティブマトリクス型半
導体表示装置のゲート信号線駆動回路の回路図。

【図１３】 実施例１０によるアクティブマトリクス型
半導体表示装置の概略構成図。

【図１４】 実施例１０によるアクティブマトリクス型
半導体表示装置のゲート信号線駆動回路の回路図。

【図１５】 実施例１０によるアクティブマトリクス型
半導体表示装置のゲート信号線駆動回路にて用いられる
ゲート選択パルス切り換えスイッチの回路構成例を示す
図。

【図１６】 実施例４によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図１７】 実施例４によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図１８】 実施例４によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図１９】 実施例４によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２０】 実施例４によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２１】 実施例５によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２２】 実施例６によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２３】 実施例６によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２４】 実施例７によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２５】 実施例８によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２６】 実施例９によるアクティブマトリクス型半
導体表示装置の作成工程例を示す図。

【図２７】 本発明のアクティブマトリクス型液晶表示
装置を組み込んだ電子機器の例を示す図。

【図２８】 本発明のアクティブマトリクス型液晶表示
装置を組み込んだ電子機器の例を示す図。

【図２９】 本発明のアクティブマトリクス型液晶表示
装置をフロント型プロジェクタおよびリア型プロジェク
タに組み込んだ例を示す図。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年１月２９日（２００１．１．２
９）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 半導体表示装置およびその駆動方法

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３３１Ｅ 29/786 Ｈ０４Ｎ 5/66 １０２Ｂ Ｈ０４Ｎ 5/66 １０２ Ｈ０１Ｌ 29/78 ６１２Ｂ ６１４

Claims (34)

【特許請求の範囲】
1. 【請求項１】複数の薄膜トランジスタで構成されたソー
   ス信号線駆動回路部と、 複数の薄膜トランジスタで構成されたゲート信号線駆動
   回路部と、 複数の画素薄膜トランジスタがマトリクス状に配置され
   た画素部と、 を有する半導体表示装置において、前記ゲート信号線駆
   動回路は、ゲート信号線１本につき少なくとも１つのト
   ライステートバッファを有し、 前記トライステートバッファは、 一対の、ｎチャネル型薄膜トランジスタとｐチャネル型
   薄膜トランジスタを有する第１の回路と、 一対の、ｎチャネル型薄膜トランジスタとｐチャネル型
   薄膜トランジスタを有する第２の回路とを有し、 前記第１の回路のｎチャネル型薄膜トランジスタのソー
   ス領域と前記第２の回路のｐチャネル型薄膜トランジス
   タのソース領域とが第１の接続点で電気的に接続され、 第１の電源が前記第１の回路のｐチャネル型薄膜トラン
   ジスタのソース領域に電気的に接続され、 第１の電源よりも低い電位を有する第２の電源が前記第
   １の接続点に電気的に接続され、 第２の電源よりも低い電位を有する第３の電源が前記第
   ２の回路のｎチャネル型薄膜トランジスタのソース領域
   に電気的に接続され、 前記第１の回路の出力信号線と、 前記第２の回路の出力信号線と、はともにゲート信号線
   に第２の接続点で電気的に接続されていることを特徴と
   する半導体表示装置。
2. 【請求項２】複数の薄膜トランジスタで構成されたソー
   ス信号線駆動回路部と、 複数の薄膜トランジスタで構成されたゲート信号線駆動
   回路部と、 複数の画素薄膜トランジスタがマトリクス状に配置され
   た画素部と、を有する半導体表示装置において、 前記ゲート信号線駆動回路は、ゲート信号線１本につき
   少なくとも１つのトライステートバッファを有し、 前記トライステートバッファは、 一対の、ｎチャネル型薄膜トランジスタとｐチャネル型
   薄膜トランジスタを有する第１の回路と、 一対の、ｎチャネル型薄膜トランジスタとｐチャネル型
   薄膜トランジスタを有する第２の回路と、を有し、 前記第１の回路のｎチャネル型薄膜トランジスタのソー
   ス領域と前記第２の回路のｐチャネル型薄膜トランジス
   タのソース領域とが第１の接続点で電気的に接続され、 第１の電源が前記第１の回路のｐチャネル型薄膜トラン
   ジスタのソース領域に電気的に接続され、 第１の電源よりも低い電位を有する第２の電源が前記第
   １の接続点に電気的に接続され、 第２の電源よりも低い電位を有する第３の電源が前記第
   ２の回路のｎチャネル型薄膜トランジスタのソース領域
   に電気的に接続され、 前記第１の回路の出力信号線と、 前記第２の回路の出力信号線と、はともにゲート信号線
   に第２の接続点で電気的に接続され、 前記第１の回路のｐチャネル型薄膜トランジスタのゲー
   トには、ゲート信号線選択パルスが入力され、 前記第１の回路のｎチャネル型薄膜トランジスタのゲー
   トには、第１の信号が入力され、 前記第２の回路のｐチャネル型薄膜トランジスタのゲー
   トには、第２の信号が入力され、 前記第２の回路のｎチャネル型薄膜トランジスタのゲー
   トには、第３の信号が入力され、 前記第３の信号は、 対向コモン反転駆動時において、対向電極の電位が高い
   電位にあるときのフレーム期間を第１のフレーム期間、
   前記対向電極の電位が低い電位にあるときのフレーム期
   間を第２のフレーム期間としたとき、 第１のフレーム期間から第２のフレーム期間に切り換る
   間の帰線期間内に入力され、 前記第２の信号は、 前記ゲート信号線選択パルスが入力される直前に入力さ
   れ、 前記第１の信号は、 前記第２のフレーム期間で、ゲート信号線選択パルスが
   出力されてから、前記第１のフレーム期間で、第２の信
   号が出力されるまでの間および、前記第１のフレーム期
   間で、ゲート信号線選択パルスが出力されてから、帰線
   期間で前記第３の信号が入力されるまでの間に入力され
   ることを特徴とする半導体表示装置。
3. 【請求項３】請求項１乃至２のいずれか１項に記載の半
   導体表示装置において、前記第１の信号は外部から直接
   信号を入力することにより得られることを特徴とする半
   導体表示装置。
4. 【請求項４】請求項１乃至２のいずれか１項に記載の半
   導体表示装置において、前記第１の信号は、前記ゲート
   信号線選択パルスと前記第３の信号とを論理回路に入力
   し、前記論理回路の出力によって得られる信号であるこ
   とを特徴とする半導体表示装置。
5. 【請求項５】請求項１乃至２のいずれか１項に記載の半
   導体表示装置において、前記第１の信号は前記ゲート信
   号線駆動回路に外部から供給される信号のうちの１つあ
   るいは複数の信号を論理回路に入力し、前記論理回路の
   出力によって得られる信号であることを特徴とする半導
   体表示装置。
6. 【請求項６】請求項１乃至２のいずれか１項に記載の半
   導体表示装置において、前記第１の信号は、前期ゲート
   信号線選択パルスと前記第３の信号とをリセット・セッ
   ト型フリップフロップ回路に入力し、続いて、前記リセ
   ット・セット型フリップフロップ回路の出力と前記ゲー
   ト信号線選択パルスとをＮＯＲ回路に入力し、前記ＮＯ
   Ｒ回路の出力によって得られることを特徴とする半導体
   表示装置。
7. 【請求項７】請求項１乃至２のいずれか１項に記載の半
   導体表示装置において、前記第２の信号は外部から直接
   信号を入力することにより得られることを特徴とする半
   導体表示装置。
8. 【請求項８】請求項１乃至２のいずれか１項に記載の半
   導体表示装置において、前記第２の信号は前記ゲート信
   号線選択パルスの前段に出力されるゲート信号線選択パ
   ルスであることを特徴とする半導体表示装置。
9. 【請求項９】請求項１乃至２のいずれか１項に記載の半
   導体表示装置において、前記第３の信号は外部から直接
   信号を入力することにより得られることを特徴とする半
   導体表示装置。
10. 【請求項１０】複数の薄膜トランジスタで構成されたソ
    ース信号線駆動回路部と、 複数の薄膜トランジスタで構成されたゲート信号線駆動
    回路部と、 複数の画素薄膜トランジスタがマトリクス状に配置され
    た画素部と、を有する半導体表示装置において、 前記ゲート信号線駆動回路は、ゲート信号線１本につき
    少なくとも１つのトライステートバッファを有し、 前記トライステートバッファは、 一対の、ｎチャネル型薄膜トランジスタとｐチャネル型
    薄膜トランジスタを有する第１の回路と、 一対の、ｎチャネル型薄膜トランジスタとｐチャネル型
    薄膜トランジスタを有する第２の回路と、 リセット・セット型フリップフロップ回路と、 ＮＯＲ回路と、を有し、 前記第１の回路のｎチャネル型薄膜トランジスタのソー
    ス領域と前記第２の回路のｐチャネル型薄膜トランジス
    タのソース領域とが第１の接続点で電気的に接続され、 第１の電源が前記第１の回路のｐチャネル型薄膜トラン
    ジスタのソース領域に電気的に接続され、 第１の電源よりも低い電位を有する第２の電源が前記第
    １の接続点に電気的に接続され、 第２の電源よりも低い電位を有する第３の電源が前記第
    ２の回路のｎチャネル型薄膜トランジスタのソース領域
    に電気的に接続され、 前記第１の回路の出力信号線と、 前記第２の回路の出力信号線と、はともにゲート信号線
    に第２の接続点で電気的に接続され、 前記第１の回路のｐチャネル型薄膜トランジスタのゲー
    トには、ゲート信号線選択パルスが入力され、 前記第１の回路のｎチャネル型薄膜トランジスタのゲー
    トには、第１の信号が入力され、 前記第２の回路のｐチャネル型薄膜トランジスタのゲー
    トには、第２の信号が入力され、 前記第２の回路のｎチャネル型薄膜トランジスタのゲー
    トには、第３の信号が入力され、 前記第３の信号は、 対向コモン反転駆動時において、対向コモン電極が高い
    電位にあるときのフレーム期間を第１のフレーム期間、
    前記対向コモン電極が低い電位にあるときのフレーム期
    間を第２のフレーム期間としたとき、 第１のフレーム期間から第２のフレーム期間に切り換る
    間の帰線期間内に入力され、 前記第２の信号は、 前記ゲート信号線選択パルスが入力される直前に入力さ
    れ、 前記第１の信号は、 リセット・セット型フリップフロップ回路のリセット信
    号入力線にゲート信号線選択パルスを入力し、セット信
    号入力線に第３の信号を入力して得られるセット出力信
    号と、前記ゲート信号線選択パルスと、 をＮＯＲ回路に入力して得られる、前記ＮＯＲ回路の出
    力信号が入力されることを特徴とする半導体表示装置。
11. 【請求項１１】請求項１０に記載の半導体表示装置にお
    いて、前記第２の信号は外部から直接信号を入力するこ
    とにより得られることを特徴とする半導体表示装置。
12. 【請求項１２】請求項１０に記載の半導体表示装置にお
    いて、前記第２の信号は前記ゲート信号線選択パルスの
    前段に出力されるゲート信号線選択パルスであることを
    特徴とする半導体表示装置
13. 【請求項１３】請求項１０に記載の半導体表示装置にお
    いて、前記第３の信号は外部から直接信号を入力するこ
    とにより得られることを特徴とする半導体表示装置。
14. 【請求項１４】複数の薄膜トランジスタで構成されたソ
    ース信号線駆動回路部と、 複数の薄膜トランジスタで構成されたゲート信号線駆動
    回路部と、 複数の画素薄膜トランジスタがマトリクス状に配置され
    た画素部と、を有する半導体表示装置において、 アクティブマトリクス回路を構成する画素ＴＦＴの駆動
    には、第１の電源電位と、第２の電源電位と、第３の電
    源電位との３種類の電位を用いることを特徴とする半導
    体表示装置の駆動方法。
15. 【請求項１５】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    携帯電話。
16. 【請求項１６】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    ビデオカメラ。
17. 【請求項１７】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    モバイルコンピュータ。
18. 【請求項１８】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    ヘッドマウントディスプレイ。
19. 【請求項１９】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    テレビ。
20. 【請求項２０】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    携帯書籍。
21. 【請求項２１】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    パーソナルコンピュータ。
22. 【請求項２２】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    デジタルカメラ。
23. 【請求項２３】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    ＤＶＤプレーヤー。
24. 【請求項２４】請求項１乃至請求項１３のいずれか１項
    に記載の前記半導体表示装置を用いることを特徴とする
    プロジェクタ。
25. 【請求項２５】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とする携帯電話。
26. 【請求項２６】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするビデオカメラ。
27. 【請求項２７】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするモバイルコンピュ
    ータ。
28. 【請求項２８】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするヘッドマウントデ
    ィスプレイ。
29. 【請求項２９】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするテレビ。
30. 【請求項３０】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とする携帯書籍。
31. 【請求項３１】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするパーソナルコンピ
    ュータ。
32. 【請求項３２】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするデジタルカメラ。
33. 【請求項３３】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするＤＶＤプレーヤ
    ー。
34. 【請求項３４】請求項１４に記載の前記半導体表示装置
    の駆動方法を用いることを特徴とするプロジェクタ。