JP2013122574A - 液晶表示装置 - Google Patents

Abstract

【課題】消費電力を低減することができ、フリッカの発生を低減することができる表示品位に優れた液晶表示装置を提供する。
【解決手段】液晶表示装置は、第１基板と、第２基板と、液晶層と、共通電極と、第１駆動回路３１と、第２駆動回路３２と、第１切替え回路４１と、第２切替え回路４２と、を備える。第１駆動回路３１及び第２駆動回路３２は、それぞれ、走査信号を出力し、第１補助容量電圧と第２補助容量電圧とを交互に出力する。第１切替え回路４１及び第２切替え回路４２は、それぞれ所定のフレーム期間毎に、第１状態と、第２状態とに、交互に切替えられる。
【選択図】図８

Description

本発明の実施形態は、液晶表示装置に関する。

一般に、画像表示装置として、液晶表示装置が用いられている。液晶表示装置は、薄型、軽量、低消費電力の特徴を活かして、携帯電話、スマートフォン、ＰＤＡ（パーソナル・デジタル・アシスタント）、パーソナルコンピュータ用のディスプレイ等に利用されている。液晶表示装置は、アレイ基板と、アレイ基板に対向配置された対向基板と、アレイ基板及び対向基板間に挟持された液晶層とを備えている。アレイ基板には、複数の走査線、複数の信号線、複数の補助容量線、画素スイッチング用の複数のＴＦＴ（薄膜トランジスタ）や複数の補助容量素子等が形成されている。

液晶表示装置において、容量結合駆動（ＣＣ駆動）が提案されている。ＣＣ駆動では、補助容量線の電位を変化させ、補助容量素子を通して画素電極に重畳電圧を与える。上記ＣＣ駆動を採用することにより、信号線に与える映像信号の振幅（電圧値）を低減することができ、これにより消費電力を低減することができる。なお、ＣＣ駆動は、極性反転駆動の一種でもあるため、液晶の焼付けの発生を防止することができる。

また、液晶表示装置において、ドット反転駆動が提案されている。上記ドット反転駆動を採用することにより、液晶表示装置、特に高画質の液晶表示装置において、フリッカと呼ばれるちらつきの発生を低減することができる。
さらに、液晶表示装置において、ＣＣ駆動とドット反転駆動を組合せた、容量結合ドット反転（ＣＣＤＩ）駆動が提案されている。

一方で、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２０１０−１１３２６４号公報 特開２００９−１９２８２２号公報

ところで、ＣＣＤＩ駆動を採用した場合、画素の構造によっては、液晶表示装置の表示品位が低下する場合がある。このため、ＣＣＤＩ駆動を採用すること無しに、消費電力を低減することができ、フリッカの発生を低減することができる表示品位に優れた液晶表示装置が求められている。

この発明は以上の点に鑑みなされたもので、その目的は、消費電力を低減することができ、フリッカの発生を低減することができる表示品位に優れた液晶表示装置を提供することにある。

一実施形態に係る液晶表示装置は、列方向に延出した複数の信号線と、行方向に延出した複数の走査線と、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子と、前記複数のスイッチング素子に電気的に接続された補助容量素子と、前記行方向に延出し前記複数の補助容量素子の一端と電気的に接続された複数の補助容量線と、前記複数のスイッチング素子及び複数の補助容量素子の他端に電気的に接続された複数の画素電極と、前記走査線に走査信号を出力し、前記補助容量線に第１補助容量電圧と第２補助容量電圧とを交互に出力する第１駆動回路及び第２駆動回路と、前記第１駆動回路に接続され、所定のフレーム期間毎に、前記複数の走査線の２Ｌ−１行目及び複数の補助容量線の２Ｌ−１行目に接続する第１状態と、前記複数の走査線の２Ｌ行目及び複数の補助容量線の２Ｌ行目に接続する第２状態とに、交互に切替える第１切替え回路と、
前記第２駆動回路に接続され、前記所定のフレーム期間毎に、前記第１状態と、前記第２状態とに、交互に切替える第２切替え回路と、を有した第１基板と、
前記第１基板に隙間を置いて対向配置された第２基板と、
前記第１基板及び第２基板間に挟持された液晶層と、
前記第１基板又は第２基板上に形成され定電圧であるコモン電圧に設定される共通電極と、を備える。

また、一実施形態に係る液晶表示装置は、列方向に延出した複数の信号線と、行方向に延出した複数の走査線と、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子と、前記複数のスイッチング素子に電気的に接続された補助容量素子と、前記行方向に延出し前記複数の補助容量素子の一端と電気的に接続された複数の補助容量線と、前記複数のスイッチング素子及び複数の補助容量素子の他端に電気的に接続された複数の画素電極と、 前記複数の走査線の４Ｌ−１行目及び４Ｌ行目に走査信号を与え、第１補助容量電圧及び第２補助容量電圧を出力する第１駆動回路と、
前記複数の走査線の４Ｌ−３行目及び４Ｌ−２行目に前期走査信号を与え、第１補助容量電圧及び第２補助容量電圧を出力する第２駆動回路と、
前記第１駆動回路と前記複数の補助容量線の前記４Ｌ−１行目及び４Ｌ行目とに接続された第１切替え回路と、
前記第２駆動回路と前記複数の補助容量線の前記４Ｌ−３行目及び４Ｌ−２行目とに接続された第２切替え回路と、を備えた第１基板と、
前記第１基板に隙間を置いて対向配置された第２基板と、
前記第１基板及び第２基板間に挟持された液晶層と、
前記第１基板又は第２基板上に形成され定電圧であるコモン電圧に設定される共通電極と、を備え、
ｋ番目の１フレーム期間に、前記第１切替え回路は前記複数の補助容量線の前記４Ｌ−１行目に前記第１補助容量電圧を与え前記複数の補助容量線の前記４Ｌ行目に前記第２補助容量電圧を与え、前記第２切替え回路は前記複数の補助容量線の前記４Ｌ−３行目に前記第１補助容量電圧を与え前記複数の補助容量線の前記４Ｌ−２行目に前記第２補助容量電圧を与え、
ｋ＋１番目の１フレーム期間に、前記第１切替え回路は前記複数の補助容量線の前記４Ｌ−１行目に前記第２補助容量電圧を与え前記複数の補助容量線の前記４Ｌ行目に前記第１補助容量電圧を与え、前記第２切替え回路は前記複数の補助容量線の前記４Ｌ−３行目に前記第２補助容量電圧を与え前記複数の補助容量線の前記４Ｌ−２行目に前記第１補助容量電圧を与える。

また、一実施形態に係る液晶表示装置は、列方向に延出した複数の信号線と、行方向に延出した複数の走査線と、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子と、前記複数のスイッチング素子に電気的に接続された補助容量素子と、前記行方向に延出し前記複数の補助容量素子の一端と電気的に接続された複数の補助容量線と、前記複数のスイッチング素子及び複数の補助容量素子の他端に電気的に接続された複数の画素電極と、を有した第１基板と、
前記第１基板に隙間を置いて対向配置された第２基板と、
前記第１基板及び第２基板間に挟持された液晶層と、
定電圧であるコモン電圧に設定される共通電極を有し、
それぞれ、走査信号を出力し、第１補助容量電圧と第２補助容量電圧とを交互に出力する第１駆動回路及び第２駆動回路と、
前記第１駆動回路に接続され、所定のフレーム期間毎に、前記複数の走査線の２Ｌ−１行目及び複数の補助容量線の２Ｌ−１行目に接続する第１状態と、前記複数の走査線の２Ｌ行目及び複数の補助容量線の２Ｌ行目に接続する第２状態とに、交互に切替える第１切替え回路と、
前記第２駆動回路に接続され、前記所定のフレーム期間毎に、前記第１状態と、前記第２状態とに、交互に切替える第２切替え回路と、を備え、
前記各画素電極は、列方向に延出した主画素電極を有し、
前記共通電極は、前記第２基板上に形成され前記行方向に前記主画素電極を挟んで位置し前記列方向に延出した複数の主共通電極を有している。

図１は、第１の実施形態に係る液晶表示装置の構成及び回路を概略的に示す図である。 図２は、図１に示したアレイ基板の概略構成を示す平面図である。 図３は、図２に示した画素を示す等価回路図である。 図４は、図１に示した液晶表示パネルを対向基板側から見たときの一画素の構造例を概略的に示す平面図である。 図５は、図４に示した液晶表示パネルをＶ−Ｖ線で切断したときの断面構造を概略的に示す断面図である。 図６は、図４に示した液晶表示パネルにおける画素電極と共通電極との間に形成される電界、及び、この電界による液晶分子のダイレクタと透過率との関係を説明するための図である。 図７は、上記アレイ基板の表示領域の外側を示す拡大平面図であり、切替え回路を示す回路図である。 図８は、上記アレイ基板の一部の概略構成を示す平面図であり、走査線、第１駆動回路、第２駆動回路、第１切替え回路及び第２切替え回路を示す図である。 図９は、上記第１の実施形態において、任意のｋ−１番目の１フレーム期間における画素及び走査線の一部を示す回路図であり、画素の極性、画素の突き抜け電圧の大小及び走査信号の入力方向を示す図である。 図１０は、上記第１の実施形態において、中間調ラスタ表示時のｋ−１番目の１フレーム期間における、１行目及び２行目の画素の保持電位をグラフで示す図である。 図１１は、上記第１の実施形態において、任意のｋ番目の１フレーム期間における画素及び走査線の一部を示す回路図であり、画素の極性、画素の突き抜け電圧の大小及び走査信号の入力方向を示す図である。 図１２は、上記第１の実施形態において、中間調ラスタ表示時のｋ番目の１フレーム期間における、１行目及び２行目の画素の保持電位をグラフで示す図である。 図１３は、上記第１の実施形態において、任意のｋ＋１番目の１フレーム期間における画素及び走査線の一部を示す回路図であり、画素の極性、画素の突き抜け電圧の大小及び走査信号の入力方向を示す図である。 図１４は、上記第１の実施形態において、中間調ラスタ表示時のｋ＋１番目の１フレーム期間における、１行目及び２行目の画素の保持電位をグラフで示す図である。 図１５は、上記第１の実施形態において、任意のｋ＋２番目の１フレーム期間における画素及び走査線の一部を示す回路図であり、画素の極性、画素の突き抜け電圧の大小及び走査信号の入力方向を示す図である。 図１６は、上記第１の実施形態において、中間調ラスタ表示時のｋ＋２番目の１フレーム期間における、１行目及び２行目の画素の保持電位をグラフで示す図である。 図１７は、上記第１駆動回路及び第１切替え回路の一部を拡大して示す回路図である。 図１８は、上記第２駆動回路及び第２切替え回路の一部を拡大して示す回路図である。 図１９は、第２の実施形態に係る液晶表示装置のアレイ基板の概略構成を示す平面図である。 図２０は、上記第２の実施形態において、任意のｋ番目の１フレーム期間における画素及び走査線の一部を示す回路図であり、画素の極性、画素の突き抜け電圧の大小及び走査信号の入力方向を示す図である。 図２１は、上記第２の実施形態において、中間調ラスタ表示時のｋ番目の１フレーム期間における、１行目乃至４行目の画素の保持電位をグラフで示す図である。 図２２は、上記第２の実施形態において、任意のｋ＋１番目の１フレーム期間における画素ＰＸ及び走査線Ｇの一部を示す回路図であり、画素の極性、画素の突き抜け電圧の大小及び走査信号の入力方向を示す図である。 図２３は、上記第２の実施形態において、中間調ラスタ表示時のｋ＋１番目の１フレーム期間における、１行目乃至４行目の画素の保持電位をグラフで示す図である。 図２４は、上記第２の実施形態に係る第１駆動回路の一部を拡大して示す回路図である。 図２５は、上記第２の実施形態に係る第２駆動回路の一部を拡大して示す回路図である。 図２６は、図４に示した画素の構造例の変形例を示す図であり、液晶表示パネルを対向基板側から見たときの一画素の他の構造例を概略的に示す平面図である。 図２７は、上記第１及び第２の実施形態に係る液晶表示装置の変形例を概略的に示す断面図である。

以下、図面を参照しながら第１の実施形態に係る液晶表示装置について詳細に説明する。図１は、第１の実施形態に係る液晶表示装置の構成及び回路を概略的に示す図である。図２は、図１に示したアレイ基板ＡＲの概略構成を示す平面図である。図３は、図２に示した画素ＰＸを示す等価回路図である。

図１乃至図３に示すように、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに所定の隙間を置いて対向配置された第２基板である対向基板ＣＴと、アレイ基板ＡＲ及び対向基板ＣＴ間に挟持された液晶層ＬＱと、を備えている。その他、液晶表示装置は、映像信号出力部としての信号線駆動回路９０と、制御部１００と、ＦＰＣ（flexible printed circuit）１１０とを備えている。液晶表示パネルＬＰＮは、画像を表示する表示領域Ｒ１を備えている。

表示領域Ｒ１は、アレイ基板ＡＲ、対向基板ＣＴ及び液晶層ＬＱに重なっている。表示領域Ｒ１において、アレイ基板ＡＲ及び対向基板ＣＴ間には、複数の画素ＰＸが位置している。複数の画素ＰＸは、列方向Ｙ及び行方向Ｘにマトリクス状に設けられ、ｍ×ｎ個配置されている（但し、ｍ及びｎは正の整数である）。

表示領域Ｒ１の外側の非表示領域Ｒ２において、アレイ基板ＡＲ側には、切替え回路１３、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１、第２切替え回路４２及びアウタリードボンディング（outer lead bonding）のパッド群（以下、ＯＬＢパッド群と称する）ｐＧが形成されている。この実施形態において、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１及び第２切替え回路４２は、走査線駆動回路及び補助容量線駆動回路として機能している。

液晶表示パネルＬＰＮは、表示領域Ｒ１において、ｎ本の走査線Ｇ（Ｇ１〜Ｇｎ）、ｎ本の補助容量線Ｃ（Ｃ１〜Ｃｎ）、ｍ本の信号線Ｓ（Ｓ１〜Ｓｍ）などを備えている。走査線Ｇ及び補助容量線Ｃは、例えば、行方向Ｘに沿って略直線的に延出している。これらの走査線Ｇ及び補助容量線Ｃは、行方向Ｘに交差する列方向Ｙに沿って交互に並列配置されている。ここでは、行方向Ｘと列方向Ｙとは互いに略直交している。

信号線Ｓは、走査線Ｇ及び補助容量線Ｃと交差している。信号線Ｓは、列方向Ｙに沿って略直線的に延出している。なお、走査線Ｇ、補助容量線Ｃ及び信号線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。走査線Ｇ、補助容量線Ｃ及び信号線Ｓは、表示領域Ｒ１の外側に引き出されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量ＣＳは、例えば補助容量線Ｃと、補助容量線Ｃに絶縁膜を介して対向配置された画素電極ＰＥとの間に形成されている。この場合、補助容量線Ｃ及び画素電極ＰＥが補助容量素子を形成している。

又は、保持容量ＣＳは、補助容量線Ｃと、補助容量線Ｃに絶縁膜を介して対向配置され画素電極ＰＥに接続された図示しない補助容量電極との間に形成されている。この場合、補助容量線Ｃ及び補助容量電極が補助容量素子を形成している。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、行方向Ｘと列方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、走査線Ｇ及び信号線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型ＴＦＴあるいはボトムゲート型ＴＦＴのいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの光透過性を有する導電材料によって形成されているが、アルミニウムなどの他の金属材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧（コモン電圧）を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、非表示領域Ｒ２に形成されている。共通電極ＣＥは、表示領域Ｒ１の外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

図４は、図１に示した液晶表示パネルＬＰＮを対向基板ＣＴ側から見たときの一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

図４に示すように、画素ＰＸは、破線で示したように、行方向Ｘに沿った長さが列方向Ｙに沿った長さよりも短い長方形状である。この実施形態において、画素ＰＸは、列方向に平行な長軸を有している。但し、画素ＰＸは、この実施形態に限定されるものではなく、列方向又は行方向に平行な長軸を有していればよい。

走査線Ｇ１及び走査線Ｇ２は、行方向Ｘに沿って延出している。補助容量線Ｃ１は、隣接する走査線Ｇ１と走査線Ｇ２との間に配置され、行方向Ｘに沿って延出している。信号線Ｓ１及び信号線Ｓ２は、列方向Ｙに沿って延出している。画素電極ＰＥは、隣接する信号線Ｓ１と信号線Ｓ２との間に配置されている。また、この画素電極ＰＥは、走査線Ｇ１と走査線Ｇ２との間に位置している。

図示した例では、画素ＰＸにおいて、信号線Ｓ１は左側端部に配置され、信号線Ｓ２は右側端部に配置されている。厳密には、信号線Ｓ１は当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、信号線Ｓ２は当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。また、画素ＰＸにおいて、走査線Ｇ１は上側端部に配置され、走査線Ｇ２は下側端部に配置されている。厳密には、走査線Ｇ１は当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、走査線Ｇ２は当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素の略中央部に配置されている。

スイッチング素子ＳＷは、図示した例では、走査線Ｇ１及び信号線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、走査線Ｇ１と信号線Ｓ１の交点に設けられ、そのドレイン配線は信号線Ｓ１及び補助容量線Ｃ１に沿って延長され、補助容量線Ｃ１と重なる領域に形成されたコンタクトホールＣＨを介して画素電極ＰＥと電気的に接続されている。このようなスイッチング素子ＳＷは、信号線Ｓ１及び補助容量線Ｃ１と重なる領域に設けられ、信号線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

複数の画素電極ＰＥは、行方向Ｘ及び列方向Ｙに間隔を置いて並べられている。複数の画素電極ＰＥは、それぞれ画素ＰＸの長軸に沿った方向に延出した主画素電極ＰＡを含んでいる。この実施形態において、主画素電極ＰＡは、列方向Ｙに沿って延出して形成されている。

また、この実施形態において、画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及びコンタクト部ＰＣを含んでいる。主画素電極ＰＡは、コンタクト部ＰＣから画素ＰＸの上側端部付近及び下側端部付近まで列方向Ｙに沿って直線的に延出している。このような主画素電極ＰＡは、行方向Ｘに沿って略同一の幅を有する帯状に形成されている。コンタクト部ＰＣは、補助容量線Ｃ１と重なる領域に位置し、コンタクトホールＣＨを介してスイッチング素子ＳＷと電気的に接続されている。このコンタクト部ＰＣは、主画素電極ＰＡよりも幅広に形成されている。

このような画素電極ＰＥは、信号線Ｓ１と信号線Ｓ２との略中間の位置、つまり、画素ＰＸの中央に配置されている。信号線Ｓ１と画素電極ＰＥとの行方向Ｘに沿った間隔は、信号線Ｓ２と画素電極ＰＥとの行方向Ｘに沿った間隔と略同等である。

共通電極ＣＥは、対向基板ＣＴ側に形成された複数の主共通電極ＣＡを含んでいる。一対の主共通電極ＣＡは、画素ＰＸの長軸に直交した方向に主画素電極ＰＡを挟んで位置し画素ＰＸの長軸に沿った方向に延出している。

この実施形態において、複数の主共通電極ＣＡは、Ｘ−Ｙ平面内において、行方向Ｘに間隔を置いて並べられ、行方向Ｘに複数の主画素電極ＰＡを挟み、それぞれ主画素電極ＰＡと略平行な列方向Ｙに沿って直線的に延出している。あるいは、主共通電極ＣＡは、信号線Ｓとそれぞれ対向するとともに主画素電極ＰＡと略平行に延出している。このような主共通電極ＣＡは、帯状に形成され、行方向Ｘに沿って略同一の幅を有する。

図示した例では、主共通電極ＣＡは、行方向Ｘに沿って２本平行に並んでおり、画素ＰＸの左右両端部にそれぞれ配置されている。以下では、これらの主共通電極ＣＡを区別するために、図中の左側の主共通電極をＣＡＬと称し、図中の右側の主共通電極をＣＡＲと称する。主共通電極ＣＡＬは信号線Ｓ１と対向し、主共通電極ＣＡＲは信号線Ｓ２と対向している。

画素ＰＸにおいて、主共通電極ＣＡＬは左側端部に配置され、主共通電極ＣＡＲは右側端部に配置されている。厳密には、主共通電極ＣＡＬは当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、主共通電極ＣＡＲは当該画素ＰＸとその右側に隣接する画素との境界に跨って配置されている。

画素電極ＰＥと主共通電極ＣＡとの位置関係に着目すると、画素電極ＰＥと主共通電極ＣＡとは、行方向Ｘに沿って交互に配置されている。これらの画素電極ＰＥと主共通電極ＣＡとは、互いに略平行に配置されている。このとき、Ｘ−Ｙ平面内において、主共通電極ＣＡのいずれも画素電極ＰＥとは重ならない。

すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の画素電極ＰＥが位置している。換言すると、一対の主共通電極（主共通電極ＣＡＬ及び主共通電極ＣＡＲ）は、画素電極ＰＥの直上の位置を挟んだ両側に配置されている。あるいは、画素電極ＰＥは、主共通電極ＣＡＬと主共通電極ＣＡＲとの間に配置されている。このため、主共通電極ＣＡＬ、主画素電極ＰＡ、及び、主共通電極ＣＡＲは、行方向Ｘに沿ってこの順に配置されている。

これらの画素電極ＰＥと共通電極ＣＥとの行方向Ｘに沿った間隔は略一定である。すなわち、主共通電極ＣＡＬと主画素電極ＰＡとの行方向Ｘに沿った間隔は、主共通電極ＣＡＲと主画素電極ＰＡとの行方向Ｘに沿った間隔と略同等である。

図５は、図４に示した液晶表示パネルＬＰＮをＶ−Ｖ線で切断したときの断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。
図５に示すように、液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライトユニット４が配置されている。バックライトユニット４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。信号線Ｓは、第１層間絶縁膜１１の上に形成され、第２層間絶縁膜１２によって覆われている。なお、図示しない走査線や補助容量線は、例えば、第１絶縁基板１０と第１層間絶縁膜１１の間に配置されている。画素電極ＰＥは、第２層間絶縁膜１２の上に形成されている。この画素電極ＰＥは、隣接する信号線Ｓのそれぞれの直上の位置よりもそれらの内側に位置している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、表示領域Ｒ１の略全体に亘って延在している。この第１配向膜ＡＬ１は、画素電極ＰＥなどを覆っており、第２層間絶縁膜１２の上にも配置されている。この実施形態において、第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。
なお、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部を備えていても良い。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、共通電極ＣＥ、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、画素電極ＰＥと対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、信号線Ｓ、走査線、補助容量線、スイッチング素子などの配線部に対向するように配置されている。ここでは、ブラックマトリクスＢＭは、列方向Ｙに沿って延出した部分のみが図示されているが、行方向Ｘに沿って延出した部分を備えていてもよい。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０Ａにおける開口部ＡＰに配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。行方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタＣＦＲは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタＣＦＢは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタＣＦＧは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。

共通電極ＣＥは、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成されている。この共通電極ＣＥと画素電極ＰＥとの垂直方向Ｚに沿った間隔は略一定である。垂直方向Ｚとは、行方向Ｘ及び列方向Ｙに直交する方向、あるいは、液晶表示パネルＬＰＮの法線方向である。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、表示領域Ｒ１の略全体に亘って延在している。この第２配向膜ＡＬ２は、共通電極ＣＥ及びオーバーコート層ＯＣなどを覆っている。この実施形態において、第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

これらの第１配向膜ＡＬ１及び第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるための配向処理（例えば、ラビングや光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１、及び、第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、互いに平行であって、互いに逆向きあるいは同じ向きである。例えば、これらの第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、図２に示したように、列方向Ｙと略平行であって、同じ向きである。

この実施形態において、第１配向膜ＡＬ１及び第２配向膜ＡＬ２は、それぞれ付近の液晶分子を列方向Ｙに初期配向させることができる。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、表示領域Ｒ１の外側のシール材ＳＢによって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。このような液晶層ＬＱは、例えば、正の誘電率異方性を有し、すなわちｐ型液晶で形成されている。

また、主画素電極ＰＡと主共通電極ＣＡとの行方向Ｘの間隔は、液晶層ＬＱの厚み（セルギャップ）よりも大きく、主画素電極ＰＡと主共通電極ＣＡとの間隔は、液晶層ＬＱの厚み（セルギャップ）の２倍以上の大きさを持つ。

アレイ基板ＡＲの外面、つまり、アレイ基板ＡＲを構成する第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着剤などにより貼付されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライトユニット４と対向する側に位置しており、バックライトユニット４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸（あるいは第１吸収軸）ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。

対向基板ＣＴの外面、つまり、対向基板ＣＴを構成する第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着剤などにより貼付されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸（あるいは第２吸収軸）ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。

第１偏光軸ＡＸ１と、第２偏光軸ＡＸ２とは、例えば、直交する位置関係にあるため、第１偏光板ＰＬ１及び第２偏光板ＰＬ２はクロスニコル配置されている。このとき、一方の偏光板は、例えば、その偏光軸が液晶分子の初期配向方向つまり第１配向処理方向ＰＤ１あるいは第２配向処理方向ＰＤ２と平行または直交するように配置されている。初期配向方向が列方向Ｙと平行である場合、一方の偏光板の偏光軸は、列方向Ｙと平行、あるいは、行方向Ｘと平行である。

図４において、（ａ）で示した例では、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向（列方向Ｙ）に対して直交する（つまり、行方向Ｘに平行となる）ように配置され、また、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、列方向Ｙと平行となる）ように配置されている。

また、図４において、（ｂ）で示した例では、第２偏光板ＰＬ２は、その第２偏光軸ＡＸ２が液晶分子ＬＭの初期配向方向（列方向Ｙ）に対して直交する（つまり、行方向Ｘに平行となる）ように配置され、また、第１偏光板ＰＬ１は、その第１偏光軸ＡＸ１が液晶分子ＬＭの初期配向方向に対して平行となる（つまり、列方向Ｙと平行となる）ように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。
図４及び図５に示すように、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに列方向Ｙと略平行な方向である。ＯＦＦ時においては、液晶分子ＬＭは、図４に破線で示したように、その長軸が列方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、列方向Ｙと平行（あるいは、列方向Ｙに対して０°）である。

図示した例のように、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が平行且つ同じ向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界として第１配向膜ＡＬ１の近傍及び第２配向膜ＡＬ２の近傍において対称となるようなプレチルト角を持って配向する（スプレイ配向）。

ここで、第１配向膜ＡＬ１を第１配向処理方向ＰＤ１に配向処理した結果、第１配向膜ＡＬ１の近傍における液晶分子ＬＭは第１配向処理方向ＰＤ１に初期配向され、第２配向膜ＡＬ２を第２配向処理方向ＰＤ２に配向処理した結果、第２配向膜ＡＬ２の近傍における液晶分子ＬＭは第２配向処理方向ＰＤ１に初期配向される。そして、第１配向処理方向ＰＤ１と第２配向処理方向ＰＤ２は互いに平行で且つ同じ向きである場合には、上述のように液晶分子ＬＭはスプレイ配向になり、上記したように液晶層ＬＱの中間部を境界として、アレイ基板ＡＲ上の第１配向膜ＡＬ１の近傍での液晶分子ＬＭの配向と対向基板ＣＴ上の第２配向膜ＡＬ２の近傍での液晶分子ＬＭの配向は、上下で対称となる。このため、基板の法線方向から傾いた方向においても光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

バックライトユニット４からのバックライトは、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光の偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態によって異なる。ＯＦＦ時においては、液晶層ＬＱを通過した光は、第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。

図４に示した例では、画素電極ＰＥと主共通電極ＣＡＬとの間の領域内の液晶分子ＬＭは、列方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲとの間の領域内の液晶分子ＬＭは、列方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、画素電極ＰＥを境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時には、バックライトユニット４から液晶表示パネルＬＰＮに入射したバックライトは、その一部が第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶層ＬＱに入射したバックライトは、その偏光状態が変化する。このようなＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

図６は、図４に示した液晶表示パネルＬＰＮにおける画素電極ＰＥと共通電極ＣＥとの間に形成される電界、及び、この電界による液晶分子ＬＭのダイレクタと透過率との関係を説明するための図である。

図６に示すように、ＯＦＦ状態では、液晶分子ＬＭは、列方向Ｙに略平行な方向に初期配向している。画素電極ＰＥと共通電極ＣＥとの間に電位差が形成されたＯＮ状態では、液晶分子ＬＭのダイレクタ（あるいは液晶分子ＬＭの長軸方向）が、Ｘ−Ｙ平面内で、第１偏光板ＰＬ１の第１偏光軸ＡＸ１及び第２偏光板ＰＬ２の第２偏光軸ＡＸ２に対して概ね４５°ずれた状態となったときに、液晶の光学的な変調率が最も高くなる（つまり、開口部での透過率が最大となる）。

図示した例では、ＯＮ状態となったとき、主共通電極ＣＡＬと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で４５°−２２５°の方位と略平行となり、主共通電極ＣＡＲと画素電極ＰＥとの間の液晶分子ＬＭのダイレクタはＸ−Ｙ平面内で１３５°−３１５°の方位と略平行となり、ピーク透過率が得られる。このとき、一画素あたりの透過率分布に着目すると、画素電極ＰＥ上及び共通電極ＣＥ上においては透過率が略ゼロとなる一方で、画素電極ＰＥと共通電極ＣＥとの間の電極間隙では、略全域に亘って高い透過率が得られる。

なお、信号線Ｓ１の直上に位置する主共通電極ＣＡＬ及び信号線Ｓ２の直上に位置する主共通電極ＣＡＲは、それぞれブラックマトリクスＢＭと対向しているが、これらの主共通電極ＣＡＬ及び主共通電極ＣＡＲは、ともにブラックマトリクスＢＭの行方向Ｘに沿った幅と同等以下の幅を有しており、ブラックマトリクスＢＭと重なる位置よりも画素電極ＰＥの側に延在していない。このため、一画素あたり、表示に寄与する開口部は、ブラックマトリクスＢＭの間もしくは信号線Ｓ１と信号線Ｓ２との間の領域のうち、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の領域に相当する。

次に、ＯＬＢパッド群ｐＧ、切替え回路１３、信号線駆動回路９０、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１、第２切替え回路４２、タイミング制御回路７０及びバッファ８０について説明する。なお、これらは、表示領域Ｒ１の外側に配置されている。ＯＬＢパッド群ｐＧ、切替え回路１３、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１、第２切替え回路４２、タイミング制御回路７０及びバッファ８０などを形成する際、画素ＰＸ等の形成時に同一材料を用いて同時に形成することができる。

図２に示すように、ＯＬＢパッド群ｐＧは、アレイ基板ＡＲ（第１絶縁基板１０）の周縁に沿って列状に配置された複数のパッドで形成されている。共通電極ＣＥは間接的にパッドに接続され、パッドを介して定電圧であるコモン電圧が共通電極ＣＥに印加される。

図７は、アレイ基板ＡＲの表示領域Ｒ１の外側を示す拡大平面図であり、切替え回路１３を示す回路図である。
図１、図２及び図７に示すように、切替え回路１３は、複数の切替え素子群５５を有し、切替え素子群５５はそれぞれ複数の切替え素子５６を有している。この実施形態において、切替え素子群５５はそれぞれ３つの切替え素子５６を有している。切替え回路１３は、１／３マルチプレクサ回路である。この実施形態では、切替え素子５６は、例えばｐチャネル型のＴＦＴで形成されているが、ｎチャネル型のＴＦＴで形成されていてもよい。

切替え回路１３は、複数の信号線Ｓに接続されている。また、切替え回路１３は、接続配線５７を介して信号線駆動回路９０に接続されている。ここでは、接続配線５７の本数は、信号線Ｓの本数の１／３である。

信号線駆動回路９０の出力（接続配線５７）１つ当たり３本の信号線Ｓを時分割駆動するよう、切替え素子５６は、制御信号ＡＳＷ１、ＡＳＷ２、ＡＳＷ３により、オン／オフが切替えられる。これら制御信号ＡＳＷ１乃至ＡＳＷ３は、制御部１００から、図示しない複数のパッド及びこれらのパッドに接続された複数の制御配線５８を介して切替え素子５６にそれぞれ与えられる。そして、制御部１００は、１水平走査期間（１Ｈ）に、切替え素子５６にオンの制御信号ＡＳＷ１乃至ＡＳＷ３を与え、行方向Ｘに並んだ画素ＰＸに所望の映像信号を書き込むものである。

信号線駆動回路９０は、ＩＣ（集積回路）で構成され、第１絶縁基板１０上に実装（ＣＯＧ実装）されている。上述したことから分かるように、信号線駆動回路９０は、間接的に複数の信号線Ｓに接続されている。信号線駆動回路９０は複数のパッドにも接続されている。信号線駆動回路９０は、複数のパッドを介して与えられる映像信号を切替え回路１３に伝達する。

図８は、アレイ基板ＡＲの一部の概略構成を示す平面図であり、走査線Ｇ、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１及び第２切替え回路４２を示す図である。

図２及び図８に示すように、第１駆動回路３１及び第２駆動回路３２は、第１絶縁基板１０上に形成され、複数の画素ＰＸを行方向Ｘに互いに挟んで位置し、走査信号を出力する。

第１切替え回路４１は、第１駆動回路３１及び複数の走査線Ｇ間に接続されている。第１切替え回路４１は、ｎ／２個の出力切替えスイッチ４１ａを有している。出力切替えスイッチ４１ａは、タイミング制御回路７０による制御に基づいて、詳しくはタイミング制御回路７０による制御によって第１駆動回路３１から与えられる出力切替え制御信号に基づいて、第１駆動回路３１及び複数の走査線Ｇ間の接続状態を切替える。

第２切替え回路４２は、第２駆動回路３２及び複数の走査線Ｇ間に接続されている。第２切替え回路４２は、ｎ／２個の出力切替えスイッチ４２ａを有している。出力切替えスイッチ４２ａは、タイミング制御回路７０による制御に基づいて、詳しくはタイミング制御回路７０による制御によって第２駆動回路３２から与えられる出力切替え制御信号に基づいて、第２駆動回路３２及び複数の走査線Ｇ間の接続状態を切替える。

図９は、任意のｋ−１番目の１フレーム期間における画素ＰＸ及び走査線Ｇの一部を示す回路図であり、画素ＰＸの極性、画素ＰＸの突き抜け電圧の大小及び走査信号ＳＬの入力方向を示す図である。

図９、並びに図２及び図８に示すように、ｋ−１番目の１フレーム期間において、２Ｌ−１（奇数）行目の複数の画素ＰＸの画素電極ＰＥに負極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に２Ｌ−１行目の補助容量線Ｃの電圧を、第１補助容量電圧から第２補助容量電圧に切り替える。同様に、２Ｌ（偶数）行目の複数の画素ＰＸの画素電極ＰＥに正極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に２Ｌ行目の補助容量線Ｃの電圧を、第２補助容量電圧から第１補助容量電圧に切り替える。

ここで、上記Ｌは、自然数である。また、本実施形態においては、第１補助容量電圧がハイレベルの電圧、第２補助容量電圧がローレベルの電圧である。したがって、第１補助容量電圧は、第２補助容量電圧より高い電圧である。また、保持期間に補助容量線Ｃの電圧を変化させた後の画素ＰＸの電圧が、コモン電圧Ｖｃｏｍより高い場合には正極性であり、コモン電圧Ｖｃｏｍより低いと負極性である。
なお、正極性の画素ＰＸには＋を、負極性の画素ＰＸには−を、それぞれ付してある。

また、この実施形態の液晶表示装置は、任意の画素ＰＸにおいて、スイッチング素子ＳＷがオフし次の走査信号によってスイッチング素子ＳＷがオンするまでの画素の保持期間中に補助容量線Ｃの電位を第１補助容量電圧から第２補助容量電圧に変化させる、あるいは、第２補助容量電圧から第１補助容量電圧に変化させることによって、画素ＰＸに重畳電圧を与える容量結合駆動（ＣＣ駆動）を採用している。

ｋ−１番目の１フレーム期間において、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ行目の走査線Ｇに走査信号ＳＬを出力させるように第１駆動回路３１及び走査線Ｇ間の接続状態を切替え、第２切替え回路４２は２Ｌ−１行目の走査線Ｇに走査信号ＳＬを出力させるように第２駆動回路３２及び走査線Ｇ間の接続状態を切替える。

言い換えると、第２切替え回路４２は、複数の走査線Ｇの２Ｌ−１行目及び複数の補助容量線Ｃの２Ｌ−１行目に接続される第１状態に切替えられる。第１切替え回路４１は、複数の走査線Ｇの２Ｌ行目及び複数の補助容量線Ｃの２Ｌ行目に接続される第２状態に切替えられる。

図１０は、中間調ラスタ表示時のｋ−１番目の１フレーム期間における、１行目及び２行目の画素ＰＸの保持電位をグラフで示す図である。
図１０及び図９に示すように、行方向Ｘにおける中央の画素ＰＸの保持電圧は、それぞれの極性の画素ＰＸの保持電圧のセンタである。１行目の中央の画素ＰＸの保持電位は、負極性の画素ＰＸの保持電位のセンタ（以下、負側センタと称する）である。２行目の中央の画素ＰＸの保持電位は、正極性の画素ＰＸの保持電位のセンタ（以下、正側センタと称する）である。

また、走査信号ＳＬが最初に入力される画素ＰＸの突き抜け電圧が最も大きく、走査信号ＳＬが最後に入力される画素ＰＸの突き抜け電圧が最も小さい。このため、１行目の右端（第１切替え回路４１側）の画素ＰＸの保持電位、２行目の右端の画素ＰＸの保持電位、１行目の左端（第２切替え回路４２側）の画素ＰＸの保持電位、及び２行目の左端の画素ＰＸの保持電位は、それぞれ図１０に示すようになる。

図１１は、任意のｋ番目の１フレーム期間における画素ＰＸ及び走査線Ｇの一部を示す回路図であり、画素ＰＸの極性、画素ＰＸの突き抜け電圧の大小及び走査信号ＳＬの入力方向を示す図である。

図１１、並びに図２及び図８に示すように、ｋ番目の１フレーム期間において、２Ｌ−１（奇数）行目の複数の画素ＰＸの画素電極ＰＥに正極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に２Ｌ−１行目の補助容量線Ｃの電圧を、第２補助容量電圧から第１補助容量電圧に切り替える。同様に、２Ｌ（偶数）行目の複数の画素ＰＸの画素電極ＰＥに負極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に２Ｌ行目の補助容量線Ｃの電圧を、第１補助容量電圧から第２補助容量電圧に切り替える。
なお、正極性の画素ＰＸには＋を、負極性の画素ＰＸには−を、それぞれ付してある。

ｋ番目の１フレーム期間において、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ行目の走査線Ｇに走査信号ＳＬを出力させるように第１駆動回路３１及び走査線Ｇ間の接続状態を維持し、第２切替え回路４２は２Ｌ−１行目の走査線Ｇに走査信号ＳＬを出力させるように第２駆動回路３２及び走査線Ｇ間の接続状態を維持する。

図１２は、中間調ラスタ表示時のｋ番目の１フレーム期間における、１行目及び２行目の画素ＰＸの保持電位をグラフで示す図である。
図１２及び図１１に示すように、行方向Ｘにおける中央の画素ＰＸの保持電圧は、それぞれの極性の画素ＰＸの保持電圧のセンタである。１行目の中央の画素ＰＸの保持電位は、正側センタである。２行目の中央の画素ＰＸの保持電位は、負側センタである。

また、走査信号ＳＬが最初に入力される画素ＰＸの突き抜け電圧が最も大きく、走査信号ＳＬが最後に入力される画素ＰＸの突き抜け電圧が最も小さいことに変わりはない。このため、１行目の右端の画素ＰＸの保持電位、２行目の右端の画素ＰＸの保持電位、１行目の左端の画素ＰＸの保持電位、及び２行目の左端の画素ＰＸの保持電位は、それぞれ図１２に示すようになる。

図１３は、任意のｋ＋１番目の１フレーム期間における画素ＰＸ及び走査線Ｇの一部を示す回路図であり、画素ＰＸの極性、画素ＰＸの突き抜け電圧の大小及び走査信号ＳＬの入力方向を示す図である。

図１３、並びに図２及び図８に示すように、ｋ＋１番目の１フレーム期間において、２Ｌ−１行目の複数の画素ＰＸの画素電極ＰＥに負極性の映像信号が与えられ、画素ＰＸのスイッチング素子ＳＷがオフした後の画素ＰＸの保持期間に２Ｌ−１行目の補助容量線Ｃの電圧を、第１補助容量電圧から第２補助容量電圧に切り替える。同様に、２Ｌ行目の複数の画素ＰＸの画素電極ＰＥに正極性の映像信号が与えられ、画素ＰＸのスイッチング素子ＳＷがオフした後の画素ＰＸの保持期間に２Ｌ行目の補助容量線Ｃの電圧を、第２補助容量電圧から第１補助容量電圧に切り替える。
なお、正極性の画素ＰＸには＋を、負極性の画素ＰＸには−を、それぞれ付してある。

ｋ＋１番目の１フレーム期間において、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ−１行目の走査線Ｇに走査信号ＳＬを出力させるように第１駆動回路３１及び走査線Ｇ間の接続状態を切替え、第２切替え回路４２は２Ｌ行目の走査線Ｇに走査信号ＳＬを出力させるように第２駆動回路３２及び走査線Ｇ間の接続状態を切替える。

図１４は、中間調ラスタ表示時のｋ＋１番目の１フレーム期間における、１行目及び２行目の画素ＰＸの保持電位をグラフで示す図である。
図１４及び図１３に示すように、行方向Ｘにおける中央の画素ＰＸの保持電圧は、それぞれの極性の画素ＰＸの保持電圧のセンタである。１行目の中央の画素ＰＸの保持電位は、負側センタである。２行目の中央の画素ＰＸの保持電位は、正側センタである。

また、走査信号ＳＬが最初に入力される画素ＰＸの突き抜け電圧が最も大きく、走査信号ＳＬが最後に入力される画素ＰＸの突き抜け電圧が最も小さいことに変わりはない。このため、１行目の右端の画素ＰＸの保持電位、２行目の右端の画素ＰＸの保持電位、１行目の左端の画素ＰＸの保持電位、及び２行目の左端の画素ＰＸの保持電位は、それぞれ図１４に示すようになる。

図１５は、任意のｋ＋２番目の１フレーム期間における画素ＰＸ及び走査線Ｇの一部を示す回路図であり、画素ＰＸの極性、画素ＰＸの突き抜け電圧の大小及び走査信号ＳＬの入力方向を示す図である。

図１５、並びに図２及び図８に示すように、ｋ＋２番目の１フレーム期間において、２Ｌ−１（奇数）行目の複数の画素ＰＸの画素電極ＰＥに正極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に２Ｌ−１行目の補助容量線Ｃの電圧を、第２補助容量電圧から第１補助容量電圧に切り替える。同様に、２Ｌ（偶数）行目の複数の画素ＰＸの画素電極ＰＥに負極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に２Ｌ行目の補助容量線Ｃの電圧を、第１補助容量電圧から第２補助容量電圧に切り替える。
なお、正極性の画素ＰＸには＋を、負極性の画素ＰＸには−を、それぞれ付してある。

ｋ＋２番目の１フレーム期間において、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ−１行目の走査線Ｇに走査信号ＳＬを出力させるように第１駆動回路３１及び走査線Ｇ間の接続状態を維持し、第２切替え回路４２は２Ｌ行目の走査線Ｇに走査信号ＳＬを出力させるように第２駆動回路３２及び走査線Ｇ間の接続状態を維持する。

図１６は、中間調ラスタ表示時のｋ＋２番目の１フレーム期間における、１行目及び２行目の画素ＰＸの保持電位をグラフで示す図である。
図１６及び図１５に示すように、行方向Ｘにおける中央の画素ＰＸの保持電圧は、それぞれの極性の画素ＰＸの保持電圧のセンタである。１行目の中央の画素ＰＸの保持電位は、正側センタである。２行目の中央の画素ＰＸの保持電位は、負側センタである。

また、走査信号ＳＬが最初に入力される画素ＰＸの突き抜け電圧が最も大きく、走査信号ＳＬが最後に入力される画素ＰＸの突き抜け電圧が最も小さいことに変わりはない。このため、１行目の右端の画素ＰＸの保持電位、２行目の右端の画素ＰＸの保持電位、１行目の左端の画素ＰＸの保持電位、及び２行目の左端の画素ＰＸの保持電位は、それぞれ図１６に示すようになる。
なお、以降の動作は、上述した連続する４フレーム期間の動作を繰り返すこととなる。例えば、ｋ＋３番目の１フレーム期間の動作は、上記ｋ−１番目の１フレーム期間の動作と同様となる。

本実施形態の液晶表示装置は、消費電力を低減する観点からＣＣ駆動を採用するとともに、極性反転駆動を採用しているため、焼き付き現象を抑制することができる。
図１０、図１２、図１４及び図１６に示すように、本実施形態では、連続するフレーム間で、各画素ＰＸの保持電位は異なるものである。しかしながら、２行単位で捉えると、連続するフレーム間でプロット点が同一となる場合がある。本実施形態では、ｋ番目の１フレームとｋ＋１番目の１フレームとの間や、ｋ＋２番目の１フレームとｋ＋３番目の１フレームとの間でプロット点が同一となる。上記のことから、連続するフレーム間において、２行単位での画素ＰＸの保持電位は同じであることが分かる。このため、中間調ラスタ表示時に、画面特に画面の左右端側でフリッカと呼ばれるちらつきの発生を低減できるものである。
上記のように液晶表示装置が形成されている。

次に、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１、第２切替え回路４２、タイミング制御回路７０及びバッファ８０の例について説明する。次に説明する例は、一例を挙げるものであり、この例に限定されるものではない。

図１７は、第１駆動回路３１及び第１切替え回路４１の一部を拡大して示す回路図である。
図１７、並びに図２及び図８に示すように、第１駆動回路３１は、第１順序回路としての順序回路７１、複数のバッファ７３及び複数のバッファ７４を有している。順序回路７１は、ｎ／２個のシフトレジスタ７２を有している。バッファ７３は、シフトレジスタ７２に一対一で接続されている。このため、第１駆動回路３１は、バッファ７３を介して走査信号を順番に与えることができる。また、第１駆動回路３１は、シフトレジスタ７２を介して出力切替え制御信号を順番に与えることができる。

第２補助容量電圧供給線ｗ４は、第１駆動回路３１の内部を延出して第１駆動回路３１を形成している。第２補助容量電圧供給線ｗ４の一端側は、第１駆動回路３１から外れて位置し、パッドｐ４に接続されている。第２補助容量電圧供給線ｗ４には、パッドｐ４を介して補助容量電圧Ｖｃ２が供給される。補助容量電圧Ｖｃ２のレベルは、２フレーム期間毎に、ハイレベル（第１補助容量電圧のレベル）とローレベル（第２補助容量電圧のレベル）とに交互に切替えられる。

複数の出力切替えスイッチ４１ａは、連続する２行分の走査線Ｇ及び補助容量線Ｃに対応して設けられている。出力切替えスイッチ４１ａは、スイッチング素子としてのＮＭＯＳトランジスタ７５と、スイッチング素子としてのＰＭＯＳトランジスタ７６と、スイッチング素子としてのＮＭＯＳトランジスタ７７と、スイッチング素子としてのＰＭＯＳトランジスタ７８と、を有している。

ＮＭＯＳトランジスタ７５は、バッファ７４及び２Ｌ−１行目の補助容量線Ｃ間に接続されている。ＰＭＯＳトランジスタ７６は、バッファ７４及び２Ｌ行目の補助容量線Ｃ間に接続されている。ＮＭＯＳトランジスタ７７は、バッファ７３及び２Ｌ−１行目の走査線Ｇ間に接続されている。ＰＭＯＳトランジスタ７８は、バッファ７３及び２Ｌ行目の走査線Ｇ間に接続されている。

ＮＭＯＳトランジスタ７５、７７及びＰＭＯＳトランジスタ７６、７８のオン・オフは、シフトレジスタ７２からの出力切替え制御信号（極性反転制御信号）に基づいて２フレーム期間毎に切替えられる。

図１８は、第２駆動回路３２及び第２切替え回路４２の一部を拡大して示す回路図である。
図１８、並びに図２及び図８に示すように、第２駆動回路３２は、第２順序回路としての順序回路８１、複数のバッファ８３及び複数のバッファ８４を有している。順序回路８１は、ｎ／２個のシフトレジスタ８２を有している。バッファ８３は、シフトレジスタ８２に一対一で接続されている。このため、第２駆動回路３２は、バッファ８３を介して走査信号を順番に与えることができる。また、第２駆動回路３１は、シフトレジスタ８２を介して出力切替え制御信号を順番に与えることができる。

第１補助容量電圧供給線ｗ５は、第２駆動回路３２の内部を延出して第２駆動回路３２を形成している。第１補助容量電圧供給線ｗ５の一端側は、第２駆動回路３２から外れて位置し、パッドｐ５に接続されている。第１補助容量電圧供給線ｗ５には、パッドｐ５を介して補助容量電圧Ｖｃ１が供給される。補助容量電圧Ｖｃ１のレベルは、２フレーム期間毎に、ハイレベル（第１補助容量電圧のレベル）とローレベル（第２補助容量電圧のレベル）とに交互に切替えられる。

複数の出力切替えスイッチ４２ａは、連続する２行分の走査線Ｇ及び補助容量線Ｃに対応して設けられている。出力切替えスイッチ４２ａは、スイッチング素子としてのＮＭＯＳトランジスタ８５と、スイッチング素子としてのＰＭＯＳトランジスタ８６と、スイッチング素子としてのＮＭＯＳトランジスタ８７と、スイッチング素子としてのＰＭＯＳトランジスタ８８と、を有している。

ＮＭＯＳトランジスタ８５は、バッファ８４及び２Ｌ−１行目の補助容量線Ｃ間に接続されている。ＰＭＯＳトランジスタ８６は、バッファ８４及び２Ｌ行目の補助容量線Ｃ間に接続されている。ＮＭＯＳトランジスタ８７は、バッファ８３及び２Ｌ−１行目の走査線Ｇ間に接続されている。ＰＭＯＳトランジスタ８８は、バッファ８３及び２Ｌ行目の走査線Ｇ間に接続されている。

ＮＭＯＳトランジスタ８５、８７及びＰＭＯＳトランジスタ８６、８８のオン・オフは、シフトレジスタ８２からの出力切替え制御信号（極性反転制御信号）に基づいて２フレーム期間毎に切替えられる。

ここで、ＮＭＯＳトランジスタ７５、７７、８５、８７、及びＰＭＯＳトランジスタ７６、７８、８６、８８は、トップゲート型ＴＦＴあるいはボトムゲート型ＴＦＴのいずれであってもよく、また、スイッチング素子ＳＷと同一材料を用いて同時に形成されてもよい。

図２、並びに図１７及び図１８に示すように、タイミング制御回路７０は、配線ｗ１、ｗ２を介してパッドｐ１、ｐ２に接続されている。タイミング制御回路７０には、制御部１００からパッドｐ１及び配線ｗ１を介して第１制御信号Ｃｏｎ１が与えられる。また、タイミング制御回路７０には、制御部１００からパッドｐ２及び配線ｗ２を介して第２制御信号Ｃｏｎ２が与えられる。

タイミング制御回路７０及びバッファ８０は、配線ｗ９で接続されている。バッファ８０及び第１駆動回路３１は、配線ｗ７で接続されている。バッファ８０及び第２駆動回路３２は、配線ｗ８で接続されている。

タイミング制御回路７０は、分周回路と、２段のシフトレジスタとを組合せることにより形成されている。タイミング制御回路７０は、第１制御信号Ｃｏｎ１及び第２制御信号Ｃｏｎ２が入力されることにより、互いに位相の異なる第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２を生成する。第１同期信号ＣＬＫ１に比べ第２同期信号ＣＬＫ２は、１水平走査期間、位相がずれている。タイミング制御回路７０は、第１同期信号ＣＬＫ１をバッファ８０を介して第１駆動回路３１に与え、第２同期信号ＣＬＫ２をバッファ８０を介して第２駆動回路３２に与える。

このため、第１駆動回路３１に第１同期信号ＣＬＫ１が与えられ、第２駆動回路３２に第２同期信号ＣＬＫ２が与えられた場合、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１及び第２切替え回路４２は、走査信号を複数の走査線Ｇに１行毎に順番に与えることができる。

また、この例では、上記の場合、第１駆動回路３１、第２駆動回路３２、第１切替え回路４１及び第２切替え回路４２は、第１補助容量電圧又は第２補助容量電圧を複数の補助容量線Ｃに１行毎に順番に与えることができる。詳しくは、ハイレベルの補助容量電圧Ｖｃ１又はローレベルの補助容量電圧Ｖｃ２を複数の補助容量線Ｃに１行毎に順番に与えたり、ローレベルの補助容量電圧Ｖｃ１又はハイレベルの補助容量電圧Ｖｃ２を複数の補助容量線Ｃに１行毎に順番に与えたりすることができる。

上記のように構成された第１の実施形態に係る液晶表示装置によれば、液晶表示装置は、アレイ基板ＡＲと、対向基板ＣＴと、液晶層ＬＱと、複数の画素ＰＸと、第１駆動回路３１と、第２駆動回路３２と、第１切替え回路４１と、第２切替え回路４２と、タイミング制御回路７０と、を備えている。本実施形態の液晶表示装置は消費電力を低減する観点からＣＣ駆動を採用するとともに、極性反転駆動を採用しているため、焼き付き現象を抑制することができる。

ｋ番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ行目の走査線Ｇに走査信号を出力させるように第１駆動回路３１及び走査線Ｇ間の接続状態を切替え、第２切替え回路４２は２Ｌ−１行目の走査線Ｇに走査信号を出力させるように第２駆動回路３２及び走査線Ｇ間の接続状態を切替えている。

ｋ＋１番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は、２Ｌ−１行目の走査線Ｇに走査信号を出力させるように第１駆動回路３１及び走査線Ｇ間の接続状態を切替え、第２切替え回路４２は、２Ｌ行目の走査線Ｇに走査信号を出力させるように第２駆動回路３２及び走査線Ｇ間の接続状態を切替えている。

第１補助容量電圧がハイレベルの電圧であり、第２補助容量電圧がローレベルの電圧である場合に、本実施形態の液晶表示装置は、１フレーム期間において画素が正極性の場合は、当該画素の保持期間に補助容量電圧Ｖｃ１（Ｖｃ２）を第２補助容量電圧から第１補助容量電圧に切り替える。この結果、画素の保持電圧は正極性となる。また、同様に画素が負極性の場合は、当該画素の保持期間に補助容量電圧Ｖｃ１（Ｖｃ２）を第１補助容量電圧から第２補助容量電圧に切り替える。この結果、画素の保持電圧は負極性となる。画素の保持期間中に補助容量線Ｃに与える電圧を切替えてＣＣ駆動を行うことができるため、信号線Ｓに与える映像信号の振幅を低減することができる。これにより、例えば、液晶表示装置の消費電力を低減することができる。

また、ＣＣ駆動を行うとともに、２フレーム期間毎に走査信号の入力方向を切替えている。２行単位の画素ＰＸの保持電位は連続するフレーム間（例えば、ｋ番目の１フレームとｋ＋１番目の１フレームとの間）で同じとなる。これにより、中間調ラスタ表示時におけるフリッカの発生を低減することができる。また、２行分の列方向Ｙの長さは僅かなため、横スジの発生を防止することができる。

また、第１切替え回路４１は第１駆動回路３１及び複数の補助容量線Ｃ間に接続され、第２切替え回路４２は第２駆動回路３２及び複数の補助容量線Ｃ間に接続されている。図１７及び図１８に示すように第１駆動回路３１、第２駆動回路３２、第１切替え回路４１及び第２切替え回路４２を形成することにより、次に示す第１切替え回路４１及び第２切替え回路４２の駆動により、補助容量線Ｃの電位を所望の値に１フレーム期間毎に切替えることができる。

ｋ−１番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ行目の補助容量線Ｃにハイレベルの補助容量電圧Ｖｃ２（第１補助容量電圧）が与えられるように第１駆動回路３１及び補助容量線Ｃ間の接続状態を調整し、第２切替え回路４２は２Ｌ−１行目の補助容量線Ｃにローレベルの補助容量電圧Ｖｃ１（第１補助容量電圧）が与えられるように第２駆動回路３２及び補助容量線Ｃ間の接続状態を調整している。

ｋ番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ行目の補助容量線Ｃにローレベルの補助容量電圧Ｖｃ２（第２補助容量電圧）が与えられるように第１駆動回路３１及び補助容量線Ｃ間の接続状態を維持し、第２切替え回路４２は２Ｌ−１行目の補助容量線Ｃにハイレベルの補助容量電圧Ｖｃ１（第１補助容量電圧）が与えられるように第２駆動回路３２及び補助容量線Ｃ間の接続状態を維持する。

ｋ＋１番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ−１行目の補助容量線Ｃにローレベルの補助容量電圧Ｖｃ２（第２補助容量電圧）が与えられるように第１駆動回路３１及び補助容量線Ｃ間の接続状態を切替え、第２切替え回路４２は２Ｌ行目の補助容量線Ｃにハイレベルの補助容量電圧Ｖｃ１（第１補助容量電圧）が与えられるように第２駆動回路３２及び補助容量線Ｃ間の接続状態を切替える。

ｋ＋２番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１切替え回路４１は２Ｌ−１行目の補助容量線Ｃにハイレベルの補助容量電圧Ｖｃ２（第１補助容量電圧）が与えられるように第１駆動回路３１及び補助容量線Ｃ間の接続状態を維持し、第２切替え回路４２は２Ｌ行目の補助容量線Ｃにローレベルの補助容量電圧Ｖｃ１（第２補助容量電圧）が与えられるように第２駆動回路３２及び補助容量線Ｃ間の接続状態を維持する。

また、本実施形態によれば、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率が得られるため、一画素あたりの透過率を十分に高くするためには、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することで対応することが可能となる。また、画素ピッチが異なる製品仕様に対しては、電極間距離を変更する（つまり、画素ＰＸの略中央に配置された画素電極ＰＥに対して主共通電極ＣＡの配置位置を変更する）ことで、図６に示したような透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、図６に示したように、ブラックマトリクスＢＭと重なる領域での透過率分布に着目すると、透過率が十分に低下している。これは、共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子がＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。したがって、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、アレイ基板ＡＲと対向基板ＣＴとの合わせずれが生じた際に、画素電極ＰＥを挟んだ両側の共通電極ＣＥとの水平電極間距離に差が生じることがある。しかしながら、このような合わせずれは、全ての画素ＰＸに共通に生じるため、画素ＰＸ間での電界分布に相違はなく、画像の表示に及ぼす影響はきわめて小さい。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することが可能となる。このため、隣接する画素間でカラーフィルタの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、主共通電極ＣＡは、それぞれ信号線Ｓと対向している。特に、主共通電極ＣＡＬ及び主共通電極ＣＡＲがそれぞれ信号線Ｓ１及び信号線Ｓ２の直上に配置されている場合には、主共通電極ＣＡＬ及び主共通電極ＣＡＲが信号線Ｓ１及び信号線Ｓ２よりも画素電極ＰＥ側に配置された場合と比較して、開口部ＡＰを拡大することができ、画素ＰＸの透過率を向上することが可能となる。

また、主共通電極ＣＡＬ及び主共通電極ＣＡＲをそれぞれ信号線Ｓ１及び信号線Ｓ２の直上に配置することによって、画素電極ＰＥと主共通電極ＣＡＬ及び主共通電極ＣＡＲとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。また、上記液晶表示装置は、高速応答性に優れ、上述したように配向安定性にも特化したものである。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

なお、ＯＮ時においても、画素電極ＰＥ上あるいは共通電極ＣＥ上では、横電界（斜め電界）はほとんど形成されない（あるいは、液晶分子ＬＭを駆動するのに十分な電界が形成されない）ため、液晶分子ＬＭは、ＯＦＦ時と同様に初期配向方向からほとんど動かない。このため、画素電極ＰＥ及び共通電極ＣＥがＩＴＯなどの光透過性の導電材料によって形成されていても、これらの領域ではバックライト光がほとんど透過せず、ＯＮ時において表示にほとんど寄与しない。したがって、画素電極ＰＥ及び共通電極ＣＥは、必ずしも透明な導電材料によって形成される必要はなく、アルミニウムや銀、銅などの導電材料を用いて形成しても良い。
上記のことから、消費電力を低減することができ、フリッカの発生を低減することができ、焼き付き現象を抑制することができる表示品位に優れた液晶表示装置を得ることができる。

ここで、上記第１の実施形態に係る液晶表示装置の変形例について説明する。例えば、ｋ−１番目の１フレーム期間の動作とｋ＋２番目の１フレーム期間の動作とを中止し、ｋ番目の１フレーム期間の動作とｋ＋１番目の１フレーム期間の動作とを繰り返すように液晶表示装置が構成されていてもよい。この場合、焼き付き現象を抑制する効果が得られないものの、消費電力を低減することができ、フリッカの発生を低減することができる表示品位に優れた液晶表示装置を得ることができる。

次に、第２の実施形態に係る液晶表示装置について詳細に説明する。この実施形態において、他の構成は上述した実施形態と同一であり、同一の部分には同一の符号を付してその詳細な説明を省略する。

図１９は、第２の実施形態に係る液晶表示装置のアレイ基板ＡＲの概略構成を示す平面図である。
図１９に示すように、液晶表示装置は、第１の実施形態と異なり、第１切替え回路４１及び第２切替え回路４２無しに形成されている。

次に、第１駆動回路３１及び第２駆動回路３２について説明する。
第１駆動回路３１は４Ｌ−１行目及び４Ｌ行目の走査線Ｇに接続され、第２駆動回路３２は４Ｌ−３行目及び４Ｌ−２行目の走査線Ｇに接続されている。

この実施形態において、第１駆動回路３１は４Ｌ−１行目及び４Ｌ行目の補助容量線Ｃにも接続され、第２駆動回路３２は４Ｌ−３行目及び４Ｌ−２行目の補助容量線Ｃにも接続されている。第１駆動回路３１及び第２駆動回路３２は、それぞれ、走査信号、第１補助容量電圧及び第２補助容量電圧を出力する。

第１駆動回路３１は、タイミング制御回路７０による制御に基づいて、４Ｌ−１行目及び４Ｌ行目の走査線Ｇに走査信号を出力し、４Ｌ−１行目及び４Ｌ行目の補助容量線Ｃに第１補助容量電圧又は第２補助容量電圧を出力する。詳しくは、第１駆動回路３１は、タイミング制御回路７０による制御によって第１駆動回路３１の内部で生成される極性反転制御信号に基づいて、４Ｌ−１行目及び４Ｌ行目の補助容量線Ｃに第１補助容量電圧又は第２補助容量電圧を出力する。

第２駆動回路３２は、タイミング制御回路７０による制御に基づいて、４Ｌ−３行目及び４Ｌ−２行目の走査線Ｇに走査信号を出力し、４Ｌ−３行目及び４Ｌ−２行目の補助容量線Ｃに第１補助容量電圧又は第２補助容量電圧を出力する。詳しくは、第２駆動回路３２は、タイミング制御回路７０による制御によって第２駆動回路３２の内部で生成される極性反転制御信号に基づいて、４Ｌ−３行目及び４Ｌ−２行目の補助容量線Ｃに第１補助容量電圧又は第２補助容量電圧を出力する。

図２０は、任意のｋ番目の１フレーム期間における画素ＰＸ及び走査線Ｇの一部を示す回路図であり、画素ＰＸの極性、画素ＰＸの突き抜け電圧の大小及び走査信号ＳＬの入力方向を示す図である。

図２０及び図１９に示すように、ｋ番目の１フレーム期間において、４Ｌ−３行目及び４Ｌ−１行目の複数の画素ＰＸの画素電極ＰＥに正極性の映像信号が与えられ、画素ＰＸのスイッチング素子ＳＷがオフした後の画素ＰＸの保持期間に４Ｌ−３行目及び４Ｌ−１行目の補助容量線Ｃの電圧を、第２補助容量電圧から第１補助容量電圧に切り替える。同様に、４Ｌ−２行目及び４Ｌ行目の複数の画素ＰＸに負極性の映像信号が与えられ、画素ＰＸのスイッチング素子ＳＷがオフした後の画素ＰＸの保持期間に４Ｌ−２行目及び４Ｌ行目の補助容量線Ｃの電圧を、第１補助容量電圧から第２補助容量電圧に切り替える。

また、この実施形態において、補助容量電圧Ｖｃ１が第１補助容量電圧（ハイレベルの電圧）であり、補助容量電圧Ｖｃ２が第２補助容量電圧（ローレベルの電圧）である場合に、本実施形態の液晶表示装置は、１フレーム期間において画素が正極性の場合は、当該画素の保持期間に補助容量電圧を補助容量電圧Ｖｃ２から補助容量電圧Ｖｃ１に切り替える。この結果、画素の保持電圧は正極性となる。また、同様に画素が負極性の場合は、当該画素の保持期間に補助容量電圧を補助容量電圧Ｖｃ１から補助容量電圧Ｖｃ２に切り替える。この結果、画素の保持電圧は負極性となる。画素の保持期間中に補助容量線Ｃの電位を変化させて画素電極ＰＥに重畳電圧を与える容量結合駆動（ＣＣ駆動）を採用している。

ｋ番目の１フレーム期間において、タイミング制御回路７０による制御に基づいて、第１駆動回路３１は４Ｌ−１行目及び４Ｌ行目の複数の走査線Ｇに走査信号を出力し、第２駆動回路３２は４Ｌ−３行目及び４Ｌ−２行目の複数の走査線Ｇに走査信号を出力する。

図２１は、中間調ラスタ表示時のｋ番目の１フレーム期間における、１行目乃至４行目の画素ＰＸの保持電位をグラフで示す図である。
図２１及び図２０に示すように、行方向Ｘにおける中央の画素ＰＸの保持電圧は、それぞれの極性の画素ＰＸの保持電圧のセンタである。１行目及び３行目の中央の画素ＰＸの保持電位は、正側センタである。２行目及び４行目の中央の画素ＰＸの保持電位は、負側センタである。

また、走査信号ＳＬが最初に入力される画素ＰＸの突き抜け電圧が最も大きく、走査信号ＳＬが最後に入力される画素ＰＸの突き抜け電圧が最も小さい。このため、１行目乃至４行目の右端（第１駆動回路３１側）の画素ＰＸの保持電位、及び１行目乃至４行目の左端（第２駆動回路３２側）の画素ＰＸの保持電位は、それぞれ図２１に示すようになる。

図２２は、任意のｋ＋１番目の１フレーム期間における画素ＰＸ及び走査線Ｇの一部を示す回路図であり、画素ＰＸの極性、画素ＰＸの突き抜け電圧の大小及び走査信号ＳＬの入力方向を示す図である。

図２２及び図１９に示すように、ｋ＋１番目の１フレーム期間において、４Ｌ−３行目及び４Ｌ−１行目の複数の画素ＰＸの画素電極ＰＥに負極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に４Ｌ−３行目及び４Ｌ−１行目の補助容量線Ｃの電圧を、第１補助容量電圧から第２補助容量電圧に切り替える。同様に、４Ｌ−２行目及び４Ｌ行目の複数の画素ＰＸの画素電極ＰＥに正極性の映像信号が与えられ、当該画素ＰＸのスイッチング素子ＳＷがオフした後の当該画素ＰＸの保持期間に４Ｌ−２行目及び４Ｌ行目の補助容量線Ｃの電圧を、第２補助容量電圧から第１補助容量電圧に切り替える。

ｋ＋１番目の１フレーム期間において、タイミング制御回路７０による制御に基づいて、第１駆動回路３１は４Ｌ−１行目及び４Ｌ行目の複数の走査線Ｇに走査信号を出力し、第２駆動回路３２は４Ｌ−３行目及び４Ｌ−２行目の複数の走査線Ｇに走査信号を出力する。

図２３は、中間調ラスタ表示時のｋ＋１番目の１フレーム期間における、１行目乃至４行目の画素ＰＸの保持電位をグラフで示す図である。
図２３及び図２２に示すように、行方向Ｘにおける中央の画素ＰＸの保持電圧は、それぞれの極性の画素ＰＸの保持電圧のセンタである。１行目及び３行目の中央の画素ＰＸの保持電位は、負側センタである。２行目及び４行目の中央の画素ＰＸの保持電位は、正側センタである。

また、走査信号ＳＬが最初に入力される画素ＰＸの突き抜け電圧が最も大きく、走査信号ＳＬが最後に入力される画素ＰＸの突き抜け電圧が最も小さいことに変わりはない。このため、１行目乃至４行目の右端の画素ＰＸの保持電位、及び１行目乃至４行目の左端の画素ＰＸの保持電位は、それぞれ図２３に示すようになる。

なお、以降の動作は、上述した連続する２フレーム期間の動作を繰り返すこととなる。例えば、ｋ＋２番目の１フレーム期間の動作は上記ｋ番目の１フレーム期間の動作と同様となり、ｋ＋３番目の１フレーム期間の動作は上記ｋ＋１番目の１フレーム期間の動作と同様となる。

液晶表示装置はＣＣ駆動を採用しているため、焼き付き現象を抑制することができる。
図２１及び図２３に示すように、ところで、連続するフレーム間で、各画素ＰＸの保持電位は異なるものである。しかしながら、４行単位で捉えるとプロット点が同一となることから、４行単位での画素ＰＸの保持電位は、連続するフレーム間で同じであることが分かる。このため、中間調ラスタ表示時に、画面特に画面の左右端側でフリッカの発生を低減できるものである。
上記のように液晶表示装置が形成されている。

次に、第１駆動回路３１、第２駆動回路３２、タイミング制御回路７０及びバッファ８０の例について説明する。次に説明する例は、一例を挙げるものであり、この例に限定されるものではない。

図２４は、第１駆動回路３１の一部を拡大して示す回路図である。
図２４及び図１９に示すように、第１駆動回路３１は、順序回路７１、複数の補助容量電源選択回路３１ａ、複数のバッファ７３及び複数のバッファ７４を有している。順序回路７１は、走査線Ｇと同数のｎ個のシフトレジスタ７２を有している。バッファ７３は、４Ｌ−１行目及び４Ｌ行目の複数の走査線Ｇに接続されている。バッファ７３は、シフトレジスタ７２に一対一で接続されている。このため、第１駆動回路３１は、バッファ７３を介して４Ｌ−１行目及び４Ｌ行目の複数の走査線Ｇに走査信号を順番に与えることができる。

第１補助容量電圧供給線ｗ３及び第２補助容量電圧供給線ｗ４は、第１駆動回路３１の内部を延出して第１駆動回路３１を形成している。第１補助容量電圧供給線ｗ３及び第２補助容量電圧供給線ｗ４の一端側は、それぞれ第１駆動回路３１から外れて位置し、パッドｐ３、ｐ４に接続されている。第１補助容量電圧供給線ｗ３には、パッドｐ３を介して補助容量電圧Ｖｃ１が供給される。第２補助容量電圧供給線ｗ４には、パッドｐ４を介して補助容量電圧Ｖｃ２が供給される。

補助容量電源選択回路３１ａは、４Ｌ−１行目及び４Ｌ行目の複数の補助容量線Ｃに対応して設けられている。補助容量電源選択回路３１ａは、４Ｌ−１行目及び４Ｌ行目の補助容量線Ｃに、補助容量電圧Ｖｃ１を与えるかどうか選択するＮＭＯＳトランジスタ７５と、補助容量電圧Ｖｃ２を与えるかどうか選択するＰＭＯＳトランジスタ７６とを有している。ＮＭＯＳトランジスタ７５及びＰＭＯＳトランジスタ７６のオン・オフは、シフトレジスタ７２からの極性反転制御信号に基づいて切替えられる。

補助容量電源選択回路３１ａは、それぞれバッファ７４を介して４Ｌ−１行目又は４Ｌ行目の補助容量線Ｃに接続されている。第１駆動回路３１は、１フレーム期間毎に補助容量電圧Ｖｃ１及び補助容量電圧Ｖｃ２を交互に４Ｌ−１行目又は４Ｌ行目の補助容量線Ｃに順番に与えるものである。

図２５は、第２駆動回路３２の一部を拡大して示す回路図である。
図２５及び図１９に示すように、第２駆動回路３２は、順序回路８１、複数の補助容量電源選択回路３２ａ、複数のバッファ８３及び複数のバッファ８４を有している。順序回路８１は、走査線Ｇと同数のｎ個のシフトレジスタ８２を有している。バッファ８３は、４Ｌ−３行目及び４Ｌ−２行目の複数の走査線Ｇに接続されている。バッファ８３は、シフトレジスタ８２に一対一で接続されている。このため、第２駆動回路３２は、バッファ８３を介して４Ｌ−３行目及び４Ｌ−２行目の複数の走査線Ｇに走査信号を順番に与えることができる。

第１補助容量電圧供給線ｗ５及び第２補助容量電圧供給線ｗ６は、第２駆動回路３２の内部を延出して第２駆動回路３２を形成している。第１補助容量電圧供給線ｗ５及び第２補助容量電圧供給線ｗ６の一端側は、それぞれ第２駆動回路３２から外れて位置し、パッドｐ５、ｐ６に接続されている。第１補助容量電圧供給線ｗ５には、パッドｐ５を介して補助容量電圧Ｖｃ１が供給される。第２補助容量電圧供給線ｗ６には、パッドｐ６を介して補助容量電圧Ｖｃ２が供給される。

補助容量電源選択回路３２ａは、４Ｌ−３行目及び４Ｌ−２行目の補助容量線Ｃに対応して設けられている。補助容量電源選択回路３２ａは、４Ｌ−３行目及び４Ｌ−２行目の補助容量線Ｃに、補助容量電圧Ｖｃ１を与えるかどうか選択するＮＭＯＳトランジスタ８５と、補助容量電圧Ｖｃ２を与えるかどうか選択するＰＭＯＳトランジスタ８６とを有している。ＮＭＯＳトランジスタ８５及びＰＭＯＳトランジスタ８６のオン・オフは、シフトレジスタ８２からの極性反転制御信号に基づいて切替えられる。

補助容量電源選択回路３２ａは、それぞれバッファ８４を介して４Ｌ−３行目及び４Ｌ−２行目の補助容量線Ｃに接続されている。第２駆動回路３２は、１フレーム期間毎に補助容量電圧Ｖｃ１及び補助容量電圧Ｖｃ２を交互に４Ｌ−３行目及び４Ｌ−２行目の補助容量線Ｃに順番に与えるものである。

図１９、並びに図２４及び図２５に示すように、タイミング制御回路７０は、分周回路と、３段のシフトレジスタとを組合せることにより形成されている。タイミング制御回路７０は、第１制御信号Ｃｏｎ１及び第２制御信号Ｃｏｎ２が入力されることにより、互いに位相の異なる第１同期信号ＣＬＫ１及び第２同期信号ＣＬＫ２を生成する。第１同期信号ＣＬＫ１に比べ第２同期信号ＣＬＫ２は、２水平走査期間、位相がずれている。タイミング制御回路７０は、第１同期信号ＣＬＫ１をバッファ８０を介して第１駆動回路３１に与え、第２同期信号ＣＬＫ２をバッファ８０を介して第２駆動回路３２に与える。

このため、第１駆動回路３１に第１同期信号ＣＬＫ１が与えられ、第２駆動回路３２に第２同期信号ＣＬＫ２が与えられた場合、第１駆動回路３１及び第２駆動回路３２は、走査信号を複数の走査線Ｇに１行毎に順番に与えることができる。

また、この例では、上記の場合、第１駆動回路３１及び第２駆動回路３２は、補助容量電圧Ｖｃ１又は補助容量電圧Ｖｃ２を複数の補助容量線Ｃに１行毎に順番に与えることができる。

上記のように構成された第２の実施形態に係る液晶表示装置によれば、液晶表示装置は、アレイ基板ＡＲと、対向基板ＣＴと、液晶層ＬＱと、複数の画素ＰＸと、第１駆動回路３１と、第２駆動回路３２と、タイミング制御回路７０と、を備えている。液晶表示装置は消費電力を低減する観点からＣＣ駆動を採用するとともに、極性反転駆動を採用しているため、焼き付き現象を抑制することができる。

ｋ番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１駆動回路３１は４Ｌ−１行目及び４Ｌ行目の複数の走査線Ｇに走査信号を出力し、第２駆動回路３２は４Ｌ−３行目及び４Ｌ−２行目の複数の走査線Ｇに走査信号を出力している。

ｋ＋１番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１駆動回路３１は４Ｌ−１行目及び４Ｌ行目の複数の走査線Ｇに走査信号を出力し、第２駆動回路３２は４Ｌ−３行目及び４Ｌ−２行目の複数の走査線Ｇに走査信号を出力している。

液晶表示装置は、上記のように１フレーム期間において画素が正極性の場合は、当該画素の保持期間に補助容量電圧を補助容量電圧Ｖｃ２から補助容量電圧Ｖｃ１に切り替える。この結果、画素の保持電圧は正極性となる。また、同様に画素が負極性の場合は、当該画素の保持期間に補助容量電圧を補助容量電圧Ｖｃ１から補助容量電圧Ｖｃ２に切り替える。この結果、画素の保持電圧は負極性となる。画素の保持期間中に補助容量線Ｃに与える電圧値を切替えてＣＣ駆動を行うことができるため、信号線Ｓに与える映像信号の振幅（電圧値）を低減することができる。これにより、例えば、液晶表示装置の消費電力を低減することができる。

また、ＣＣ駆動を行うとともに、第１駆動回路３１は４Ｌ−１行目及び４Ｌ行目の走査線Ｇに走査信号を出力し、第２駆動回路３２は４Ｌ−３行目及び４Ｌ−２行目の走査線Ｇに走査信号を出力しているため、４行単位の画素ＰＸの保持電位は連続するフレーム間で同じとなる。これにより、中間調ラスタ表示時におけるフリッカの発生を低減することができる。また、画素ピッチ（列方向Ｙの画素ピッチ）を狭くできる場合、４行分の列方向Ｙの長さは僅かなため、横スジの発生を抑制することができる。

また、図２４及び図２５に示すように第１駆動回路３１及び第２駆動回路３２を形成することにより、次に示す第１駆動回路３１及び第２駆動回路３２の駆動により、補助容量線Ｃの電位を所望の値に１フレーム期間毎に切替えることができる。

ｋ番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１駆動回路３１は４Ｌ−１行目の補助容量線Ｃに第１補助容量電圧を与え４Ｌ行目の補助容量線Ｃに第２補助容量電圧を与え、第２駆動回路３２は４Ｌ−３行目の補助容量線Ｃに第１補助容量電圧を与え４Ｌ−２行目の補助容量線Ｃに第２補助容量電圧を与える。

ｋ＋１番目の１フレーム期間に、タイミング制御回路７０による制御に基づいて、第１駆動回路３１は４Ｌ−１行目の補助容量線Ｃに第２補助容量電圧を与え４Ｌ行目の補助容量線Ｃに第１補助容量電圧を与え、第２駆動回路３２は４Ｌ−３行目の補助容量線Ｃに第２補助容量電圧を与え４Ｌ−２行目の補助容量線Ｃに第１補助容量電圧を与える。

その他、上記液晶表示装置は、上記第１の実施形態に係る液晶表示装置と同様の効果を得ることができる。
上記のことから、消費電力を低減することができ、フリッカの発生を低減することができ、焼き付き現象を抑制することができる表示品位に優れた液晶表示装置を得ることができる。

なお、この発明は上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化可能である。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
例えば、第１駆動回路３１（第１切替え回路４１）及び第２駆動回路３２（第２切替え回路４２）の位置は、逆でってもよい。

上記の例では、液晶分子ＬＭの初期配向方向が列方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向は、図４に示したように、列方向Ｙを斜めに交差する斜め方向Ｄであっても良い。ここで、列方向Ｙに対する初期配向方向Ｄのなす角度θ１は、０°より大きく４５°より小さい角度である。なお、角度θ１については、５°〜３０°程度、より望ましくは２０°以下とすることが液晶分子ＬＭの配向制御の観点で極めて有効である。つまり、液晶分子ＬＭの初期配向方向は、列方向Ｙに対して０°乃至２０°の範囲内の方向と略平行であることが望ましい。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、負の誘電率異方性を有し、すなわちｎ型液晶で形成されていてもよい。この場合、少なくとも画素電極ＰＥが、行方向Ｘに延出して形成された副画素電極を有することにより、電界によって極角及び方位角の両方を規定でき、液晶分子の配向規制力を強くすることができるため、プーリングの発生を抑えることができる。但し、詳しい説明は省略するが、誘電率異方性が正負逆となる関係上、ｎ型液晶の場合、上記角度θ１が４５°〜９０°、望ましくは７０°以上とすることが好ましい。

画素ＰＸの構造は、図４に示した例に限定されるものではなく種々変形可能である。
図２６は、図４に示した画素ＰＸの構造例の変形例を示す図であり、液晶表示パネルＬＰＮを対向基板ＣＴ側から見たときの一画素ＰＸの他の構造例を概略的に示す平面図である。

図２６に示すように、この構造例は、図４に示した構造例と比較して、画素電極ＰＥが十字状に形成された点、及び、共通電極ＣＥが一画素ＰＸを取り囲むように格子状に形成された点で相違している。

すなわち、画素電極ＰＥは、互いに電気的に接続された主画素電極ＰＡ及び副画素電極ＰＢを備えている。主画素電極ＰＡは、列方向Ｙに長手方向を持ち、副画素電極ＰＢから画素ＰＸの上側端部付近及び下側端部付近まで列方向Ｙに沿って直線的に延出している。副画素電極ＰＢは、行方向Ｘに沿って延出している。この副画素電極ＰＢは、補助容量線Ｃ１と重なる領域に位置し、コンタクトホールＣＨを介してスイッチング素子と電気的に接続されている。図示した例では、副画素電極ＰＢが画素ＰＸの略中央に設けられ、画素電極ＰＥは十字状に形成されている。

共通電極ＣＥは、上記した主共通電極ＣＡの他に、列方向Ｙに副画素電極ＰＢを挟んで位置し行方向Ｘに延出して形成された一対の副共通電極ＣＢを有している。副共通電極ＣＢは、対向基板ＣＴに備えられている。これらの主共通電極ＣＡ及び副共通電極ＣＢは、一体的あるいは連続的に形成されている。副共通電極ＣＢは、走査線Ｇの各々と対向している。図示した例では、副共通電極ＣＢは行方向Ｘに沿って２本平行に並んでおり、以下では、これらを区別するために、図中の上側の副共通電極をＣＢＵと称し、図中の下側の副共通電極をＣＢＢと称する。副共通電極ＣＢＵは、画素ＰＸの上側端部に配置され、走査線Ｇ１と対向している。つまり、副共通電極ＣＢＵは、当該画素ＰＸとその上側に隣接する画素との境界に跨って配置されている。また、副共通電極ＣＢＢは、画素ＰＸの下側端部に配置され、走査線Ｇ２と対向している。つまり、副共通電極ＣＢＢは、当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。

画素電極ＰＥと共通電極ＣＥとの位置関係に着目すると、主画素電極ＰＡと主共通電極ＣＡとは行方向Ｘに沿って交互に配置され、副画素電極ＰＢと副共通電極ＣＢとは列方向Ｙに沿って交互に配置されている。すなわち、隣接する主共通電極ＣＡＬ及び主共通電極ＣＡＲの間には、１本の主画素電極ＰＡが位置し、行方向Ｘに沿って主共通電極ＣＡＬ、主画素電極ＰＡ、及び主共通電極ＣＡＲの順に並んでいる。また、隣接する副共通電極ＣＢＢ及び副共通電極ＣＢＵの間には、１本の副画素電極ＰＢが位置し、列方向Ｙに沿って副共通電極ＣＢＢ、副画素電極ＰＢ、及び、副共通電極ＣＢＵの順に並んでいる。液晶層ＬＱはｐ型液晶で形成されている。

このような構造例によれば、ＯＦＦ時において列方向Ｙに初期配向していた液晶分子ＬＭは、ＯＮ時に画素電極ＰＥと共通電極ＣＥとの間に形成される電界の影響を受け、その長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。画素電極ＰＥと主共通電極ＣＡＬ及び副共通電極ＣＢＢとで囲まれた領域内の液晶分子ＬＭは、列方向Ｙに対して時計回りに回転し、図中の左下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲ及び副共通電極ＣＢＢとで囲まれた領域内の液晶分子ＬＭは、列方向Ｙに対して反時計回りに回転し、図中の右下を向くように配向する。画素電極ＰＥと主共通電極ＣＡＬ及び副共通電極ＣＢＵとで囲まれた領域内の液晶分子ＬＭは、列方向Ｙに対して反時計回りに回転し、図中の左上を向くように配向する。画素電極ＰＥと主共通電極ＣＡＲ及び副共通電極ＣＢＵとで囲まれた領域内の液晶分子ＬＭは、列方向Ｙに対して時計回りに回転し、図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、図４に示した例よりも多くのドメインを形成することが可能となり、視野角を拡大することが可能となり、また、図４に示した例よりも液晶分子の配向規制力を強くすることができる。
また、図２６に示した画素ＰＸの構成では、液晶層ＬＱをｎ型液晶で形成してもよく、この場合も、十分に強い液晶分子の配向規制力を得ることができる。

共通電極ＣＥは、さらに電極を備えていてもよい。例えば、図４及び図５に示す画素ＰＸを例に説明すると、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられ主共通電極ＣＡと対向する（あるいは信号線Ｓと対向する）第２主共通電極（シールド電極）を備えていても良い。この第２主共通電極は、主共通電極ＣＡと略平行に延出し、しかも、主共通電極ＣＡと同電位である。このような第２主共通電極を設けることにより、信号線Ｓからの不所望な電界をシールドすることが可能である。

また、共通電極ＣＥは、対向基板ＣＴに備えられた主共通電極ＣＡに加えて、アレイ基板ＡＲに備えられ走査線Ｇや補助容量線Ｃと対向する第２副共通電極（シールド電極）を備えていても良い。第２副共通電極は、主共通電極ＣＡと交差する方向に延出し、しかも、主共通電極ＣＡと同電位である。このような第２副共通電極を設けたことにより、走査線Ｇや補助容量線Ｃからの不所望な電界をシールドすることが可能である。このような第２主共通電極や第２副共通電極を備えた構成によれば、更なる表示品位の劣化を抑制することが可能となる。

上記の例では、ＩＰＳ（In-Plane Switching）モードとは異なる手法にて横電界モードあるいは斜め電界モードを採る液晶表示装置について説明したが、液晶表示装置の表示モードは上記の例に限定されるものではなく種々変形可能である。例えば、液晶表示装置は、ＭＶＡ（Multi-domain Vertically Aligned）モード、ＦＦＳ（Fringe Field Switching）モード、ＴＮ（Twisted Nematic）モードを採用することも可能であり、この場合も上述した効果を得ることができる。

図２７は、上記第１及び第２の実施形態に係る液晶表示装置の変形例を概略的に示す断面図である。
図２７に示すように、液晶表示装置は、液晶表示パネルＬＰＮと、センシング基板３０と、保護板４０と、接着材５０、６０と、を備えていてもよい。
液晶表示パネルＬＰＮは、上述した第１及び第２の実施形態に係る液晶表示パネルＬＰＮの何れかであり、ここでは、第１の実施形態に係る液晶表示パネルＬＰＮと同様に形成されている。

センシング基板３０は、液晶表示パネルＬＰＮの表示面に対向している。センシング基板３０は、表示領域Ｒ１に重なった入力領域Ｒ３を有している。センシング基板３０は、タッチパネルとしての機能を備え、入力領域Ｒ３に入力された個所の位置情報を検出する。

接着材５０は、液晶表示パネルＬＰＮ及びセンシング基板３０を接合するものである。保護板４０は、センシング基板３０に対向している。保護板４０は、センシング基板３０の入力面（液晶表示パネルＬＰＮの表示面）側を装飾するものであり、すなわち液晶表示装置の外観を飾るものである。保護板４０は、平型であり、ガラスやアクリル樹脂などの透明な絶縁材料で形成されている。接着材６０は、センシング基板３０及び保護板４０を接合するものである。

センシング基板３０の位置検出方式としては、静電容量方式、抵抗感圧方式などを利用することができる。入力手段２００としては、操作者の指や導体などを挙げることができ、位置検出方式に合ったものを選択すればよい。何れの方式においても、液晶表示パネルＬＰＮからセンシング基板３０に不所望に作用するノイズは小さい方がよい。

そこで、上述したように、液晶表示装置はＣＣ駆動を採用していることから信号線Ｓに与える映像信号の振幅（電圧値）を低減でき、すなわちＣＣ駆動を採用しない場合に比べて映像信号の電位の変動を抑制できる。映像信号の電位の変動により、液晶表示パネルＬＰＮからセンシング基板３０に不所望に作用するノイズを小さくすることができるため、センシング基板３０の位置検出機能の低下を抑制することができる。

ＬＰＮ…液晶表示パネル、ＰＸ…画素、ＡＲ…アレイ基板、Ｇ…走査線、Ｃ…補助容量線、Ｓ…信号線、ＰＥ…画素電極、ＰＡ…主画素電極、ＣＴ…対向基板、ＣＥ…共通電極、ＣＡ…主共通電極、ＬＱ…液晶層、４…バックライトユニット、３１…第１駆動回路、３１ａ…第１補助容量電源選択回路、３２…第２駆動回路、３２ａ…第２補助容量電源選択回路、４１…第１切替え回路、４２…第２切替え回路、４１ａ，４２ａ…出力切替えスイッチ、７０…タイミング制御回路、７１，８１…順序回路、７２，８２…シフトレジスタ、１００…制御部、ＣＳ…保持容量、Ｖｃ１…補助容量電圧、Ｖｃ２…補助容量電圧、Ｖｃｏｍ…コモン電圧、Ｒ１…表示領域、Ｘ…行方向、Ｙ…列方向。

Claims (19)

1. 列方向に延出した複数の信号線と、行方向に延出した複数の走査線と、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子と、前記複数のスイッチング素子に電気的に接続された補助容量素子と、前記行方向に延出し前記複数の補助容量素子の一端と電気的に接続された複数の補助容量線と、前記複数のスイッチング素子及び複数の補助容量素子の他端に電気的に接続された複数の画素電極と、前記走査線に走査信号を出力し、前記補助容量線に第１補助容量電圧と第２補助容量電圧とを交互に出力する第１駆動回路及び第２駆動回路と、前記第１駆動回路に接続され、所定のフレーム期間毎に、前記複数の走査線の２Ｌ−１行目及び複数の補助容量線の２Ｌ−１行目に接続する第１状態と、前記複数の走査線の２Ｌ行目及び複数の補助容量線の２Ｌ行目に接続する第２状態とに、交互に切替える第１切替え回路と、
   前記第２駆動回路に接続され、前記所定のフレーム期間毎に、前記第１状態と、前記第２状態とに、交互に切替える第２切替え回路と、を有した第１基板と、
   前記第１基板に隙間を置いて対向配置された第２基板と、
   前記第１基板及び第２基板間に挟持された液晶層と、
   前記第１基板又は第２基板上に形成され定電圧であるコモン電圧に設定される共通電極と、を備える液晶表示装置。
2. 前記第１切替え回路及び第２切替え回路を、それぞれ前記第１状態と、前記第２状態とに切替えるタイミングを制御するタイミング制御回路をさらに備えている請求項１に記載の液晶表示装置。
3. 前記第１切替え回路及び第２切替え回路は、互い違いに前記第１状態と、前記第２状態とに切替えられる請求項１に記載の液晶表示装置。
4. 前記所定のフレーム期間は、２フレーム期間である請求項１に記載の液晶表示装置。
5. 前記第１駆動回路及び第２駆動回路は、２フレーム期間毎に前記第１補助容量電圧と前記第２補助容量電圧とを互い違いに出力する請求項４に記載の液晶表示装置。
6. 前記第１駆動回路及び第２駆動回路は、前記第１状態と前記第２状態とのそれぞれの２番目の１フレーム期間において、前記第１補助容量電圧及び第２補助容量電圧の一方から他方に切替えて出力する請求項５に記載の液晶表示装置。
7. 前記第１駆動回路、第２駆動回路、第１切替え回路及び第２切替え回路は、前記走査信号を、前記複数の走査線に１行毎に順番に与える請求項１に記載の液晶表示装置。
8. 前記第１切替え回路が前記第２状態にあり、前記第２切替え回路が前記第１状態にあるｋ番目の１フレーム期間に、前記第１駆動回路は前記走査信号及び前記第２補助容量電圧を出力し、前記第２駆動回路は前記走査信号及び前記第１補助容量電圧を出力し、
   ｋ＋１番目の１フレーム期間に、前記第１切替え回路は前記第１状態に切替えられ、前記第２切替え回路は前記第２状態に切替えられ、前記第１駆動回路は前記走査信号及び前記第２補助容量電圧を出力し、前記第２駆動回路は前記走査信号及び前記第１補助容量電圧を出力する請求項１に記載の液晶表示装置。
9. 前記ｋ番目の１フレーム期間に、前記複数の画素電極の前記２Ｌ−１行目に正極性の映像信号が与えられ、前記複数の画素電極の前記２Ｌ行目に負極性の映像信号が与えられ、
   前記ｋ＋１番目の１フレーム期間に、前記複数の画素電極の前記２Ｌ−１行目に負極性の映像信号が与えられ、前記複数の画素電極の前記２Ｌ行目に正極性の映像信号が与えられる請求項８に記載の液晶表示装置。
10. ｋ−１番目の１フレーム期間に、前記第１切替え回路は前記第２状態に切替えられ、前記第２切替え回路は前記第１状態に切替えられ、前記第１駆動回路は前記走査信号及び前記第１補助容量電圧を出力し、前記第２駆動回路は前記走査信号及び前記第２補助容量電圧を出力し、
    ｋ＋２番目の１フレーム期間に、前記第１切替え回路は前記第１状態に維持され、前記第２切替え回路は前記第２状態に維持され、前記第１駆動回路は前記走査信号及び前記第１補助容量電圧を出力し、前記第２駆動回路は前記走査信号及び前記第２補助容量電圧を出力する請求項８に記載の液晶表示装置。
11. 前記ｋ−１番目の１フレーム期間に、前記複数の画素電極の前記２Ｌ−１行目に負極性の映像信号が与えられ、前記複数の画素電極の前記２Ｌ行目に正極性の映像信号が与えられ、
    前記ｋ番目の１フレーム期間に、前記複数の画素電極の前記２Ｌ−１行目に正極性の映像信号が与えられ、前記複数の画素電極の前記２Ｌ行目に負極性の映像信号が与えられ、
    前記ｋ＋１番目の１フレーム期間に、前記複数の画素電極の前記２Ｌ−１行目に負極性の映像信号が与えられ、前記複数の画素電極の前記２Ｌ行目に正極性の映像信号が与えられ、
    前記ｋ＋２番目の１フレーム期間に、前記複数の画素電極の前記２Ｌ−１行目に正極性の映像信号が与えられ、前記複数の画素電極の前記２Ｌ行目に負極性の映像信号が与えられる請求項１０に記載の液晶表示装置。
12. 列方向に延出した複数の信号線と、行方向に延出した複数の走査線と、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子と、前記複数のスイッチング素子に電気的に接続された補助容量素子と、前記行方向に延出し前記複数の補助容量素子の一端と電気的に接続された複数の補助容量線と、前記複数のスイッチング素子及び複数の補助容量素子の他端に電気的に接続された複数の画素電極と、 前記複数の走査線の４Ｌ−１行目及び４Ｌ行目に走査信号を与え、第１補助容量電圧及び第２補助容量電圧を出力する第１駆動回路と、
    前記複数の走査線の４Ｌ−３行目及び４Ｌ−２行目に前期走査信号を与え、第１補助容量電圧及び第２補助容量電圧を出力する第２駆動回路と、
    前記第１駆動回路と前記複数の補助容量線の前記４Ｌ−１行目及び４Ｌ行目とに接続された第１切替え回路と、
    前記第２駆動回路と前記複数の補助容量線の前記４Ｌ−３行目及び４Ｌ−２行目とに接続された第２切替え回路と、を備えた第１基板と、
    前記第１基板に隙間を置いて対向配置された第２基板と、
    前記第１基板及び第２基板間に挟持された液晶層と、
    前記第１基板又は第２基板上に形成され定電圧であるコモン電圧に設定される共通電極と、を備え、
    ｋ番目の１フレーム期間に、前記第１切替え回路は前記複数の補助容量線の前記４Ｌ−１行目に前記第１補助容量電圧を与え前記複数の補助容量線の前記４Ｌ行目に前記第２補助容量電圧を与え、前記第２切替え回路は前記複数の補助容量線の前記４Ｌ−３行目に前記第１補助容量電圧を与え前記複数の補助容量線の前記４Ｌ−２行目に前記第２補助容量電圧を与え、
    ｋ＋１番目の１フレーム期間に、前記第１切替え回路は前記複数の補助容量線の前記４Ｌ−１行目に前記第２補助容量電圧を与え前記複数の補助容量線の前記４Ｌ行目に前記第１補助容量電圧を与え、前記第２切替え回路は前記複数の補助容量線の前記４Ｌ−３行目に前記第２補助容量電圧を与え前記複数の補助容量線の前記４Ｌ−２行目に前記第１補助容量電圧を与えることを特徴とする液晶表示装置。
13. 前記第１駆動回路及び第２駆動回路は、前記走査信号を、前記複数の走査線に１行毎に順番に与える請求項１２に記載の液晶表示装置。
14. 列方向に延出した複数の信号線と、行方向に延出した複数の走査線と、前記複数の信号線及び複数の走査線に電気的に接続された複数のスイッチング素子と、前記複数のスイッチング素子に電気的に接続された補助容量素子と、前記行方向に延出し前記複数の補助容量素子の一端と電気的に接続された複数の補助容量線と、前記複数のスイッチング素子及び複数の補助容量素子の他端に電気的に接続された複数の画素電極と、を有した第１基板と、
    前記第１基板に隙間を置いて対向配置された第２基板と、
    前記第１基板及び第２基板間に挟持された液晶層と、
    定電圧であるコモン電圧に設定される共通電極を有し、
    それぞれ、走査信号を出力し、第１補助容量電圧と第２補助容量電圧とを交互に出力する第１駆動回路及び第２駆動回路と、
    前記第１駆動回路に接続され、所定のフレーム期間毎に、前記複数の走査線の２Ｌ−１行目及び複数の補助容量線の２Ｌ−１行目に接続する第１状態と、前記複数の走査線の２Ｌ行目及び複数の補助容量線の２Ｌ行目に接続する第２状態とに、交互に切替える第１切替え回路と、
    前記第２駆動回路に接続され、前記所定のフレーム期間毎に、前記第１状態と、前記第２状態とに、交互に切替える第２切替え回路と、を備え、
    前記各画素電極は、列方向に延出した主画素電極を有し、
    前記共通電極は、前記第２基板上に形成され前記行方向に前記主画素電極を挟んで位置し前記列方向に延出した複数の主共通電極を有している液晶表示装置。
15. 前記共通電極は、前記第１基板上に形成され前記列方向に延出し前記複数の主共通電極と前記複数の信号線との間に位置した複数の他の主共通電極をさらに有している請求項１４に記載の液晶表示装置。
16. 前記各画素電極は、前記第１基板上に形成され前記主画素電極に接続され前記行方向に延出した副画素電極をさらに有している請求項１４に記載の液晶表示装置。
17. 前記主画素電極及び副画素電極は、互いに交差し十字状に形成されている請求項１６に記載の液晶表示装置。
18. 前記共通電極は、前記第２基板上に形成され前記列方向に前記副画素電極を挟んで位置し前記行方向に沿って延出した複数の副共通電極をさらに有している請求項１６に記載の液晶表示装置。
19. 前記共通電極は、前記第１基板上に形成され前記行方向に延出し前記複数の副共通電極と前記複数の走査線との間に位置した複数の他の副共通電極をさらに有している請求項１８に記載の液晶表示装置。

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