JP5941756B2 - 液晶表示装置 - Google Patents

Description

本発明の実施形態は、液晶表示装置に関する。

近年、平面表示装置が盛んに開発されており、中でも液晶表示装置は、軽量、薄型、低消費電力等の利点から特に注目を集めている。特に、各画素にスイッチング素子を組み込んだアクティブマトリクス型液晶表示装置においては、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードやＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界（フリンジ電界も含む）を利用した構造が注目されている。このような横電界モードの液晶表示装置は、アレイ基板に形成された画素電極と対向電極とを備え、アレイ基板の主面に対してほぼ平行な横電界で液晶分子をスイッチングする。

このような横電界モードに対して、アレイ基板に形成された画素電極と、対向基板に形成された対向電極との間に、横電界あるいは斜め電界を形成し、液晶分子をスイッチングする技術も提案されている。

特開２０００−０８１６４１号公報 特開２００９−１９２８２２号公報 特開２０１１−２０９４５４号公報

本実施形態の目的は、表示品位の劣化を抑制することが可能な液晶表示装置を提供することにある。

本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続された第１画素電極と、前記第１画素電極を覆う層間絶縁膜と、前記層間絶縁膜上に位置し前記第１画素電極と電気的に接続され第２方向に沿って延出した主画素電極を備えた第２画素電極と、前記ソース配線に沿って延出した第１主共通電極と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備え、前記第１画素電極は、前記主画素電極よりも前記ソース配線及び前記第１主共通電極の近くに位置する縁部を有することを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続された画素電極と、前記ソース配線に沿って延出した第１主共通電極と、前記第１主共通電極を覆う層間絶縁膜と、前記層間絶縁膜上に位置し前記第１主共通電極に沿って延出し前記第１主共通電極と同電位の第２主共通電極と、を備えた第１基板と、前記第１基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

本実施形態によれば、
第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記スイッチング素子と電気的に接続された第１画素電極と、前記ソース配線に沿って延出し前記ソース配線の線幅よりも大きい電極幅を有し前記ソース配線と重なる位置から前記画素電極側に延在した第１主共通電極と、前記第１画素電極及び前記第１主共通電極を覆う層間絶縁膜と、前記層間絶縁膜上に位置し前記第１画素電極と電気的に接続され第２方向に沿って延出した主画素電極を備えた第２画素電極と、を備えた第１基板と、第２方向に沿って延出し前記第１主共通電極と同電位であり前記第１主共通電極の上方に位置した第３主共通電極を備えた第２基板と、前記第１基板と前記第２基板との間に保持された液晶層と、を備えたことを特徴とする液晶表示装置が提供される。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。 図２は、図１に示したアレイ基板を対向基板側から見たときの一画素の第１構成例を概略的に示す平面図である。 図３は、図１に示した対向基板における一画素の構造例を概略的に示す平面図である。 図４は、図３のＡ−Ｂ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図５は、図３のＣ−Ｄ線で切断した液晶表示パネルの断面構造を概略的に示す断面図である。 図６は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構成例を概略的に示す平面図である。 図７は、図１に示したアレイ基板を対向基板側から見たときの一画素の他の構成例を概略的に示す平面図である。 図８は、図１に示したアレイ基板を対向基板側から見たときの一画素の第２構成例を概略的に示す平面図である。 図９は、図８のＥ−Ｆ線で切断した液晶表示パネルの断面構造の主要部を簡略化した断面図である。 図１０は、図８のＧ−Ｈ線で切断した液晶表示パネルの断面構造の主要部を簡略化した断面図である。 図１１は、図１に示したアレイ基板を対向基板側から見たときの一画素の第３構成例を概略的に示す平面図である。 図１２は、図１１のＩ−Ｊ線で切断した液晶表示パネルの断面構造の主要部を簡略化した断面図である。 図１３は、図１１のＫ−Ｌ線で切断した液晶表示パネルの断面構造の主要部を簡略化した断面図である。 図１４は、図１１のＩ−Ｊ線で切断した液晶表示パネルの他の断面構造の主要部を簡略化した断面図である。 図１５は、図１１のＩ−Ｊ線で切断した液晶表示パネルの他の断面構造の主要部を簡略化した断面図である。 図１６は、図３のＡ−Ｂ線で切断した液晶表示パネルの他の断面構造の主要部を簡略化した断面図である。 図１７は、図８のＥ−Ｆ線で切断した液晶表示パネルの他の断面構造の主要部を簡略化した断面図である。 図１８は、図１１のＩ−Ｊ線で切断した液晶表示パネルの他の断面構造の主要部を簡略化した断面図である。 図１９は、図１１のＩ−Ｊ線で切断した液晶表示パネルの他の断面構造の主要部を簡略化した断面図である。 図２０は、図１１のＩ−Ｊ線で切断した液晶表示パネルの他の断面構造の主要部を簡略化した断面図である。 図２１は、本実施形態において導入したクロストーク率の定義を説明するための図である。

以下、本実施形態について、図面を参照しながら詳細に説明する。なお、各図において、同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する説明は省略する。

図１は、本実施形態における液晶表示装置の構成及び等価回路を概略的に示す図である。

すなわち、液晶表示装置は、アクティブマトリクスタイプの液晶表示パネルＬＰＮを備えている。液晶表示パネルＬＰＮは、第１基板であるアレイ基板ＡＲと、アレイ基板ＡＲに対向して配置された第２基板である対向基板ＣＴと、これらのアレイ基板ＡＲと対向基板ＣＴとの間に保持された液晶層ＬＱと、を備えている。このような液晶表示パネルＬＰＮは、画像を表示するアクティブエリアＡＣＴを備えている。このアクティブエリアＡＣＴは、ｍ×ｎ個のマトリクス状に配置された複数の画素ＰＸによって構成されている（但し、ｍ及びｎは正の整数である）。

液晶表示パネルＬＰＮは、アクティブエリアＡＣＴにおいて、ゲート配線Ｇ（Ｇ１〜Ｇｎ）、補助容量線Ｃ（Ｃ１〜Ｃｎ）、ソース配線Ｓ（Ｓ１〜Ｓｍ）などを備えている。ゲート配線Ｇは、例えば、第１方向Ｘに沿って略直線的に延出している。ゲート配線Ｇ及び補助容量線Ｃは、第１方向Ｘに交差する第２方向Ｙに沿って間隔をおいて隣接し、交互に並列配置されている。ここでは、第１方向Ｘと第２方向Ｙとは互いに直交している。ソース配線Ｓは、ゲート配線Ｇ及び補助容量線Ｃと交差している。ソース配線Ｓは、第２方向Ｙに沿って略直線的に延出している。なお、ゲート配線Ｇ、補助容量線Ｃ、及び、ソース配線Ｓは、必ずしも直線的に延出していなくても良く、それらの一部が屈曲していてもよい。

各ゲート配線Ｇは、アクティブエリアＡＣＴの外側に引き出され、ゲートドライバＧＤに接続されている。各ソース配線Ｓは、アクティブエリアＡＣＴの外側に引き出され、ソースドライバＳＤに接続されている。これらのゲートドライバＧＤ及びソースドライバＳＤの少なくとも一部は、例えば、アレイ基板ＡＲに形成され、コントローラを内蔵した駆動ＩＣチップ２と接続されている。

各画素ＰＸは、スイッチング素子ＳＷ、画素電極ＰＥ、共通電極ＣＥなどを備えている。保持容量Ｃｓは、例えば補助容量線Ｃと画素電極ＰＥとの間に形成される。補助容量線Ｃは、補助容量電圧が印加される電圧印加部ＶＣＳと電気的に接続されている。

なお、本実施形態においては、液晶表示パネルＬＰＮは、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成であり、これらの画素電極ＰＥと共通電極ＣＥとの間に形成される電界を主に利用して液晶層ＬＱの液晶分子をスイッチングする。画素電極ＰＥと共通電極ＣＥとの間に形成される電界は、第１方向Ｘと第２方向Ｙとで規定されるＸ−Ｙ平面あるいは基板主面に対してわずかに傾いた斜め電界（あるいは、基板主面にほぼ平行な横電界）である。

スイッチング素子ＳＷは、例えば、ｎチャネル薄膜トランジスタ（ＴＦＴ）によって構成されている。このスイッチング素子ＳＷは、ゲート配線Ｇ及びソース配線Ｓと電気的に接続されている。このようなスイッチング素子ＳＷは、トップゲート型あるいはボトムゲート型のいずれであっても良い。また、スイッチング素子ＳＷの半導体層は、例えば、ポリシリコンによって形成されているが、アモルファスシリコンによって形成されていても良い。

画素電極ＰＥは、各画素ＰＸに配置され、スイッチング素子ＳＷに電気的に接続されている。共通電極ＣＥは、例えばコモン電位であり、液晶層ＬＱを介して複数の画素ＰＸの画素電極ＰＥに対して共通に配置されている。このような画素電極ＰＥ及び共通電極ＣＥは、例えば、インジウム・ティン・オキサイド（ＩＴＯ）やインジウム・ジンク・オキサイド（ＩＺＯ）などの透明な導電材料によって形成されても良いし、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銀（Ａｇ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）などの不透明な配線材料によって形成されても良い。

アレイ基板ＡＲは、共通電極ＣＥに電圧を印加するための給電部ＶＳを備えている。この給電部ＶＳは、例えば、アクティブエリアＡＣＴの外側に形成されている。共通電極ＣＥは、アクティブエリアＡＣＴの外側に引き出され、図示しない導電部材を介して、給電部ＶＳと電気的に接続されている。

次に、アクティブエリアに配置される一画素の第１構成例について説明する。

図２は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの第１構成例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。

アレイ基板ＡＲは、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、スイッチング素子ＳＷ、画素電極ＰＥ、第１配向膜ＡＬ１などを備えている。図示した例では、アレイ基板ＡＲは、さらに、共通電極ＣＥの一部である第１共通電極ＣＥ１を備えている。

ゲート配線Ｇ１及びゲート配線Ｇ２は、第２方向Ｙに沿って間隔をおいて配置され、それぞれ第１方向Ｘに沿って延出している。補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置し、第１方向Ｘに沿って延出している。図示した例では、補助容量線Ｃ１は、ゲート配線Ｇ１とゲート配線Ｇ２との略中間に位置している。つまり、ゲート配線Ｇ１と補助容量線Ｃ１との第２方向Ｙに沿った間隔は、ゲート配線Ｇ２と補助容量線Ｃ１との第２方向Ｙに沿った間隔と略同等である。ソース配線Ｓ１及びソース配線Ｓ２は、第１方向Ｘに沿って間隔をおいて配置され、それぞれ第２方向Ｙに沿って延出している。画素電極ＰＥは、隣接するソース配線Ｓ１とソース配線Ｓ２との間に配置されている。また、この画素電極ＰＥは、ゲート配線Ｇ１とゲート配線Ｇ２との間に位置している。

図示した例では、画素ＰＸは、図中の破線で示したように、ゲート配線Ｇ１及びゲート配線Ｇ２とソース配線Ｓ１及びソース配線Ｓ２とが成すマス目の領域に相当し、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状である。画素ＰＸの第１方向Ｘに沿った長さはソース配線Ｓ１とソース配線Ｓ２との第１方向Ｘに沿ったピッチに相当し、画素ＰＸの第２方向Ｙに沿った長さはゲート配線Ｇ１とゲート配線Ｇ２との第２方向Ｙに沿ったピッチに相当する。

図示した画素ＰＸにおいて、ソース配線Ｓ１は左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置され、ソース配線Ｓ２は右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ１は上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置され、ゲート配線Ｇ２は下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置されている。補助容量線Ｃ１は、画素ＰＸの略中央部に配置されている。

図示した例のスイッチング素子ＳＷは、ゲート配線Ｇ１及びソース配線Ｓ１に電気的に接続されている。このスイッチング素子ＳＷは、ゲート配線Ｇ１とソース配線Ｓ１の交点に設けられ、図示しない半導体層を備えている。半導体層は、例えば、ポリシリコンによって形成され、ソース配線Ｓ１の下方に位置し、ゲート配線Ｇ１と交差し、補助容量線Ｃ１の下方に延出している。スイッチング素子ＳＷのソース電極は、ソース配線Ｓ１のうち、半導体層とコンタクトする領域に相当する。スイッチング素子ＳＷのゲート電極は、ゲート配線Ｇ１のうち、半導体層と交差する領域に相当する。スイッチング素子ＳＷのドレイン電極は、補助容量線Ｃ１の下方に延出した半導体層とコンタクトしている。このようなスイッチング素子ＳＷは、ソース配線Ｓ１及び補助容量線Ｃ１とほぼ重なる領域に設けられ、ソース配線Ｓ１及び補助容量線Ｃ１と重なる領域からほとんどはみ出すことはなく、表示に寄与する開口部の面積の低減を抑制している。

画素電極ＰＥは、下層に位置する第１画素電極ＰＥ１及び第１画素電極ＰＥ１の上層に位置する第２画素電極ＰＥ２を備えている。なお、図示した例では、一画素ＰＸに配置された画素電極ＰＥのみが図示されているが、図示を省略した他の画素についても同一形状の画素電極が配置されている。第１画素電極ＰＥ１は、スイッチング素子ＳＷと電気的に接続されている。第２画素電極ＰＥ２は、第１画素電極ＰＥ１と電気的に接続されている。

図示した例では、第１画素電極ＰＥ１は、Ｘ−Ｙ平面内において、画素ＰＸの形状と同様に、第１方向Ｘに沿った長さが第２方向Ｙに沿った長さよりも短い長方形状に形成されている。この第１画素電極ＰＥ１は、第２方向Ｙに平行な一対の縁部ＰＥＥ１及びＰＥＥ２を有している。縁部ＰＥＥ１は、ソース配線Ｓ１の近傍に位置し、ソース配線Ｓ１に沿って直線的に延出している。縁部ＰＥＥ２は、ソース配線Ｓ２の近傍に位置し、ソース配線Ｓ２に沿って直線的に延出している。このような第１画素電極ＰＥ１の第１方向Ｘに沿った幅は、当該画素ＰＸの右側及び左側にそれぞれ隣接する画素の第１画素電極と接触しない範囲で拡張することが可能である。つまり、第１画素電極ＰＥ１の縁部ＰＥＥ１及びＰＥＥ２は、ソース配線Ｓ１及びソース配線Ｓ２とは電気的に絶縁される一方でソース配線Ｓ１及びソース配線Ｓ２のそれぞれと重なる位置まで延在していても良い。第１画素電極ＰＥ１の第２方向Ｙに沿った幅は、当該画素ＰＸの上側及び下側にそれぞれ隣接する画素の第１画素電極と接触しない範囲で拡張することが可能である。つまり、第１画素電極ＰＥ１の第１方向Ｘに平行な端部は、ゲート配線Ｇ１及びゲート配線Ｇ２とは電気的に絶縁される一方でゲート配線Ｇ１及びゲート配線Ｇ２のそれぞれと重なる位置まで延在していても良い。このような第１画素電極ＰＥ１は、上記したＩＴＯなどの透明な導電材料によって形成されている。この第１画素電極ＰＥ１は、補助容量線Ｃ１と重なる位置でスイッチング素子ＳＷと電気的に接続されている。

第２画素電極ＰＥ２は、第１画素電極ＰＥ１とは異なる形状であり、主画素電極ＰＡ及び副画素電極ＰＢを備えている。これらの主画素電極ＰＡ及び副画素電極ＰＢは、一体的あるいは連続的に形成され、互いに電気的に接続されている。このような第２画素電極ＰＥ２は、上記した透明な導電材料や不透明な配線材料によって形成されている。

主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との間に位置し、画素ＰＸの上側端部付近及び下側端部付近まで第２方向Ｙに沿って直線的に延出している。図示した例では、主画素電極ＰＡは、ソース配線Ｓ１とソース配線Ｓ２との略中間に位置している。つまり、ソース配線Ｓ１と主画素電極ＰＡとの第１方向Ｘに沿った間隔は、ソース配線Ｓ２と主画素電極ＰＡとの第１方向Ｘに沿った間隔と略同等である。このような主画素電極ＰＡは、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。このような主画素電極ＰＡは、Ｘ−Ｙ平面内において、第１画素電極ＰＥ１の一対の縁部ＰＥＥ１及びＰＥＥ２の間に位置している。また、縁部ＰＥＥ１は主画素電極ＰＡよりもソース配線Ｓ１の近くに位置し、縁部ＰＥＥ２は主画素電極ＰＡよりもソース配線Ｓ２の近くに位置している。

副画素電極ＰＢは、画素ＰＸの略中央部に位置し、第１方向Ｘに沿って直線的に延出している。図示した例では、副画素電極ＰＢは、補助容量線Ｃ１と重なる位置に配置され、主画素電極ＰＡの第２方向Ｙに沿った中間部で交差している。つまり、ここに示した第２画素電極ＰＥ２は、十字形状に形成されている。なお、副画素電極ＰＢは、第２方向Ｙに沿って略同一の幅を有する帯状に形成されているが、その形状は図示した例に限らない。

第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１を備えている。これらの第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、一体的あるいは連続的に形成され、互いに電気的に接続されている。このような第１共通電極ＣＥ１は、第１画素電極ＰＥ１及び第２画素電極ＰＥ２から離間しており、例えば、上記した透明な導電材料によって形成されている。また、第１共通電極ＣＥ１は、アクティブエリアＡＣＴの外側において、給電部ＶＳに接続されている。

第１主共通電極ＣＡ１は、ソース配線Ｓに沿って延出している。あるいは、第１主共通電極ＣＡ１は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線的に延出している。このような第１主共通電極ＣＡ１は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。この第１主共通電極ＣＡ１の第１方向Ｘに沿った電極幅は、例えば、ソース配線Ｓの第１方向Ｘに沿った線幅よりも大きい。

図示した例では、第１主共通電極ＣＡ１は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第１主共通電極ＣＡＬ１と、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第１主共通電極ＣＡＲ１と、を備えている。

第１主共通電極ＣＡＬ１は、ソース配線Ｓ１と対向している。この第１主共通電極ＣＡＬ１の電極幅Ｗ１１は、ソース配線Ｓ１の線幅Ｗ１２より大きい。この第１主共通電極ＣＡＬ１は、ソース配線Ｓ１と重なる位置に配置されるとともにソース配線Ｓ１の第１画素電極ＰＥ１側のエッジよりも第１画素電極側に延在している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２と対向している。この第１主共通電極ＣＡＲ１の電極幅Ｗ２１は、ソース配線Ｓ２の線幅Ｗ２２より大きい。この第１主共通電極ＣＡＲ１は、ソース配線Ｓ２と重なる位置に配置されるとともにソース配線Ｓ２の第１画素電極ＰＥ１側のエッジよりも第１画素電極側に延在している。

第１副共通電極ＣＢ１は、ゲート配線Ｇに沿って延出している。あるいは、第１副共通電極ＣＢ１は、Ｘ−Ｙ平面内において、第１方向Ｘに沿って直線的に延出している。この第１副共通電極ＣＢ１は、ゲート配線Ｇと対向する位置に形成されている。このような第１副共通電極ＣＢ１は、帯状に形成されている。なお、第１副共通電極ＣＢ１の第２方向Ｙに沿った幅については、必ずしも一定でなくても良い。この第１副共通電極ＣＢ１の第２方向Ｙに沿った電極幅は、例えば、ゲート配線Ｇの第２方向Ｙに沿った線幅よりも大きい。

図示した例では、第１副共通電極ＣＢ１は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置された第１副共通電極ＣＢＵ１と、画素ＰＸの下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置された第１副共通電極ＣＢＢ１と、を備えている。つまり、ここに示した例では、第１共通電極ＣＥ１は、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１により、画素ＰＸを区画する格子状に形成されており、第１画素電極ＰＥ１及び第２画素電極ＰＥ２を囲んでいる。

第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１と対向している。この第１副共通電極ＣＢＵ１の電極幅Ｗ３１は、ゲート配線Ｇ１の線幅Ｗ３２より大きい。この第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１と重なる位置に配置されるとともにゲート配線Ｇ１の第１画素電極ＰＥ１側のエッジよりも第１画素電極側に延在している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２と対向している。この第１副共通電極ＣＢＢ１の電極幅Ｗ４１は、ゲート配線Ｇ２の線幅Ｗ４２より大きい。この第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２と重なる位置に配置されるとともにゲート配線Ｇ２の第１画素電極ＰＥ１側のエッジよりも第１画素電極側に延在している。

なお、第１共通電極ＣＥ１は、さらに、第１主共通電極ＣＡ１に沿って延出し第１主共通電極ＣＡ１と同電位の第２主共通電極ＣＡ２を備えていても良い。また、第１共通電極ＣＥ１は、さらに、第１副共通電極ＣＢ１に沿って延出し第１副共通電極ＣＢ１と同電位の第２副共通電極ＣＢ２を備えていても良い。これらの第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えた構成例については後述する。

主画素電極ＰＡと第１主共通電極ＣＡ１との位置関係に着目すると、Ｘ−Ｙ平面内において、主画素電極ＰＡと第１主共通電極ＣＡ１とは、互いに略平行であり、第１方向Ｘに沿って交互に配置されている。すなわち、第１方向Ｘに沿って間隔をおいて隣接する第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の間（あるいは、隣接するソース配線間）には、１本の主画素電極ＰＡが位置している。

また、第１画素電極ＰＥ１と第２画素電極ＰＥ２との形状について着目すると、第１画素電極ＰＥ１は第２画素電極ＰＥ２とは異なる形状であって、図中の左側に位置する縁部ＰＥＥ１は、第２画素電極ＰＥ２の主画素電極ＰＡよりもソース配線Ｓ１及び第１主共通電極ＣＡＬ１に近い位置まで延在し、また、図中の右側に位置する縁部ＰＥＥ２は、主画素電極ＰＡよりもソース配線Ｓ２及び第１主共通電極ＣＡＲ１に近い位置まで延在している。

このようなアレイ基板ＡＲにおいては、第２画素電極ＰＥ２及び第１共通電極ＣＥ１は、第１配向膜ＡＬ１によって覆われている。この第１配向膜ＡＬ１には、液晶層ＬＱの液晶分子を初期配向させるために、第１配向処理方向ＰＤ１に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第１配向膜ＡＬ１が液晶分子を初期配向させる第１配向処理方向ＰＤ１は、第２方向Ｙと略平行である。

図３は、図１に示した対向基板ＣＴにおける一画素ＰＸの構造例を概略的に示す平面図である。ここでは、Ｘ−Ｙ平面における平面図を示している。なお、ここでは、説明に必要な構成のみを図示し、また、アレイ基板の主要部である画素電極ＰＥ及び第１共通電極ＣＥ１を破線で示している。

対向基板ＣＴは、共通電極ＣＥの一部である第２共通電極ＣＥ２を備えている。この第２共通電極ＣＥ２は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３を備えている。これらの第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３は、一体的あるいは連続的に形成され、互いに電気的に接続されている。また、これらの第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３は、例えば、アクティブエリアの外側などにおいて、アレイ基板に備えられた第１共通電極ＣＥ１と電気的に接続されており、第１共通電極ＣＥ１（第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１）と同電位である。

第３主共通電極ＣＡ３は、Ｘ−Ｙ平面内において、主画素電極ＰＡを挟んだ両側に位置し、第２方向Ｙに沿って直線的に延出している。この第３主共通電極ＣＡ３は、第１主共通電極ＣＡ１の上方に位置している。このような第３主共通電極ＣＡ３は、第１方向Ｘに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第３主共通電極ＣＡ３は、第１方向Ｘに間隔をおいて２本平行に並んでおり、画素ＰＸの左側端部に位置し当該画素ＰＸとその左側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＬ３と、画素ＰＸの右側端部に位置し当該画素ＰＸとその右側に隣接する画素との境界に跨って配置された第３主共通電極ＣＡＲ３と、を備えている。第３主共通電極ＣＡＬ３は、第１主共通電極ＣＡＬ１と対向している。第３主共通電極ＣＡＲ３は、第１主共通電極ＣＡＲ１と対向している。

第３副共通電極ＣＢ３は、Ｘ−Ｙ平面内において、第１方向Ｘに沿って直線的に延出している。この第３副共通電極ＣＢ３は、第１副共通電極ＣＢ１の上方に位置している。このような第３副共通電極ＣＢ３は、第２方向Ｙに沿って略同一の幅を有する帯状に形成されている。

図示した例では、第３副共通電極ＣＢ３は、第２方向Ｙに間隔をおいて２本平行に並んでおり、画素ＰＸの上側端部に位置し当該画素ＰＸとその上側に隣接する画素との境界に跨って配置された第３副共通電極ＣＢＵ３と、画素ＰＸの下側端部に位置し当該画素ＰＸとその下側に隣接する画素との境界に跨って配置された第３副共通電極ＣＢＢ３と、を備えている。第３副共通電極ＣＢＵ３は、第１副共通電極ＣＢＵ１と対向している。第３副共通電極ＣＢＢ３は、第１副共通電極ＣＢＢ１と対向している。つまり、対向基板ＣＴにおいては、第２共通電極ＣＥ２は、第３主共通電極ＣＡ３及び第３副共通電極ＣＢ３により、画素ＰＸを区画する格子状に形成されている。

このような対向基板ＣＴにおいては、第２共通電極ＣＥ２は、第２配向膜ＡＬ２によって覆われている。この第２配向膜ＡＬ２には、液晶層ＬＱの液晶分子を初期配向させるために、第２配向処理方向ＰＤ２に沿って配向処理（例えば、ラビング処理や光配向処理）がなされている。第２配向膜ＡＬ２が液晶分子を初期配向させる第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と平行である。図示した例では、第２配向処理方向ＰＤ２は、第１配向処理方向ＰＤ１と同一方向である。なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、互いに逆向きの方向であっても良いし、ともに同一方向でありながら図示した例とは逆向きつまりゲート配線Ｇ２からゲート配線Ｇ１に向かう側であっても良い。

図４は、図３のＡ−Ｂ線で切断した液晶表示パネルＬＰＮをゲート配線Ｇ２側から見た断面構造を概略的に示す断面図である。図５は、図３のＣ−Ｄ線で切断した液晶表示パネルＬＰＮをソース配線Ｓ１側から見た断面構造を概略的に示す断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

液晶表示パネルＬＰＮを構成するアレイ基板ＡＲの背面側には、バックライト４が配置されている。バックライト４としては、種々の形態が適用可能であり、また、光源として発光ダイオード（ＬＥＤ）を利用したものや冷陰極管（ＣＣＦＬ）を利用したものなどのいずれでも適用可能であり、詳細な構造については説明を省略する。

アレイ基板ＡＲは、光透過性を有する第１絶縁基板１０を用いて形成されている。このアレイ基板ＡＲは、第１絶縁基板１０の内側、つまり、対向基板ＣＴと対向する側において、詳述しないスイッチング素子のポリシリコンからなる半導体層ＳＣ、ゲート配線Ｇ１、ゲート配線Ｇ２、補助容量線Ｃ１、ソース配線Ｓ１、ソース配線Ｓ２、第１画素電極ＰＥ１、第２画素電極ＰＥ２、第１共通電極ＣＥ１、第１絶縁膜１１、第２絶縁膜１２、第３絶縁膜１３、第４絶縁膜１４、第１配向膜ＡＬ１などを備えている。

半導体層ＳＣは、第１絶縁基板１０と第１絶縁膜１１との間に形成されている。補助容量線Ｃ１、ゲート配線Ｇ１及びゲート配線Ｇ２は、第１絶縁膜１１の上に形成され、第２絶縁膜１２によって覆われている。スイッチング素子のドレイン電極ＷＤ、ソース配線Ｓ１及びソース配線Ｓ２は、第２絶縁膜１２の上に形成され、第３絶縁膜１３によって覆われている。ドレイン電極ＷＤは、第１絶縁膜１１及び第２絶縁膜１２を貫通するコンタクトホールＣＨ１に延在し、コンタクトホールＣＨ１から露出した半導体層ＳＣにコンタクトしている。このようなドレイン電極ＷＤは、ソース配線Ｓ１などと同一層に形成された電極層であり、ソース配線Ｓ１などと同一材料によって一括して形成可能である。

第１画素電極ＰＥ１は、第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。この第１画素電極ＰＥ１は、第３絶縁膜１３を貫通するコンタクトホールＣＨ２に延在し、コンタクトホールＣＨ２から露出したドレイン電極ＷＤにコンタクトしている。第４絶縁膜１４は、例えば、透明な樹脂材料によって形成されている。この第４絶縁膜１４は、ソース配線Ｓや第１画素電極ＰＥ１による段差を緩和し、その表面が略平坦化されている。

第２画素電極ＰＥ２の主画素電極ＰＡ及び副画素電極ＰＢや、第１共通電極ＣＥ１の第１主共通電極ＣＡＬ１、第１主共通電極ＣＡＲ１、第１副共通電極ＣＢＵ１、及び、第１副共通電極ＣＢＢ１は、第４絶縁膜１４の上に形成されている。つまり、第２画素電極ＰＥ２及び第１共通電極ＣＥ１は、同一層に形成され、同一材料、例えば、ＩＴＯによって一括して形成可能である。この第２画素電極ＰＥ２は、第１共通電極ＣＥ１から離間している。主画素電極ＰＡは、隣接する第１主共通電極ＣＡＬ１及び第１主共通電極ＣＡＲ１の間に位置している。副画素電極ＰＢは、隣接する第１副共通電極ＣＢＵ１及び第１副共通電極ＣＢＢ１の間に位置している。このような第２画素電極ＰＥ２は、第４絶縁膜１４を貫通するコンタクトホールＣＨ３に延在し、コンタクトホールＣＨ３から露出した第１画素電極ＰＥ１にコンタクトしている。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１の上方に位置している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２の上方に位置している。第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１の上方に位置している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２の上方に位置している。

第１配向膜ＡＬ１は、アレイ基板ＡＲの対向基板ＣＴと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第１配向膜ＡＬ１は、第２画素電極ＰＥ２及び第１共通電極ＣＥ１を覆っており、第４絶縁膜１４の上にも配置されている。このような第１配向膜ＡＬ１は、水平配向性を示す材料によって形成されている。

対向基板ＣＴは、光透過性を有する第２絶縁基板２０を用いて形成されている。この対向基板ＣＴは、第２絶縁基板２０の内側、つまり、アレイ基板ＡＲと対向する側において、ブラックマトリクスＢＭ、カラーフィルタＣＦ、オーバーコート層ＯＣ、第２共通電極ＣＥ２、第２配向膜ＡＬ２などを備えている。

ブラックマトリクスＢＭは、各画素ＰＸを区画し、第２画素電極ＰＥ２と対向する開口部ＡＰを形成する。すなわち、ブラックマトリクスＢＭは、ソース配線Ｓ、ゲート配線Ｇ、スイッチング素子ＳＷなどの配線部に対向するように配置されている。ここに示した例では、ブラックマトリクスＢＭは、ソース配線Ｓ１及びソース配線Ｓ２の上方に位置し第２方向Ｙに沿って延出した部分と、ゲート配線Ｇ１及びゲート配線Ｇ２の上方に位置し第１方向Ｘに沿って延出した部分を備えており、格子状に形成されている。このブラックマトリクスＢＭは、第２絶縁基板２０のアレイ基板ＡＲに対向する内面２０Ａに配置されている。

カラーフィルタＣＦは、各画素ＰＸに対応して配置されている。すなわち、カラーフィルタＣＦは、第２絶縁基板２０の内面２０ＡにおいてブラックマトリクスＢＭによって区画された内側（開口部ＡＰ）に配置されるとともに、その一部がブラックマトリクスＢＭに乗り上げている。第１方向Ｘに隣接する画素ＰＸにそれぞれ配置されたカラーフィルタＣＦは、互いに色が異なる。例えば、カラーフィルタＣＦは、赤色、青色、緑色といった３原色にそれぞれ着色された樹脂材料によって形成されている。赤色に着色された樹脂材料からなる赤色カラーフィルタは、赤色画素に対応して配置されている。青色に着色された樹脂材料からなる青色カラーフィルタは、青色画素に対応して配置されている。緑色に着色された樹脂材料からなる緑色カラーフィルタは、緑色画素に対応して配置されている。これらのカラーフィルタＣＦ同士の境界は、ブラックマトリクスＢＭと重なる位置にある。

オーバーコート層ＯＣは、カラーフィルタＣＦを覆っている。このオーバーコート層ＯＣは、カラーフィルタＣＦの表面の凹凸の影響を緩和する。このようなオーバーコート層ＯＣは、例えば、透明な樹脂材料によって形成されている。

第２共通電極ＣＥ２の第３主共通電極ＣＡＬ３、第３主共通電極ＣＡＲ３、第３副共通電極ＣＢＵ３及び第３副共通電極ＣＢＢ３は、オーバーコート層ＯＣのアレイ基板ＡＲと対向する側に形成され、いずれもブラックマトリクスＢＭの下方に位置している。第３主共通電極ＣＡＬ３の下方には、第１主共通電極ＣＡＬ１が位置している。第３主共通電極ＣＡＲ３の下方には、第１主共通電極ＣＡＲ１が位置している。第３副共通電極ＣＢＵ３の下方には、第１副共通電極ＣＢＵ１が位置している。第３副共通電極ＣＢＢ３の下方には、第１副共通電極ＣＢＢ１が位置している。上記の開口部ＡＰにおいて、第２画素電極ＰＥ２と第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間の領域は、いずれもバックライト光が透過可能な透過領域に相当する。

第２配向膜ＡＬ２は、対向基板ＣＴのアレイ基板ＡＲと対向する面に配置され、アクティブエリアＡＣＴの略全体に亘って延在している。この第２配向膜ＡＬ２は、第２共通電極ＣＥ２やオーバーコート層ＯＣを覆っている。このような第２配向膜ＡＬ２は、水平配向性を示す材料によって形成されている。

上述したようなアレイ基板ＡＲと対向基板ＣＴとは、それぞれの第１配向膜ＡＬ１及び第２配向膜ＡＬ２が対向するように配置されている。このとき、アレイ基板ＡＲの第１配向膜ＡＬ１と対向基板ＣＴの第２配向膜ＡＬ２との間には、例えば、樹脂材料によって一方の基板に一体的に形成された柱状スペーサが配置され、これにより、所定のセルギャップ、例えば２〜７μｍのセルギャップが形成される。このセルギャップは、主画素電極ＰＡと第１主共通電極ＣＡ１との間隔よりも小さい。アレイ基板ＡＲと対向基板ＣＴとは、所定のセルギャップが形成された状態で、アクティブエリアＡＣＴの外側のシール材によって貼り合わせられている。

液晶層ＬＱは、アレイ基板ＡＲと対向基板ＣＴとの間に形成されたセルギャップに保持され、第１配向膜ＡＬ１と第２配向膜ＡＬ２との間に配置されている。液晶層ＬＱは、液晶分子ＬＭを含んでいる。このような液晶層ＬＱは、例えば、誘電率異方性が正（ポジ型）の液晶材料によって構成されている。

アレイ基板ＡＲの外面、つまり、第１絶縁基板１０の外面１０Ｂには、第１光学素子ＯＤ１が接着されている。この第１光学素子ＯＤ１は、液晶表示パネルＬＰＮのバックライト４と対向する側に位置しており、バックライト４から液晶表示パネルＬＰＮに入射する入射光の偏光状態を制御する。この第１光学素子ＯＤ１は、第１偏光軸ＡＸ１を有する第１偏光板ＰＬ１を含んでいる。なお、第１偏光板ＰＬ１と第１絶縁基板１０との間に位相差板などの他の光学素子が配置されても良い。

対向基板ＣＴの外面、つまり、第２絶縁基板２０の外面２０Ｂには、第２光学素子ＯＤ２が接着されている。この第２光学素子ＯＤ２は、液晶表示パネルＬＰＮの表示面側に位置しており、液晶表示パネルＬＰＮから出射した出射光の偏光状態を制御する。この第２光学素子ＯＤ２は、第２偏光軸ＡＸ２を有する第２偏光板ＰＬ２を含んでいる。なお、第２偏光板ＰＬ２と第２絶縁基板２０との間に位相差板などの他の光学素子が配置されていても良い。

第１偏光板ＰＬ１の第１偏光軸ＡＸ１と、第２偏光板ＰＬ２の第２偏光軸ＡＸ２とは、クロスニコルの位置関係にある。このとき、一方の偏光板は、例えば、その偏光軸が主画素電極ＰＡの延出方向あるいは液晶分子の初期配向方向と略平行または略直交するように配置されている。図３において、（ａ）で示した例では、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第１方向Ｘと平行となるように配置され、また、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第２方向Ｙと平行となるように配置されている。また、図３において、（ｂ）で示した例では、第２偏光板ＰＬ２はその第２偏光軸ＡＸ２が第１方向Ｘと平行となるように配置され、また、第１偏光板ＰＬ１はその第１偏光軸ＡＸ１が第２方向Ｙと平行となるように配置されている。

次に、上記構成の液晶表示パネルＬＰＮの動作について説明する。

すなわち、液晶層ＬＱに電圧が印加されていない状態、つまり、画素電極ＰＥ（第１画素電極ＰＥ１及び第２画素電極ＰＥ２）と共通電極ＣＥ（第１共通電極ＣＥ１及び第２共通電極ＣＥ２）との間に電界が形成されていない状態（ＯＦＦ時）には、液晶層ＬＱの液晶分子ＬＭは、その長軸が第１配向膜ＡＬ１の第１配向処理方向ＰＤ１及び第２配向膜ＡＬ２の第２配向処理方向ＰＤ２を向くように配向している。このようなＯＦＦ時が初期配向状態に相当し、ＯＦＦ時の液晶分子ＬＭの配向方向が初期配向方向に相当する。

なお、厳密には、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているとは限らず、プレチルトしている場合が多い。このため、ここでの液晶分子ＬＭの初期配向方向とは、ＯＦＦ時の液晶分子ＬＭの長軸をＸ−Ｙ平面に正射影した方向である。以下では、説明を簡略にするために、液晶分子ＬＭは、Ｘ−Ｙ平面に平行に配向しているものとし、Ｘ−Ｙ平面と平行な面内で回転するものとして説明する。

ここでは、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２は、ともに第２方向Ｙと略平行且つ同じ向きの方向である。ＯＦＦ時においては、図３に破線で示したように、液晶分子ＬＭは、Ｘ−Ｙ平面内において、その長軸が第２方向Ｙと略平行な方向に初期配向する。つまり、液晶分子ＬＭの初期配向方向は、第２方向Ｙと平行である。

液晶層ＬＱの断面において、液晶分子ＬＭは、液晶層ＬＱの中間部付近で略水平（プレチルト角が略ゼロ）に配向し、ここを境界としてアレイ基板ＡＲの近傍（つまり、第１配向膜ＡＬ１の近傍）及び対向基板ＣＴの近傍（つまり、第２配向膜ＡＬ２の近傍）において対称となるようなプレチルト角を持って配向する（スプレイ配向）。このように液晶分子ＬＭがスプレイ配向している状態では、基板の法線方向から傾いた方向においても第１配向膜ＡＬ１の近傍の液晶分子ＬＭと第２配向膜ＡＬ２の近傍の液晶分子ＬＭとにより光学的に補償される。したがって、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行、且つ、同じ向きである場合には、黒表示の場合に光漏れが少なく、高コントラスト比を実現することができ、表示品位を向上することが可能となる。

なお、第１配向処理方向ＰＤ１及び第２配向処理方向ＰＤ２が互いに平行且つ逆向きである場合、液晶層ＬＱの断面において、液晶分子ＬＭは、第１配向膜ＡＬ１の近傍、第２配向膜ＡＬ２の近傍、及び、液晶層ＬＱの中間部において略均一なプレチルト角を持って配向する（ホモジニアス配向）。

このようなＯＦＦ時において、バックライト４からのバックライト光の一部は、第１偏光板ＰＬ１を透過し、液晶表示パネルＬＰＮに入射する。液晶表示パネルＬＰＮに入射した光は、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光である。このような直線偏光の偏光状態は、ＯＦＦ時の液晶層ＬＱを通過した際にほとんど変化しない。このため、液晶表示パネルＬＰＮを透過した直線偏光は、第１偏光板ＰＬ１に対してクロスニコルの位置関係にある第２偏光板ＰＬ２によって吸収される（黒表示）。

一方、液晶層ＬＱに電圧が印加された状態、つまり、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態（ＯＮ時）では、画素電極ＰＥと共通電極ＣＥとの間に基板と略平行な横電界（あるいは斜め電界）が形成される。液晶分子ＬＭは、画素電極ＰＥと共通電極ＣＥとの間の電界の影響を受け、その配向状態が変化する。つまり、液晶分子ＬＭはその長軸が図中の実線で示したようにＸ−Ｙ平面と略平行な平面内で回転する。これにより、画素ＰＸにおいて、第２画素電極ＰＥ２と共通電極ＣＥとの間にバックライト光が透過可能な透過領域が形成される。このとき、第２画素電極ＰＥ２、第１共通電極ＣＥ１及び第２共通電極ＣＥ２と重なる位置では、液晶分子は初期配向状態に保持されているため、黒表示となる。その一方で、第１画素電極ＰＥ１は透明な導電材料によって形成され、しかも、第１画素電極ＰＥ１と重なる位置では、第２画素電極ＰＥ２と第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間の電界の影響を受けて液晶分子の配向状態が変化するため、バックライト光が透過可能となる。

図３に示した例では、第２画素電極ＰＥ２と第３主共通電極ＣＡＬ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の左下を向くように配向し、また、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の左上を向くように配向する。第２画素電極ＰＥ２と第３主共通電極ＣＡＲ３との間の領域のうち、下側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して反時計回りに回転し図中の右下を向くように配向し、上側半分の領域内の液晶分子ＬＭは、第２方向Ｙに対して時計回りに回転し図中の右上を向くように配向する。

このように、各画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥとの間に電界が形成された状態では、液晶分子ＬＭの配向方向は、第２画素電極ＰＥ２と重なる位置を境界として複数の方向に分かれ、それぞれの配向方向でドメインを形成する。つまり、一画素ＰＸには、複数のドメインが形成される。

このようなＯＮ時に、第１偏光板ＰＬ１の第１偏光軸ＡＸ１と直交する直線偏光は、液晶表示パネルＬＰＮに入射し、その偏光状態は、液晶層ＬＱを通過する際に液晶分子ＬＭの配向状態に応じて変化する。このため、ＯＮ時においては、液晶層ＬＱを通過した少なくとも一部の光は、第２偏光板ＰＬ２を透過する（白表示）。

このような本実施形態によれば、画素電極ＰＥに隣接するソース配線Ｓからの漏れ電界の影響を緩和することができ、クロストークによる表示品位の劣化を抑制することが可能となる。この点について、以下に説明する。

すなわち、ソース配線Ｓ１とソース配線Ｓ２との間の画素列において、各画素が第１画素電極を備えていない比較例について検討する。ソース配線Ｓ１から書き込まれる映像信号の極性と、ソース配線Ｓ２から書き込まれる映像信号の極性とが異なる場合、第２画素電極ＰＥ２とソース配線Ｓ２との間に大きな電位差が形成され、ソース配線Ｓ２からの漏れ電界による画素透過率の影響が無視できなくなるおそれがある。例えば、共通電極ＣＥのコモン電位（０Ｖ）に対して、１フレーム期間のあるタイミングでソース配線Ｓ１に＋５Ｖの映像信号が供給され、ソース配線Ｓ２に−５Ｖの映像信号が供給された場合、第２画素電極ＰＥ２とソース配線Ｓ１とが同電位である（いずれも＋５Ｖである）、あるいは、同極性の電位である（第２画素電極ＰＥ２が正極性の電位に保持されているフレーム期間は、ソース配線Ｓ１に供給される映像信号は正極性である）ため、第２画素電極ＰＥ２とソース配線Ｓ１との間には大きな電位差は形成されにくい。一方で、第２画素電極ＰＥ２とソース配線Ｓ２とでは電位の極性が異なる（第２画素電極ＰＥ２の電位が＋５Ｖに保持されている一方でソース配線Ｓ２が−５Ｖである）ため、第２画素電極ＰＥ２とソース配線Ｓ２との間に大きな電位差が形成されてしまう。このため、第２画素電極ＰＥ２とソース配線Ｓ１との間の領域には正規の電界が形成され、液晶分子が所望の方向に配向されるため、必要な透過率が得られる一方で、第２画素電極ＰＥ２とソース配線Ｓ２との間の領域には過大な電界が形成され、液晶分子が所望の方向に配向されず、必要な透過率が得られなくなることがある。各画素で中間調（グレー）を表示する場合、第２画素電極ＰＥ２とソース配線Ｓ１との間の領域ではグレー表示に対応した透過率が得られる一方で、第２画素電極ＰＥ２とソース配線Ｓ２との間の領域では白表示に近い高い透過率が得られるため、画素単位で所望の透過率が得られない。

また、比較例の構成において、フレーム毎に各ソース配線Ｓに供給される映像信号の極性が反転するような駆動方法が適用された場合にも、さらにソース配線Ｓからの漏れ電界の影響を受けやすくなる。

一方、本実施形態の第１構成例によれば、ソース配線Ｓ１とソース配線Ｓ２との間の画素列において、各画素が第２画素電極ＰＥ２に加えて、第２画素電極ＰＥ２の下層（第１画素電極ＰＥ１よりもソース配線に近い側）に第１画素電極ＰＥ１を備えている。そして、この第１画素電極ＰＥ１は、第２画素電極ＰＥ２の主画素電極ＰＡよりもソース配線Ｓ及び第１主共通電極ＣＡ１の近くに位置する縁部ＰＥＥ１及びＰＥＥ２を有している。

このため、ＯＮ時には、第２画素電極ＰＥ２と第１共通電極ＣＥ１及び第２共通電極ＣＥ２との間に液晶分子の配向を制御するのに必要な電界が形成されるとともに、第１画素電極ＰＥ１と第１共通電極ＣＥ１との間にもシールド電界（あるいはフリンジ電界）が形成される。このようなシールド電界は、ソース配線Ｓと第２画素電極ＰＥ２との間の電位差に起因したソース配線Ｓからの不所望な漏れ電界をシールドする。例えば、上記の比較例で説明した場合と同様に、第２画素電極ＰＥ２とソース配線Ｓ２とで電位の極性が異なる場合であっても、第１画素電極ＰＥ１と第１主共通電極ＣＡＲ１との間のシールド電界により、ソース配線Ｓ２と第２画素電極ＰＥ２との間での不所望な電界の形成を抑制することが可能となる。また、フレーム毎に各ソース配線Ｓに供給される映像信号の極性が反転するような駆動方法が適用された場合であっても、第１画素電極ＰＥ１と第１主共通電極ＣＡＬ１との間のシールド電界により、ソース配線Ｓ１と第２画素電極ＰＥ２との間での不所望な電界の形成を抑制することが可能となる。したがって、透過領域のうちのソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位の劣化を抑制することが可能となる。

また、この第１構成例によれば、第１画素電極ＰＥ１はゲート配線Ｇ１及びゲート配線Ｇ２の近傍まで延在しているため、ＯＮ時には、第１画素電極ＰＥ１と第１副共通電極ＣＢ１との間にもシールド電界が形成可能である。このため、第１画素電極ＰＥ１と第１共通電極ＣＥ１との間に形成されるシールド電界は、ソース配線Ｓからのみならず、ゲート配線Ｇからも不所望な漏れ電界もシールドすることが可能である。

なお、ここに説明した第１構成例では、ソース配線Ｓ及びゲート配線Ｇからの漏れ電界をシールドするために、第１画素電極ＰＥ１と第１共通電極ＣＥ１との間のシールド電界を形成しているが、このようなシールド電界が液晶分子に作用すると、所望の透過率を得られなくなる場合がある。このため、透明な樹脂材料からなる第４絶縁膜１４の膜厚を厚くすることで、液晶層へのシールド電界の影響を低減することが可能となる。第４絶縁膜１４は、例えば、１μｍ程度の膜厚に形成することが望ましいため、第４絶縁膜１４を樹脂材料で形成する場合、透明な無機材料で第４絶縁膜１４を形成する場合よりも歩留まりを向上することが可能となる。

なお、本実施形態の第１構成例は、上記した例に限らない。

図６は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

ここに示した例は、図２に示した例と比較して、補助容量線Ｃ１がゲート配線Ｇ１側よりもゲート配線Ｇ２側に偏在し、第２画素電極ＰＥ２がＴ字形状に形成された点で相違している。

すなわち、補助容量線Ｃ１とゲート配線Ｇ２との第２方向Ｙに沿った間隔は、補助容量線Ｃ１とゲート配線Ｇ１との第２方向Ｙに沿った間隔よりも小さい。第２画素電極ＰＥ２において、副画素電極ＰＢは、補助容量線Ｃ１と重なる位置に配置され、主画素電極ＰＡの第２方向Ｙに沿ったゲート配線Ｇ２側の一端部で交差している。

このような構成例においても、上記した例と同様の効果が得られる。

図７は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの他の構成例を概略的に示す平面図である。

図７の（Ａ）に示した例は、図２に示した例と比較して、第１画素電極ＰＥ１がＨ字形状に形成された点で相違している。すなわち、第１画素電極ＰＥ１は、第２方向Ｙに沿って延出した第１セグメントＥ１及び第２セグメントＥ２と、第１方向Ｘに沿って延出した第３セグメントＥ３と、を備えている。第１セグメントＥ１は、主画素電極ＰＡよりもソース配線Ｓ１及び第１主共通電極ＣＡＬ１の近くに位置する縁部に相当する。第２セグメントＥ２は、主画素電極ＰＡよりもソース配線Ｓ２及び第１主共通電極ＣＡＲ１の近くに位置する縁部に相当する。第３セグメントＥ３は、捕縄容量線Ｃ１と重なる位置で第１セグメントＥ１と第２セグメントＥ２とを繋ぐように形成されている。

図７の（Ｂ）に示した例は、（Ａ）に示した例と比較して、第１画素電極ＰＥ１が格子形状に形成された点で相違している。すなわち、第１画素電極ＰＥ１は、第２方向Ｙに沿って延出した第１セグメントＥ１及び第２セグメントＥ２と、第１方向Ｘに沿って延出した第３セグメントＥ３、第４セグメントＥ４、及び、第５セグメントＥ５と、を備えている。第４セグメントＥ４は、副画素電極ＰＢよりもゲート配線Ｇ１及び第１副共通電極ＣＢＵ１に近い位置に配置されている。第５セグメントＥ５は、副画素電極ＰＢよりもゲート配線Ｇ２及び第１副共通電極ＣＢＢ１に近い位置に配置されている。

このような構成例においても、上記した例と同様の効果が得られる。

なお、第１セグメントＥ１乃至第５セグメントＥ５は略一定の幅に形成されているが、これらの幅についてはこの例に限らない。

また、図７に示した形状の第１画素電極ＰＥ１と組み合わせられる第２画素電極ＰＥ２の形状については、図示した十字形状のみならず、図６に示したようなＴ字形状であっても良い。

次に、本実施形態の第２構成例について説明する。

図８は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの第２構成例を概略的に示す平面図である。

この第２構成例は、上記の第１構成例と比較して、アレイ基板ＡＲに備えられた第１共通電極ＣＥ１が第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１に加えて第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２を備えた点で相違している。また、図示した第２構成例では、上記の第１構成例と比較して、第２画素電極ＰＥ２が第１画素電極ＰＥ１と略同一形状に形成され、しかも、第２画素電極ＰＥ２が第１画素電極ＰＥ１とほぼ重なる位置に配置された点で相違している。

まず、画素電極ＰＥについて説明する。図示した例では、第１画素電極ＰＥ１及び第２画素電極ＰＥ２は、いずれもＴ字形状に形成され、略同一サイズで形成されている。第１画素電極ＰＥ１は、第２方向Ｙに沿って延出した帯状の第１主画素電極ＰＡ１及び第１方向Ｘに沿って延出した帯状の第１副画素電極ＰＢ１を備えている。第１副画素電極ＰＢ１は、補助容量線Ｃ１と重なる位置に配置され、第１主画素電極ＰＡ１の第２方向Ｙに沿ったゲート配線Ｇ２側の一端部に繋がっている。第２画素電極ＰＥ２は、第２方向Ｙに沿って延出した帯状の第２主画素電極ＰＡ２及び第１方向Ｘに沿って延出した帯状の第２副画素電極ＰＢ２を備えている。第２主画素電極ＰＡ２は、第１主画素電極ＰＡ１と重なる位置に配置されている。第２副画素電極ＰＢ２は、第１副画素電極ＰＢ１と重なる位置に配置され、第２主画素電極ＰＡ２の一端部に繋がっている。これらの第１画素電極ＰＥ１及び第２画素電極ＰＥ２は、ＩＴＯなどの透明な導電材料によって形成され、また、互いに電気的に接続されており、同電位である。なお、第１画素電極ＰＥ１及び第２画素電極ＰＥ２の形状については、図２に示した例と同様の十字形状であっても良い。

次に、第１共通電極ＣＥ１について説明する。第１主共通電極ＣＡ１は、ソース配線Ｓに沿って延出している。この第１主共通電極ＣＡ１は、ソース配線Ｓと重なる位置よりも画素電極ＰＥの側に配置されている。図示した例では、第１主共通電極ＣＡＬ１は、ソース配線Ｓ１に沿って延出し、ソース配線Ｓ１と重なる位置よりも画素電極ＰＥの側に配置されているが、その一部がソース配線Ｓ１に重なる位置に延在していても良い。同様に、第１主共通電極ＣＡＲ１は、ソース配線Ｓ２に沿って延出し、ソース配線Ｓ２に重なる位置よりも画素電極ＰＥの側に配置されているが、その一部がソース配線Ｓ２に重なる位置に延在していても良い。

第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１に沿って延出している。この第２主共通電極ＣＡ２は、ソース配線Ｓの線幅よりも小さい電極幅を有し、ソース配線Ｓと重なる位置に配置されている。図示した例では、第２主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１に沿って延出し、ソース配線Ｓ１の線幅よりも小さい電極幅を有し、ソース配線Ｓ１と重なる位置に配置されている。同様に、第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＲ１に沿って延出し、ソース配線Ｓ２の線幅よりも小さい電極幅を有し、ソース配線Ｓ２と重なる位置に配置されている。

第１副共通電極ＣＢ１は、ゲート配線Ｇに沿って延出している。この第１副共通電極ＣＢ１は、ゲート配線Ｇの線幅よりも大きい電極幅を有し、ゲート配線Ｇと重なる位置に配置されている。このような第１副共通電極ＣＢ１は、第１主共通電極ＣＡ１と繋がっている。図示した例では、第１副共通電極ＣＢＵ１はゲート配線Ｇ１と重なる位置に配され、第１副共通電極ＣＢＢ１はゲート配線Ｇ２と重なる位置に配置されている。

第２副共通電極ＣＢ２は、第１副共通電極ＣＢ１に沿って延出している。この第２副共通電極ＣＢ２は、ゲート配線Ｇの線幅よりも小さい電極幅を有し、ゲート配線Ｇと重なる位置に配置されている。このような第２副共通電極ＣＢ２は、第２主共通電極ＣＡ２と繋がっている。図示した例では、第２副共通電極ＣＢＵ２は、第１副共通電極ＣＢＵ１に沿って延出し、ゲート配線Ｇ１の線幅よりも小さい電極幅を有し、ゲート配線Ｇ１と重なる位置において第１副共通電極ＣＢＵ１と対向している。同様に、第２副共通電極ＣＢＢ２は、第１副共通電極ＣＢＢ１に沿って延出し、ゲート配線Ｇ２の線幅よりも小さい電極幅を有し、ゲート配線Ｇ２と重なる位置において第１副共通電極ＣＢＢ１と対向している。

これらの第１主共通電極ＣＡ１、第２主共通電極ＣＡ２、第１副共通電極ＣＢ１、及び、第２副共通電極ＣＢ２は、ＩＴＯなどの透明な導電材料によって形成され、また、アクティブエリアの外側などにおいて互いに電気的に接続されており、全てが同電位である。

このような第２構成例で説明したアレイ基板ＡＲは、図３に示した構成の対向基板ＣＴと組み合わせることが可能である。

図９は、図８のＥ−Ｆ線で切断した液晶表示パネルＬＰＮの断面構造の主要部を簡略化した断面図である。図１０は、図８のＧ−Ｈ線で切断した液晶表示パネルＬＰＮの断面構造の主要部を簡略化した断面図である。なお、ここでは、説明に必要な箇所のみを図示している。

第１画素電極ＰＥ１の第１主画素電極ＰＡ１及び第１副画素電極ＰＢ１、第１共通電極ＣＥ１の第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、例えば同一の透明導電材料を用いて第３絶縁膜１３の上に形成され、第４絶縁膜１４によって覆われている。第１主画素電極ＰＡ１は、第１主共通電極ＣＡＬ１と第１主共通電極ＣＡＲ１との略中間に位置している。第１副画素電極ＰＢ１は、補助容量線Ｃ１の上方に位置するとともに第１副共通電極ＣＢＵ１の側よりも第１副共通電極ＣＢＢ１の側に位置している。第１主共通電極ＣＡＬ１は、ソース配線Ｓ１の直上の位置よりも第１主画素電極ＰＡ１の側に位置している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２の直上の位置よりも第１主画素電極ＰＡ１の側に位置している。第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１の直上の位置に配置されている。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２の直上の位置に配置されている。

第２画素電極ＰＥ２の第２主画素電極ＰＡ２及び第２副画素電極ＰＢ２、第１共通電極ＣＥ１の第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、例えば同一の透明導電材料を用いて第４絶縁膜１３の上に形成され、第１配向膜ＡＬ１によって覆われている。第２主画素電極ＰＡ２は、第１主画素電極ＰＡ１の直上に位置するとともに、第２主共通電極ＣＡＬ２と第２主共通電極ＣＡＲ２との略中間に位置している。第２副画素電極ＰＢ２は、第１副画素電極ＰＢ１の直上に位置するとともに、第２副共通電極ＣＢＵ２の側よりも第２副共通電極ＣＢＢ２の側に位置している。第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の直上に位置し、第１主共通電極ＣＡＬ１の直上の位置からずれている。第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の直上に位置し、第１主共通電極ＣＡＲ１の直上の位置からずれている。第２副共通電極ＣＢＵ２は、ゲート配線Ｇ１の直上の位置において、第１副共通電極ＣＢＵ１と対向している。第２副共通電極ＣＢＢ２は、ゲート配線Ｇ２の直上の位置において、第１副共通電極ＣＢＢ１と対向している。

第３主共通電極ＣＡＬ３は、第２主共通電極ＣＡＬ２と対向している。この第３主共通電極ＣＡＬ３の電極幅は、第２主共通電極ＣＡＬ２と同程度であり、ソース配線Ｓ１の配線幅よりも小さい。第３主共通電極ＣＡＲ３は、第２主共通電極ＣＡＲ２と対向している。この第３主共通電極ＣＡＲ３の電極幅は、第２主共通電極ＣＡＲ２と同程度であり、ソース配線Ｓ２の配線幅よりも小さい。第３副共通電極ＣＢＵ３は、第２副共通電極ＣＢＵ２と対向している。第３副共通電極ＣＢＢ３は、第２副共通電極ＣＢＢ２と対向している。

このような第２構成例によれば、アレイ基板ＡＲは、各ソース配線Ｓの液晶層ＬＱ側に同電位（例えばコモン電位）の２層の主共通電極（第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２）を備えている。下層に位置する第１主共通電極ＣＡ１は、ソース配線Ｓよりも画素電極ＰＥの側に位置し、また、上層に位置する第２主共通電極ＣＡ２は、ソース配線Ｓ２の直上に位置している。これらの第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２は同電位であるため、これらの間に等電位面が形成される。このような等電位面は、下層に位置するソース配線Ｓから液晶層ＬＱに向かう不所望な漏れ電界をシールドする。したがって、透過領域のうちのソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位の劣化を抑制することが可能となる。

また、この第２構成例によれば、ソース配線Ｓ１とソース配線Ｓ２との間の画素列において、各画素が第１画素電極ＰＥ１及び第２画素電極ＰＥ２を備えている。このため、ＯＮ時には、第２画素電極ＰＥ２と第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間に液晶分子の配向を制御するのに必要な電界が形成されるとともに、第１画素電極ＰＥ１と第１主共通電極ＣＡ１との間にシールド電界が形成される。このようなシールド電界は、ソース配線Ｓと第２画素電極ＰＥ２との間の電位差に起因したソース配線Ｓからの不所望な漏れ電界をシールドする。したがって、ソース配線Ｓからの不所望な電界の形成をさらに抑制することができ、表示品位の劣化を抑制することが可能となる。

また、この第２構成例によれば、第１副共通電極ＣＢ１は、ゲート配線Ｇと対向しているため、ゲート配線Ｇからの不所望な漏れ電界もシールドすることが可能である。

なお、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、開口部ＡＰに位置しているが、いずれも透明な導電材料によって形成され、また、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１の直上に位置する液晶分子ＬＭは、第２画素電極ＰＥ２と第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間に形成される電界によって配向制御されるため、開口部ＡＰにおける透過率の低減を招くことは無い。

一方で、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３の電極幅がソース配線Ｓの線幅よりも小さいため、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３の電極幅がソース配線Ｓの線幅より大きい場合と比較して、液晶分子ＬＭの配向を制御可能な領域を拡大することが可能となる。つまり、この第２構成例では、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３の電極幅がソース配線Ｓの線幅より大きい場合と比較して、透過率を向上することが可能となる。

また、この第２構成例によれば、ソース配線Ｓに近い側の第１主共通電極ＣＡ１は、ソース配線Ｓの直上の位置よりもずれた位置に配置されている。このため、ソース配線Ｓと第１主共通電極ＣＡ１との間での不所望な容量の形成を抑制することが可能となり、液晶表示装置の消費電力を低減することが可能となる。また、ソース配線Ｓと対向する第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１よりもソース配線Ｓから離れた位置にあるため、これらの間に形成され得る容量が表示に及ぼす影響を低減することが可能となる。

なお、この第２構成例は、上記した例に限らない。例えば、画素電極ＰＥが第１画素電極ＰＥ１のみあるいは第２画素電極ＰＥ２のみであっても良い。このような場合でも、画素電極ＰＥと第１主共通電極ＣＡ１との間でシールド電界を形成可能であるし、画素電極ＰＥと第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間で液晶分子ＬＭの配向を制御するための電界を形成することが可能である。

次に、本実施形態の第３構成例について説明する。

図１１は、図１に示したアレイ基板ＡＲを対向基板側から見たときの一画素ＰＸの第３構成例を概略的に示す平面図である。

この第３構成例は、上記の第２構成例と比較して、アレイ基板ＡＲに備えられた第１主共通電極ＣＡ１がソース配線Ｓの線幅よりも大きい電極幅を有している点で相違している。なお、画素電極ＰＥについては、図８に示した第２構成例と同一であるため、説明を省略する。

第１主共通電極ＣＡ１は、ソース配線Ｓに沿って延出している。この第１主共通電極ＣＡ１は、ソース配線Ｓの線幅よりも大きい電極幅を有し、ソース配線Ｓと重なる位置から画素電極ＰＥの側に延在している。図示した例では、第１主共通電極ＣＡＬ１は、ソース配線Ｓ１に沿って延出し、ソース配線Ｓ１と重なる位置に配置されるとともに画素電極ＰＥの側に延在している。同様に、第１主共通電極ＣＡＲ１は、ソース配線Ｓ２に沿って延出し、ソース配線Ｓ２と重なる位置に配置されるとともに画素電極ＰＥの側に延在している。

第２主共通電極ＣＡ２は、第１主共通電極ＣＡ１に沿って延出している。この第２主共通電極ＣＡ２は、ソース配線Ｓの線幅よりも小さい電極幅を有し、ソース配線Ｓの上方の位置に配置され、第１主共通電極ＣＡ１と対向している。図示した例では、第２主共通電極ＣＡＬ２は、第１主共通電極ＣＡＬ１に沿って延出し、ソース配線Ｓ１の線幅よりも小さい電極幅を有し、ソース配線Ｓ１の上方の位置において第１主共通電極ＣＡＬ１と対向している。第２主共通電極ＣＡＲ２は、第１主共通電極ＣＡＲ１に沿って延出し、ソース配線Ｓ２の線幅よりも小さい電極幅を有し、ソース配線Ｓ２の上方の位置において第１主共通電極ＣＡＲ１と対向している。

第１副共通電極ＣＢ１及び第２副共通電極ＣＢ２については、第２構成例と同一であるため、説明を省略する。

このような第３構成例で説明したアレイ基板ＡＲは、図３に示した構成の対向基板ＣＴと組み合わせることが可能である。

図１２は、図１１のＩ−Ｊ線で切断した液晶表示パネルＬＰＮの断面構造の主要部を簡略化した断面図である。図１３は、図１１のＫ−Ｌ線で切断した液晶表示パネルＬＰＮの断面構造の主要部を簡略化した断面図である。なお、ここでは、説明に必要な箇所のみを図示している。ここでは、第２構成例との差異について説明する。

第１主共通電極ＣＡＬ１は、ソース配線Ｓ１の直上に位置するとともに第１主画素電極ＰＡ１の側にも延在している。第１主共通電極ＣＡＲ１は、ソース配線Ｓ２の直上に位置するとともに第１主画素電極ＰＡ１の側にも延在している。第１副共通電極ＣＢＵ１は、ゲート配線Ｇ１の直上に位置するとともに第１副画素電極ＰＢ１の側にも延在している。第１副共通電極ＣＢＢ１は、ゲート配線Ｇ２の直上に位置するとともに第１副画素電極ＰＢ１の側にも延在している。

第２主共通電極ＣＡＬ２は、ソース配線Ｓ１の直上の位置において、第１主共通電極ＣＡＬ１と対向している。第２主共通電極ＣＡＲ２は、ソース配線Ｓ２の直上の位置において、第１主共通電極ＣＡＲ１と対向している。第２副共通電極ＣＢＵ２は、ゲート配線Ｇ１の直上の位置において、第１副共通電極ＣＢＵ１と対向している。第２副共通電極ＣＢＢ２は、ゲート配線Ｇ２の直上の位置において、第１副共通電極ＣＢＢ１と対向している。

このような第３構成例によれば、各ソース配線Ｓの液晶層ＬＱ側に第１主共通電極ＣＡ１及び第２主共通電極ＣＡ２を備えている。下層に位置する第１主共通電極ＣＡ１は、ソース配線Ｓと対向するため、ソース配線Ｓからの不所望な漏れ電界もシールドすることが可能である。したがって、透過領域のうちのソース配線Ｓに近接する領域での不所望な電界の影響が緩和され、表示品位の劣化を抑制することが可能となる。

また、この第３構成例によれば、ソース配線Ｓ１とソース配線Ｓ２との間の画素列において、各画素が第１画素電極ＰＥ１及び第２画素電極ＰＥ２を備えている。このため、ＯＮ時には、第２画素電極ＰＥ２と第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間に液晶分子の配向を制御するのに必要な電界が形成されるとともに、第１画素電極ＰＥ１と第１主共通電極ＣＡ１との間にシールド電界が形成される。このようなシールド電界は、ソース配線Ｓと第２画素電極ＰＥ２との間の電位差に起因したソース配線Ｓからの不所望な漏れ電界をシールドする。したがって、ソース配線Ｓからの不所望な電界の形成をさらに抑制することができ、表示品位の劣化を抑制することが可能となる。

また、この第３構成例によれば、第２構成例と同様に、第１副共通電極ＣＢ１は、ゲート配線Ｇと対向しているため、ゲート配線Ｇからも不所望な漏れ電界もシールドすることが可能である。

また、この第３構成例によれば、第２構成例と同様に、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、いずれも透明な導電材料によって形成されているため、開口部ＡＰにおける透過率の低減を招くことは無い。また、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３の電極幅がソース配線Ｓの線幅よりも小さいため、第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３の電極幅がソース配線Ｓの線幅より大きい場合と比較して、液晶分子ＬＭの配向が制御可能な領域を拡大することが可能となり、透過率を向上することが可能となる。

なお、この第３構成例は、上記した例に限らない。

例えば、図１４に示したように、画素電極ＰＥについて、第２画素電極ＰＥ２を省略しても良い。このような場合でも、第１主共通電極ＣＡ１がソース配線Ｓからの漏れ電界をシールドすることが可能であり、また、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１との間で漏れ電界をシールドするためのシールド電界を形成可能であるし、第１主画素電極ＰＡ１と第２主共通電極ＣＡ２及び第３主共通電極ＣＡ３との間で液晶分子ＬＭの配向を制御するための電界を形成することが可能である。なお、液晶分子ＬＭの配向を制御するための電界を効率的に形成するためには、第１主画素電極ＰＡ１を覆う第４絶縁膜１４の膜厚を薄くすることが望ましい。

また、図１５に示したように、アレイ基板ＡＲの第１共通電極ＣＥ１について、第２主共通電極ＣＡ２を省略しても良い。このような場合でも、第１主共通電極ＣＡ１がソース配線Ｓからの漏れ電界をシールドすることが可能であり、また、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１との間で漏れ電界をシールドするためのシールド電界を形成可能であるし、第２主画素電極ＰＡ２と第３主共通電極ＣＡ３との間で液晶分子ＬＭの配向を制御するための電界を形成することが可能である。

なお、本実施形態においては、画素電極ＰＥがアレイ基板ＡＲに形成される一方で共通電極ＣＥの少なくとも一部が対向基板ＣＴに形成された構成の液晶表示パネルＬＰＮについて説明したが、画素電極ＰＥ及び第１共通電極ＣＥ１が形成されたアレイ基板と共通電極が形成されていない対向基板ＣＴとを組み合わせた構成の液晶表示パネルについても、上記した第１乃至第３構成例を適用可能である。

例えば、図１６に示した例は、上記の第１構成例に対して、第２共通電極ＣＥ２を省略した構成に相当する。このような構成例では、ソース配線Ｓからの漏れ電界は、主として第１画素電極ＰＥ１によってシールドされる。また、液晶分子ＬＭは、主として第２主画素電極ＰＡ２と第１主共通電極ＣＡ１との間に形成される電界によって配向制御される。

図１７に示した例は、上記の第２構成例に対して、第２共通電極ＣＥ２を省略した構成に相当する。このような構成例では、ソース配線Ｓからの漏れ電界は、第１主共通電極ＣＡ１と第２主共通電極ＣＡ２との間の等電位面、及び、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１との間のシールド電界によってシールドされる。また、液晶分子ＬＭは、主として第２主画素電極ＰＡ２と第２主共通電極ＣＡ２との間に形成される電界によって配向制御される。

図１８に示した例は、上記の第３構成例に対して、第２共通電極ＣＥ２を省略した構成に相当する。このような構成例では、ソース配線Ｓからの漏れ電界は、第１主共通電極ＣＡ１自体、あるいは、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１との間のシールド電界によってシールドされる。また、液晶分子ＬＭは、主として第２主画素電極ＰＡ２と第２主共通電極ＣＡ２との間に形成される電界によって配向制御される。

図１９に示した例は、上記の第３構成例の図１４に示した変形例に対して、第２共通電極ＣＥ２を省略した構成に相当する。このような構成例では、ソース配線Ｓからの漏れ電界は、第１主共通電極ＣＡ１自体、あるいは、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１との間のシールド電界によってシールドされる。また、液晶分子ＬＭは、主として第１主画素電極ＰＡ１と第２主共通電極ＣＡ２との間に形成される電界によって配向制御される。

図２０に示した例は、上記の第３構成例の図１５に示した変形例に対して、第２共通電極ＣＥ２を省略した構成に相当する。このような構成例では、ソース配線Ｓからの漏れ電界は、第１主共通電極ＣＡ１自体、あるいは、第１主画素電極ＰＡ１と第１主共通電極ＣＡ１との間のシールド電界によってシールドされる。また、液晶分子ＬＭは、主として第２主画素電極ＰＡ２と第１主共通電極ＣＡ１との間に形成される電界によって配向制御される。

これらの図１６乃至図２０に示した各構成例によれば、上記した効果に加えて、対向基板ＣＴの側に電極を形成する必要がなくなる。また、アレイ基板ＡＲと対向基板ＣＴとの貼り合わせの際の合わせずれが生じたとしても、表示品位の劣化を抑制することが可能である。

次に、本実施形態の効果について検証した。

図２１は、本実施形態において導入したクロストーク率の定義を説明するための図である。

すなわち、アクティブエリアＡＣＴの略中央に矩形状のウインドーＷＤＷを表示した場合であって、ウインドーＷＤＷが黒表示または白表示である一方で、その周辺部分が中間色を表示した場合に、ウインドーＷＤＷを囲む四方の輝度を測定した。図示した４箇所のそれぞれの輝度をＷ１、Ｗ２、Ｗ３、Ｗ４とした。また、同一のアクティブエリアＡＣＴの全面で同一の中間色を表示した場合に、上記と同一箇所の４箇所の輝度を測定した。図示した４箇所のそれぞれの輝度をＧ１、Ｇ２、Ｇ３、Ｇ４とした。このとき、クロストーク率は以下の式で定義する。

クロストーク率＝|W(n)-G(n)|/G(n)×100 （但し、n=1〜4である）
まず、上記の第１構成例から第１画素電極を省略した比較例について、クロストーク率を測定した。次に、本実施形態の第１構成例及び第２構成例について、クロストーク率を測定した。比較例のクロストーク率を１として規格化したところ、第１構成例のクロストーク率は０．１０であり、また、第２構成例のクロストーク率は０．２０であった。このように、本実施形態によれば、クロストークを低減できることが確認された。

また、発明者は、上記の比較例、第１構成例、及び、第２構成例のそれぞれについて、透過率を測定した。比較例の透過率を１として規格化したところ、第１構成例の透過率は１．０３であり、また、第２構成例の透過率は１．２７であった。このように、本実施形態によれば、透過率を向上できることが確認された。

また、本実施形態によれば、上記した効果に加えて、画素電極ＰＥと共通電極ＣＥとの間の電極間隙において高い透過率を得ることが可能となる。このため、主画素電極と主共通電極との間の電極間距離を拡大することで、一画素あたりの透過率を十分に高くすることが可能となる。また、画素ピッチが異なる製品仕様に対しては、主画素電極ＰＡと主共通電極ＣＡとの電極間距離を変更することで、透過率分布のピーク条件を利用することが可能となる。つまり、本実施形態の表示モードにおいては、比較的画素ピッチが大きな低解像度の製品仕様から比較的画素ピッチが小さい高解像度の製品仕様まで、微細な電極加工を必ずしも必要とせず、電極間距離の設定により種々の画素ピッチの製品を提供することが可能となる。したがって、高透過率且つ高解像度の要求を容易に実現することが可能となる。

また、本実施形態によれば、ブラックマトリクスＢＭと重なる領域では、透過率が十分に低下している。これは、ソース配線Ｓの直上に位置する共通電極ＣＥの位置よりも当該画素の外側に電界の漏れが発生せず、また、ブラックマトリクスＢＭを挟んで隣接する画素間で不所望な横電界が生じないため、ブラックマトリクスＢＭと重なる領域の液晶分子ＬＭがＯＦＦ時（あるいは黒表示時）と同様に初期配向状態を保っているためである。また、例えアレイ基板ＡＲと対向基板ＣＴとの間で合わせズレが生じたとしても、隣接する画素への不所望な電界の漏れを抑制することができる。したがって、隣接する画素間でカラーフィルタＣＦの色が異なる場合であっても、混色の発生を抑制することが可能となり、色再現性の低下やコントラスト比の低下を抑制することが可能となる。

また、本実施形態によれば、主共通電極ＣＡは、それぞれソース配線Ｓと対向している。このため、主共通電極ＣＡがソース配線Ｓよりも画素電極ＰＥ側に配置された場合と比較して、透過領域の面積を拡大することができ、画素ＰＸの透過率を向上することが可能となる。また、主共通電極ＣＡをソース配線Ｓの直上に配置することによって、画素電極ＰＥと主共通電極ＣＡとの間の電極間距離を拡大することが可能となり、より水平に近い横電界を形成することが可能となる。このため、従来の構成であるＩＰＳモード等の利点である広視野角化も維持することが可能となる。

また、本実施形態によれば、一画素内に複数のドメインを形成することが可能となる。このため、複数の方向で視野角を光学的に補償することができ、広視野角化が可能となる。

また、本実施形態によれば、第１共通電極ＣＥ１について、第１主共通電極ＣＡ１及び第１副共通電極ＣＢ１は、互いに電気的に接続され、格子状に形成されている。同様に、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、互いに電気的に接続され、格子状に形成されている。また、第２共通電極ＣＥ２について、第２主共通電極ＣＡ２及び第２副共通電極ＣＢ２は、互いに電気的に接続され、格子状に形成されている。したがって、アレイ基板ＡＲに備えられた第１共通電極ＣＥ１の一部で断線が発生したり、対向基板ＣＴに備えられた第２共通電極ＣＥ２の一部に断線が発生したりしたとしても、各画素ＰＸに安定してコモン電位を供給することが可能となり、表示不良の発生を抑制することが可能となる。

なお、上記の例では、液晶分子ＬＭの初期配向方向が第２方向Ｙと平行である場合について説明したが、液晶分子ＬＭの初期配向方向Ｄは、第２方向Ｙを斜めに交差する斜め方向であっても良い。

また、上記の例では、液晶層ＬＱが正（ポジ型）の誘電率異方性を有する液晶材料によって構成された場合について説明したが、液晶層ＬＱは、誘電率異方性が負（ネガ型）の液晶材料によって構成されていても良い。

以上説明したように、本実施形態によれば、表示品位の劣化を抑制することが可能な液晶表示装置を提供することが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＬＰＮ…液晶表示パネル
ＡＲ…アレイ基板 ＣＴ…対向基板 ＬＱ…液晶層
ＰＥ…画素電極 ＰＥ１…第１画素電極 ＰＥ２…第２画素電極
ＰＡ１…第１主画素電極 ＰＢ１…第１副画素電極
ＰＡ２…第２主画素電極 ＰＢ２…第２副画素電極
ＣＥ…共通電極 ＣＥ１…第１共通電極 ＣＥ２…第２共通電極
ＣＡ１…第１主共通電極 ＣＢ１…第１副共通電極
ＣＡ２…第２主共通電極 ＣＢ２…第２副共通電極
ＣＡ３…第３主共通電極 ＣＢ３…第３副共通電極

Claims (8)

1. 第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に位置する第１層間絶縁膜と、前記第１層間絶縁膜上に位置し前記スイッチング素子と電気的に接続された第１画素電極と、前記第１層間絶縁膜の上に位置し前記第１画素電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置し前記第１画素電極と電気的に接続され第２方向に沿って延出した主画素電極を備えた第２画素電極と、前記第２層間絶縁膜上に位置し前記ソース配線の直上に配置された第１主共通電極と、を備えた第１基板と、
   前記第１基板に対向配置された第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、を備え、
   前記第１画素電極は、前記主画素電極よりも前記ソース配線及び前記第１主共通電極の近くに位置する縁部を有することを特徴とする液晶表示装置。
2. 前記第１画素電極は、前記第２画素電極とは異なる形状であって、且つ、前記第２画素電極の相似形とも異なる形状であって、長方形状、Ｈ字形状、または、格子形状に形成されたことを特徴とする請求項１に記載の液晶表示装置。
3. 前記第１画素電極は、透明な導電材料によって形成されたことを特徴とする請求項２に記載の液晶表示装置。
4. 前記第２画素電極は、さらに第１方向に沿って延出した副画素電極を有し、十字形状またはＴ字形状に形成されたことを特徴とする請求項１乃至３のいずれか１項に記載の液晶表示装置。
5. 第１方向に沿って延出したゲート配線と、第１方向に交差する第２方向に沿って延出したソース配線と、前記ゲート配線及び前記ソース配線と電気的に接続されたスイッチング素子と、前記ソース配線及び前記スイッチング素子の上に位置する第１層間絶縁膜と、前記第１層間絶縁膜上に位置し前記ソース配線に沿って延出した第１主共通電極と、前記第１層間絶縁膜の上に位置し前記第１主共通電極を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に位置し前記スイッチング素子と電気的に接続された画素電極と、前記第２層間絶縁膜上に位置し前記ソース配線の直上に配置され前記第１主共通電極と同電位の第２主共通電極と、を備えた第１基板と、
   前記第１基板に対向配置された第２基板と、
   前記第１基板と前記第２基板との間に保持された液晶層と、
   を備えたことを特徴とする液晶表示装置。
6. 前記第１主共通電極は、透明な導電材料によって形成され、しかも、前記ソース配線と重なる位置よりも前記画素電極側に配置され、
   前記第２主共通電極は、前記ソース配線の線幅よりも小さい電極幅を有することを特徴とする請求項５に記載の液晶表示装置。
7. 前記第１主共通電極は、前記ソース配線の線幅よりも大きい電極幅を有し、透明な導電材料によって形成され、しかも、前記ソース配線と重なる位置から前記画素電極側に延在し、
   前記第２主共通電極は、前記ソース配線の線幅よりも小さい電極幅を有し、前記第１主共通電極と対向することを特徴とする請求項５に記載の液晶表示装置。
8. 前記画素電極は、前記第１層間絶縁膜上に位置し前記第２層間絶縁膜によって覆われた第１画素電極と、前記第２層間絶縁膜上に位置し前記第１画素電極と電気的に接続され第２方向に沿って延出した主画素電極を備えた第２画素電極と、を備えたことを特徴とする請求項５乃至７のいずれか１項に記載の液晶表示装置。

Images