JP2006330226A

JP2006330226A - 表示装置

Info

Publication number: JP2006330226A
Application number: JP2005151959A
Authority: JP
Inventors: Kenichi Akiyama; 賢一秋山; Mitsuru Goto; 充後藤; Norimitsu Nishikawa; 法光西川; Uki Tsuchiyama; 宇騎土山
Original assignee: Hitachi Displays Ltd
Current assignee: Japan Display Inc
Priority date: 2005-05-25
Filing date: 2005-05-25
Publication date: 2006-12-07
Anticipated expiration: 2025-05-25
Also published as: JP4877707B2; US20060267902A1; US20100220045A1

Abstract

【課題】表示装置において、更なる低消費電力化を図るとともに、フレームメモリを使用することなく輪郭強調を行う。
【解決手段】それぞれ画素電極を有する画素を複数備える表示パネルと、前記各画素に映像線を介して映像信号を供給する駆動回路とを有し、前記駆動回路は、外部から入力される表示データから輪郭を強調した輪郭強調表示データを生成し、前記表示パネルに表示される画像の輪郭部分を強調する輪郭強調回路と、前記輪郭強調表示データを記憶するメモリとを有し、前記輪郭強調回路は、１表示ライン用の表示データの中の連続するｋ（ｋ≧２）個の表示データを順次格納するラッチ回路と、前記ラッチ回路に格納されたｋ個の表示データに基づき前記輪郭強調表示データを生成する演算回路とを有する。
【選択図】図５

Description

本発明は、表示装置に係り、特に、携帯電話機などに用いられる液晶表示装置の駆動回路に適用して有効な技術に関する。

サブピクセル数が、カラー表示で２４０×３２０×３程度の小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機などの携帯機器の表示部として広く使用されている。（下記、特許文献１、２参照）
最近の携帯電話機のコンテンツでは、動画を取り扱うことが多くなっており、また、ＴＶ放送対応の携帯電話機も増加している。
そのため、最近の携帯電話機では、動画表示性能を向上させることが要求されている。従来、このような画像処理は、ＣＰＵが行っていた。（下記、特許文献３参照）

なお、本願発明に関連する先行技術文献としては以下のものがある。
特開２００４−６１８９２号公報特開２００４−２４０２３５号公報特開２００２−２７８５２２号公報

携帯電話機等の表示部として使用される液晶表示モジュールでは、動画表示性能を向上させる手法として、輪郭強調技術を採用して表示画像のエッジ部を強調することが有効である。
しかしながら、従来の公知の輪郭強調技術では、前フレームとの比較のためにフレームメモリが必要であり、このフレームメモリを、小型の液晶表示モジュールのドライバに実装することが困難であるという問題点があった。
携帯電話機等の表示部として使用される液晶表示モジュールでは、消費電力を低減するために、半導体メモリ（Static Random Access Memory；以下、ＳＲＡＭという）を備えているが、電池駆動を考慮した場合は、さらなる低消費電力化が要望されている。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、更なる低消費電力化を図るとともに、フレームメモリを使用することなく輪郭強調を行うことが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
前述の目的を達成するために、本発明では、それぞれ画素電極を有する画素を複数備える表示パネルと、前記各画素に映像線を介して映像信号を供給する駆動回路とを有する表示装置であって、前記駆動回路は、外部から入力される表示データから輪郭を強調した輪郭強調表示データを生成し、前記表示パネルに表示される画像の輪郭部分を強調する輪郭強調回路と、前記輪郭強調表示データを記憶するメモリとを有し、前記輪郭強調回路は、１表示ライン用の表示データの中の連続するｋ（ｋ≧２）個の表示データを順次格納するラッチ回路と、前記ラッチ回路に格納されたｋ個の表示データに基づき前記輪郭強調表示データを生成する演算回路とを有する。
また、本発明では、前記ｋ個の表示データの中のｋ番目の表示データは、ラッチパルスの第１電圧レベルから第２電圧レベルへの電圧レベルが変化する時点で前記ラッチ回路に取り込まれ、前記ｋ個の表示データの中の残りの表示データは、前記ラッチパルスの第２電圧レベルから第１電圧レベルへの電圧レベルが変化する時点で前記ラッチ回路に取り込まれる。
また、本発明では、ライトストローブ信号に基づき、前記ラッチパルスを生成するパルス生成回路を有し、前記パルス生成回路は、前記ライトストローブ信号が入力されないときに、それ以前に入力された前記ライトストローブ信号に基づき、前記ラッチパルスを生成する。

また、本発明は、それぞれ画素電極を有する画素を複数備える表示パネルと、前記各画素に映像線を介して映像信号を供給する駆動回路と、前記各画素の画素電極と対向する対向電極と、前記対向電極に共通電圧を印加する電源回路とを備え、前記画素電極と前記対向電極との間の電界方向を、所定の周期毎に交互に反転させて駆動する表示装置であって、前記対向電極と前記電源回路との間に接続される第１スイッチング素子と、前記映像線と前記駆動回路との間に接続される第２スイッチング素子と、前記映像線と前記対向電極との間に直列に接続される第３スイッチング素子と第４スイッチング素子を有し、前記第１スイッチング素子、前記第２スイッチング素子、および前記第３スイッチング素子は、ｎ型のトランジスタ素子を含み、前記第４スイッチング素子は、ｐ型のトランジスタ素子で構成される。
ここで、前記所定の周期の第１期間において、前記第１スイッチング素子と第２スイッチング素子がオフ、前記第３スイッチング素子がオンとされ、前記所定の周期の第２期間において、前記第１スイッチング素子と第２スイッチング素子がオン、前記第３スイッチング素子がオフとされる。

また、前記第４スイッチング素子は、基板電位として、前記共通電圧の中で最も高い電圧以上の電圧が印加され、ゲート電位として、前記第３スイッチング素子が接続される端子に負電位が発生しない電圧が印加される。
また、本発明では、前記所定の周期の第１期間と第２期間との間の第３期間において、前記第１スイッチング素子、第２スイッチング素子、および、前記第３スイッチング素子がオフとされ、前記所定の周期の第３期間において、前記対向電極に、前記共通電圧の中で最も高い電圧よりも低い第１の中間電圧、あるいは、前記共通電圧の中で最も低い電圧より高く、かつ前記第１の中間電圧よりも低い第２の中間電圧が、交互に印加される。
また、前記所定の周期は、前記表示パネルの表示領域毎に変更可能である。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、更なる低消費電力化を図るとともに、フレームメモリを使用することなく輪郭強調を行うことが可能となる。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施例］
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
液晶表示パネル（PNL）には、複数の走査線（または、ゲート線）（G1〜G320）と、映像線（またはドレイン線）（S1〜S720）とが各々並列して設けられる。
走査線（G）と映像線（S）との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極（ITO1）と薄膜トランジスタ（TFT）が設けられる。図１では、液晶表示パネル（PNL）のサブピクセル数は、240×320×3である。
液晶を挟み、各画素電極（ITO1）に対向するように、対向電極（共通電極、または、コモン電極ともいう）（ITO2）が設けられる。そのため、各画素電極（ITO1）と対向電極（ITO2）との間には液晶容量（LC）が形成される。
液晶表示パネル（PNL）は、画素電極（ITO1）、薄膜トランジスタ（TFT）等が設けられたガラス基板（GLASS）と、カラーフィルタ等が形成されるガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。

本実施例において、ガラス基板（GLASS）上には、駆動回路（DRV）が搭載される。
駆動回路（DRV）は、コントローラ回路１００と、液晶表示パネル（PNL）の映像線（S）を駆動するソースドライバ１３０と、液晶表示パネル（PNL）の走査線（G）を駆動するゲートドライバ１４０と、液晶表示パネル（PNL）に画像を表示するために必要な電源電圧（例えば、液晶表示パネル（PNL）の対向電極（ITO2）に供給する共通電圧（Vcom））などを生成する液晶駆動電源発生回路１２０と、ＳＲＡＭ（Static Random Access Memory）１５０とを有する。また、図１において、FPCはフレキシブル配線基板、Cpraは、映像線（S）と、対向電極（ITO2）との間の寄生容量である。
なお、図１では、駆動回路（DRV）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（DRV）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（GLASS）上に直接形成するようにしてもよい。
同様に、駆動回路（DRV）の一部の回路を分割し、駆動回路（DRV）を複数個の半導体チップで構成してもよく、駆動回路（DRV）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板（GLASS）上に直接形成するようにしてもよい。
さらに、駆動回路（DRV）あるいは駆動回路（DRV）の一部の回路を、ガラス基板（GLASS）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。

コントローラ回路１００は、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から入力される表示データ（DATA）と表示コントロール信号（DSig）に基づき、液晶表示モジュール全体を制御する各信号を各部に出力する。
各画素部の薄膜トランジスタ（TFT）のゲートは走査線（G）に、ドレインは映像線（S）に接続される。ゲートドライバ１４０からのゲート選択信号が走査線（G）に出力されると、薄膜トランジスタ（TFT）はオンとなる。薄膜トランジスタ（TFT）がオン状態の時に、ソースドライバ１３０から映像電圧が映像線（S）に印加されると、薄膜トランジスタ（TFT）を介して、画素電極（ITO1）に映像電圧が印加され、液晶容量（LC）に映像電圧が書き込まれる。これにより、液晶表示パネル（PNL）に画像が表示される。
ＭＣＵからの表示データ（DATA）は、コントローラ回路１００に入力された後、ＳＲＡＭ１５０の所望のアドレスに格納される。
ＳＲＡＭ１５０に格納されたデータは、一定周期で、１表示ライン分ずつソースドライバ１３０に読み出され、ソースドライバ１３０では、読み出された表示データに対応した階調電圧値を選択して、映像線（S1〜S720）に供給する。

本実施例では、コントローラ回路１００の内部に、液晶表示パネル（PNL）に表示される画像のエッジ部分を強調する輪郭強調回路が設けられる。
図２は、本実施例の輪郭強調回路の一例の概略構成を示すブロック図である。なお、図２において、FF1、FF2、FF3はラッチ回路である。
図２に示す輪郭強調回路では、ラッチ回路（FF1）にラッチされる注目サブピクセルの一つ後のサブピクセルと、ラッチ回路（FF1）により遅延され、ラッチ回路（FF2）にラッチされる注目サブピクセルと、２つのラッチ回路（または、フリップフロップ回路；FF1,FF2）により遅延され、ラッチ回路（FF3）にラッチされる注目サブピクセルの一つ前のサブピクセルとが演算回路１１に入力され、演算回路１１は、当該連続する３つのサブピクセルの表示データに重み付けを施して、輪郭強調された表示データを生成する。
今、注目サブピクセル（Xn）の表示データ値をｆ（Xn）、注目サブピクセルの一つ前のサブピクセル（X(n-1)）の表示データ値をｆ（X(n-1)）、注目サブピクセルの一つ後のサブピクセル（X(n+1)）の表示データ値をｆ（X(n+1)）、注目サブピクセルの輪郭強調された表示データ値をＦ（Xn）とするとき、演算回路１１は下記（１）式の演算を実行する。
［数１］
Ｆ（Xn）＝Ａ×ｆ（X(n-1)）＋Ｂ×ｆ（Xn）＋Ｃ×ｆ（X(n+1)）
・・・・・・・・・・・・・・・・・（１）
但し、Ａ、Ｂ、Ｃはフィルタ係数である。

例えば、元データが表１に示す値で、また、Ａ＝−0.3、Ｂ＝1.6、Ｃ＝−0.3である場合、注目サブピクセル（X3）、および（X8）の輪郭強調された表示データ値は、下記（２）式で求められる。
［数２］
Ｆ（X3）＝Ａ×ｆ（X2）＋Ｂ×ｆ（X3）＋Ｃ×ｆ（X4）
＝−0.3×20＋1.6×50−0.3×100
＝44
Ｆ（X8）＝−0.3×100＋1.6×50−0.3×20
＝44
・・・・・・・・・・・・・・・・・（２）
元データが表１に示す値で、また、フィルタ係数が、Ａ＝−0.3、Ｂ＝1.6、Ｃ＝−0.3のときの、輪郭強調された表示データ値を、表１の変換後データ（１）に示す。
さらに、元データが表１に示す値で、また、フィルタ係数が、Ａ＝−0.6、Ｂ＝2.2、Ｃ＝−0.6のときの、輪郭強調された表示データ値を、表１の変換後データ（２）に示す。
表１をグラフ化したものが、図３に示すグラフである。
図３に示すグラフで、（イ）が、表１に示す元データ、（ロ）が、表１の変換後データ（１）、（ハ）が、表１の変換後データ（２）を表す。
［表１］

本実施例において、輪郭強調処理のシーケンス（輪郭強調回路で輪郭強調した後ＳＲＡＭ１５０へ表示データを書込むシーケンス）は０サイクル処理で行われる。すなわち、書込みのためのライトストローブ信号（WR*）の１パルスで、前述した輪郭強調処理が実行される。
図４は、本実施例の輪郭強調処理のタイミングチャートを示す図である。
データバスの表示データ（DB）は、ライトストローブ信号（WR*）に基づいて生成されたラッチパルス（CK1）により、内部バスに取り込まれる。また、ＳＲＡＭ１５０へのアクセスを行うためのアクセスパルスと、アドレスカウンタを更新するためのアドレスカウンタ更新パルス（Sig3）も、ライトストローブ信号（WR*）に基づいて生成される。
前述したように、輪郭強調処理は、注目画素とその両隣の画素の表示データとの演算を行う必要があるため、表示データ（DB）を一時保持する必要がある。
そこで、先ず、表示データは、通常の書き込みと同様に、ライトストローブ信号（WR*）により生成されたラッチパルス（CK1）により、ラッチ回路（図２のFF1）にラッチされる（DATA1）。
さらに、このラッチパルス（CK1）の立下りエッジで、ラッチ回路（図２のFF1）の出力をラッチ回路（図２のFF2）に取り込み（DATA2）、このラッチ回路（図２のFF2）の出力を同じラッチパルスの立下りエッジで、ラッチ回路（図２のFF3）に取り込む（DATA3）。これにより、注目画素とその両隣の画素の表示データを保持することができる。
このとき、図４の破線で囲んだ期間は、注目画素とその両隣の画素の表示データが揃っており、これらの表示データを用いて輪郭強調演算を行う。
その結果を、先述のラッチパルスの立下りエッジで内部バスに取り込むことで一連の演算処理が完了する。

なお、液晶表示パネル（PNL）の画面の一部だけ、例えば、窓内で動画表示する場合には、前述した輪郭強調処理は、窓内だけの表示データに実施されることはいうまでもない。この窓内の表示データを示すのが、ウィンドウアドレスである。
そして、ウィンドウアドレスの両端の画素に対しては演算を行わない必要がある。これに対しては、アドレスカウンタの値から両端の画素であることを判定し、演算を行わない期間であることを示すフラグを生成している。
図４に示す方式では、ＳＲＡＭ１５０への書き込みタイミングが１画素分遅れる。したがって、ＳＲＡＭアクセスパルス（Sig2）やアドレスカウンタ更新パルス（Sig3）も１画素分遅らせる必要がある。
ウィンドウアドレスの開始点ではこれらをマスクすればよい。しかし、ウィンドウアドレス終点の演算データを内部バスに書き込むとき、ライトストローブ信号（WR*）は入力されないため、最終画素の演算結果を内部バスに書き込んだり、ＳＲＡＭ１５０にアクセスするためのパルスを生成することができない。
そこで、本実施例では、コントロール回路１００のインタフェース部で最終の表示データを処理するためのパルスを生成している。
図４に示すように、１フレーム分の最終画素の表示データを転送した際のライトストローブ信号（WR*）より生成したＳＲＡＭアクセスパルス（Sig2）の図４中の○で囲んだパルスからラッチパルス（図４中の太実線）を生成する。なお、２回転送時には２つ、３回転送時には３つ生成する。
こうして生成したパルスにより最終画素の演算結果をＳＲＡＭ１５０に書き込むことができる。

図５は、図４に示すタイミングチャートに基づき、輪郭強調処理を実行するための回路構成の一例を示すブロック図である。
図５において、FF1、FF2、FF3はラッチ回路は、注目画素とその両隣の画素の表示データをラッチするラッチ回路であり、１１は前述した輪郭強調演算を行う演算回路である。
また、１２はパルス生成回路（１）、１３はパルス生成回路（２）、１４はパルス生成回路（３）、１５はアドレスカウンタである。
パルス生成回路（１）１２は、ライトストローブ信号（WR*）と、パルス生成回路（２）１３から出力されるＳＲＡＭアクセスパルス（Sig2）から、ラッチパルス（CK1）と、パルス（CK2）と、立上がりエッジがラッチパルス（CK1）の立下りエッジに一致するパルス（CK3）とを生成する。
また、パルス生成回路（１）１２には、制御信号（Select1）が入力され、この制御信号（Select1）に基づき、１フレーム分の最終画素の表示データを転送されるまでは、パルス生成回路（１）１２にはライトストローブ信号（WR*）が入力され、１フレーム分の最終画素の表示データを転送された後は、パルス生成回路（２）１３から出力されるＳＲＡＭアクセスパルス（Sig2）が入力される。

パルス生成回路（１）１２は、パルスの立下がりに同期して前述した各パルスを生成するので、パルス生成回路（１）１２は、図４に示すように、１フレーム分の最終画素の表示データを転送した際のライトストローブ信号（WR*）より生成したＳＲＡＭアクセスパルス（Sig2）の図４中の○で囲んだパルスからラッチパルス（図４中の太実線）を生成することができる。
パルス生成回路（２）１３は、パルス生成回路（１）１２から出力されるパルス（CK2）から、ＳＲＡＭアクセスパルス（Sig2）を生成する。
パルス生成回路（３）１４は、パルス生成回路（２）１３から出力されるＳＲＡＭアクセスパルス（Sig2）からアドレスカウンタ更新パルス（Sig3）を生成する。
パルス生成回路（３）１４には、制御信号（Enable1）が入力され、この制御信号（Enable1）に基づき、パルス生成回路（３）１４は、ウィンドウアドレスの開始点において、パルス生成回路（２）１３から出力されるＳＲＡＭアクセスパルス（Sig2）をマスクする。
以上説明したように、本実施例では、表示データ（DATA）は画素単位で転送されるため、データ書き込み方向に対する演算は、注目するサブピクセルのデータとその前のデータをバッファに一時保持しておき、次のデータが転送された段階で演算を行いＳＲＡＭ１５０に書き込むことで実現している。
この場合、追加となる回路は、２画素（3×6ビット×2）分のラッチ回路（FF2，FF3）と演算回路１１、およびこれらに関連するタイミング生成回路などである。コントロール回路１００だけで１画素分ずつ処理できるため従来のシステムからの変更は最小限で済み、回路規模も最小限に抑えることができる。

図６は、本実施例の輪郭強調回路の他の例の概略構成を示すブロック図である。図６に示す輪郭強調回路では、演算回路１１が、注目サブピクセルと、注目サブピクセルの一つ前のサブピクセルの表示データに重み付けを施して、輪郭強調された表示データを生成する。
今、注目サブピクセル（Xn）の表示データ値をｆ（Xn）、注目サブピクセルの一つ前のサブピクセル（X(n-1)）の表示データ値をｆ（X(n-1)）、注目サブピクセルの輪郭強調された表示データ値をＦ（Xn）とするとき、演算回路１１は下記（３）式の演算を実行する。
［数３］
Ｆ（Xn）＝Ａ’×ｆ（X(n-1)）＋Ｂ’×ｆ（Xn）
・・・・・・・・・・・・・・・・・（３）
但し、Ａ’、Ｂ’はフィルタ係数である。
例えば、元データが表２に示す値で、また、Ａ’＝−0.3、Ｂ’＝1.3である場合、注目サブピクセル（X3）、および（X8）の輪郭強調された表示データ値は、下記（４）式で求められる。
［数４］
Ｆ（X3）＝Ａ’×ｆ（X2）＋Ｂ'×ｆ（X3）
＝−0.3×20＋1.3×50
＝59
Ｆ（X8）＝−0.3×100＋1.3×50
＝35
・・・・・・・・・・・・・・・・・（４）
元データが表１に示す値で、また、フィルタ係数が、Ａ’＝−0.3、Ｂ’＝1.3であるときの、輪郭強調された表示データ値を、表２の変換後データ（１）に示す。
さらに、元データが表２に示す値で、また、フィルタ係数が、Ａ’＝−0.6、Ｂ’＝1.6のときの、輪郭強調された表示データ値を、表２の変換後データ（２）に示す。
表２をグラフ化したものが、図７に示すグラフである。
図７に示すグラフで、（イ）が、表２に示す元データ、（ロ）が、表２の変換後データ（１）、（ハ）が、表２の変換後データ（２）を表す。
［表２］

図６に示す輪郭強調回路では、演算回路１１が、注目サブピクセルと、注目サブピクセルの一つ後のサブピクセルの表示データに重み付けを施して、輪郭強調された表示データを生成することもできる。
今、注目サブピクセル（Xn）の表示データ値をｆ（Xn）、注目サブピクセルの一つ後のサブピクセル（X(n+1)）の表示データ値をｆ（X(n+1)）、注目サブピクセルの輪郭強調された表示データ値をＦ（Xn）とするとき、演算回路１１は下記（５）式の演算を実行する。
［数５］
Ｆ（Xn）＝Ｂ’×ｆ（Xn）＋Ｃ’×ｆ（X(n+1)）
・・・・・・・・・・・・・・・・・（５）
但し、Ｂ’、Ｃ’はフィルタ係数である。
例えば、元データが表３に示す値で、また、Ｂ’＝1.3、Ｃ’＝−0.3である場合、注目サブピクセル（X3）、および（X8）の輪郭強調された表示データ値は、下記（６）式で求められる。
［数６］
Ｆ（X3）＝Ｂ’×ｆ（X3）＋Ｃ'×ｆ（X4）
＝1.3×50−0.3×100
＝35
Ｆ（X8）＝1.3×50−0.3×20
＝59
・・・・・・・・・・・・・・・・・（６）
元データが表３に示す値で、また、フィルタ係数が、Ｂ’＝1.3、Ｃ’＝−0.3であるときの、輪郭強調された表示データ値を、表３の変換後データ（１）に示す。
さらに、元データが表３に示す値で、また、フィルタ係数が、Ｂ’＝1.6、Ｃ’＝−0.6のときの、輪郭強調された表示データ値を、表３の変換後データ（２）に示す。
表３をグラフ化したものが、図８に示すグラフである。
図８に示すグラフで、（イ）が、表３に示す元データ、（ロ）が、表３の変換後データ（１）、（ハ）が、表３の変換後データ（２）を表す。
［表３］

一般に、液晶に、直流電圧を印加すると液晶が劣化してしまうため、交流化して使用する必要がある。
本実施例では、この交流化駆動方法として、コモン反転駆動方法を使用している。
図９は、コモン反転駆動方法を説明するための模式図であり、映像線（S）に印加される映像電圧（Vline）と、対向電極（ITO2）に印加される共通電圧（Vcom）との関係を示す図である。
なお、図９では、コモン反転駆動方法の反転周期は、１水平期間（１Ｈ）の場合を図示しているが、この反転周期は、例えば、２水平期間、３水平期間、あるいは１フレーム期間であってもよい。コモン反転駆動方法の反転周期は、画質にあわせて選択される。
図９に示すように、映像電圧（Vline）および共通電圧（Vcom）の電圧は、コモン反転駆動方法の反転周期に応じて、映像電圧（Vline）＞共通電圧（Vcom）、あるいは、映像電圧（Vline）＜共通電圧（Vcom）に入れ替わる。
これを利用し、コモン反転駆動方法における低消費電力化を図る方法として、映像線（S）と対向電極（ITO2）との間に形成される寄生容量（Cpra）に充電されている電荷を、次の１水平期間に利用する方法がある。

図１０は、コモン反転駆動方法において、映像線（S）と対向電極（ITO2）との間に形成される寄生容量（Cpra）に充電されている電荷を次の反転周期に利用して低消費電力化を図るための、従来の回路構成を示す図である。
図１０に示すように、ソースドライバ１３０内において、映像線（S）とソースドライバ１３０の出力回路との間に、スイッチング素子（SA）を設け、また、映像線（S）と対向電極線（COM）との間に、スイッチング素子（SB）を設ける。
また、対向電極線（COM）は、対向電極（ITO2）に接続され、対向電極線（COM）は、スイッチング素子（SAA）を介して電源回路１２０に接続される。
図１１は、図１０に示す回路の動作を説明するための図である。
１水平期間の前半部分（期間α）において、スイッチング素子（SA）、スイッチング素子（SAA）をオフ、スイッチング素子（SB）をオンとして、映像線（S）と対向電極線（COM）とをショートし、この期間において、映像線（S）と対向電極（ITO2）と間で電荷の移動を行なう。この期間は、電荷の移動のみなので消費電流はない。
この後（期間β）に、スイッチング素子（SA）、スイッチング素子（SAA）をオン、スイッチング素子（SB）をオフとして、通常の駆動を行う。
この動作により、期間αの電荷移動分だけ、液晶表示パネル（PNL）を駆動する消費電流を少なくすることができる。即ち、図１１の△S、△Ｃを小さくすることができる。

しかしながら、前述した手法は、以下の理由で採用できなかった。
前記のスイッチング素子（SAA,SA,SB）は、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタとが並列に接続されたトランスファゲート回路で構成される。
図１０に示すソースドライバ１３０の出力は、０〜５Ｖ程度であることが多いため、図１０に示すスイッチング素子（SA,SAA,SB）のｎ型ＭＯＳトランジスタとして、５〜６Ｖ耐圧程度の半導体プロセスで作成されるｎ型ＭＯＳトランジスタが使用される。通常の半導体プロセスでは、６Ｖ耐圧程度まではサイズも小さく駆動能力も比較的高いことも大きな理由の一つである。
また、低消費電力化のためには、負電源側は、接地電位（GND）がよい。これは、映像線（S）を下側に駆動する時の液晶負荷充電分の消費電流が０となるためである。このことから、ソースドライバ１３０の電源は６Ｖ−GNDとするのが一般的である。
ここで示している６Ｖは一例であって、６Ｖに限定されるものではなく、使用条件に合わせて電圧は、例えば、５．５Ｖ等のように、適宜変更できるのいうまでもない。
この電圧は、液晶駆動電源発生回路１２０内の昇圧回路で発生する場合もあるし、勿論外部から供給されるものであってもよい。
図１２は、図１０に示すスイッチング素子（SB）のｎ型ＭＯＳトランジスタの断面構造を示す断面図である。
図１２に示すように、図１０に示すスイッチング素子（SB）のｎ型ＭＯＳトランジスタは、ドレイン（あるいは、ソース）が映像線（S）に接続され、ソース（あるいは、ドレイン）が対向電極線（COM）に接続される。そして、ゲートに、６−０Ｖの電圧が印加される、基板（あるいは、ｐ型のウェル）電位として、接地電位（GND）が印加される。
ここで、液晶表示パネル（PNL）の駆動を考えると、対向電極（ITO2）の共通電圧（Vcom）のＬｏｗレベル（以下、Ｌレベルという）は負電圧になるのが通常である。これは、アクティブ素子である薄膜トランジスタ（TFT；NMOS）のゲートと液晶のカップリング容量により、薄膜トランジスタ（TFT）のオフ時に、液晶に飛び込み電圧が発生するためである。
対向電極（ITO2）の共通電圧（Vcom）のＬレベルが、負電圧になると、図１２に示すように、ｐ型の基板と、ｎ型のソース（あるいは、ドレイン）との間に、順方向のＰＮ接合が形成され、余分な電流（Id）が流れることになる。

前述した課題を解決するために、本実施例では、図１３に示すように、対向電極線（COM）の電荷再配分の経路に、ｐ型ＭＯＳトランジスタで構成される回路Ｃ（３０）を追加する。
なお、図１３は、コモン反転駆動方法において、映像線（S）と対向電極（ITO2）との間に形成される寄生容量（Cpra）に充電されている電荷を次の反転周期に利用して低消費電力化を図るための、本実施例の回路構成を示す図である。
図１４は、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタの断面構造を示す断面図である。
図１４に示すように、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタは、ドレイン（あるいは、ソース）側（図１５〜図１８のＤ側）が映像線（S）に接続され、ソース（あるいは、ドレイン）側（図１５〜図１８のＳ側）が対向電極線（COM）に接続される。
そして、基板（あるいは、ｎ型のウェル）電位として、共通電圧（Vcom）のＨｉｇｈレベル（以下、Ｈレベルという）の電圧（VcomH）と同じか、またはそれより高い電圧が印加され、ゲートには、ドレイン（あるいは、ソース）側に負電圧が発生しないような電圧レベルとする。
図１５〜図１８は、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタの具体例を示す図である。

図１５に示す例では、ゲートに印加する電圧を、GND（０Ｖ）とし、基板電位として、６Ｖを印加する。基板電位として印加する６Ｖは、ソースドライバ駆動電源として存在するからであるが、勿論、共通電圧（Vcom）のＨレベルの電圧（VcomH）より高い電圧であれば良いことは言うまでもない。
共通電圧（Vcom）がＨレベルの電圧（VcomH）の時（図１５の状態（Ｉ）の時）は、ゲートに印加される電圧レベルよりも高い電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、共通電圧（Vcom）のＨレベルの電圧（VcomH）と同じ電圧レベルの電圧が出力される。
共通電圧（Vcom）がＬレベルの電圧（VcomL）の時（図１５の状態（II）の時）は、ゲートに印加される電圧レベルよりも低い電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、ゲートに印加される０Ｖに、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタのしきい値電圧（PMOS Vth）が加えられた電圧が出力される。
したがって、ドレイン（あるいは、ソース）側には負電圧は印加されないので、スイッチング素子（SB）のｎ型ＭＯＳトランジスタにおいて、ｐ型の基板と、ｎ型のソース（あるいは、ドレイン）との間に、順方向のＰＮ接合が形成され、余分な電流が流れるのを防止することができる。

図１６に示す例では、ゲートに印加する電圧を、共通電圧（Vcom）のＬレベルの電圧（VcomL）とし、基板電位として、６Ｖを印加する。
共通電圧（Vcom）がＨレベルの電圧（VcomH）の時（図１６の状態（Ｉ）の時）は、ゲートに印加される電圧レベルよりも高い電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、共通電圧（Vcom）のＨレベルの電圧（VcomH）と同じ電圧レベルの電圧が出力される。
共通電圧（Vcom）がＬレベルの電圧（VcomL）の時（図１６の状態（II）の時）は、ゲートに印加される電圧レベルと同じ電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、ゲートに印加される共通電圧（Vcom）のＬレベルの電圧（VcomL）に、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタのしきい値電圧（PMOS Vth）が加えられた電圧が出力される。
ここで、ドレイン（あるいは、ソース）側に負電圧が印加されないためには、（（PMOS Vth）＋VcomL）≧０である必要があり、これを満たしている時に有効となる。

図１７に示す例では、ゲートに印加する電圧を、GND（０Ｖ）とし、基板電位として、共通電圧（Vcom）のＨレベルの電圧（VcomH）を印加する。
共通電圧（Vcom）がＨレベルの電圧（VcomH）の時（図１７の状態（Ｉ）の時）は、ゲートに印加される電圧レベルよりも高い電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、共通電圧（Vcom）のＨレベルの電圧（VcomH）と同じ電圧レベルの電圧が出力される。
共通電圧（Vcom）がＬレベルの電圧（VcomL）の時（図１７の状態（II）の時）は、ゲートに印加される電圧レベルよりも低い電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、ゲートに印加される０Ｖに、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタのしきい値電圧（PMOS Vth）が加えられた電圧が出力される。したがって、ドレイン（あるいは、ソース）側には負電圧は印加されない。

図１８に示す例では、ゲートに印加する電圧を、共通電圧（Vcom）のＬレベルの電圧（VcomL）とし、基板電位として、共通電圧（Vcom）のＨレベルの電圧（VcomH）を印加する。
共通電圧（Vcom）がＨレベルの電圧（VcomH）の時（図１８の状態（Ｉ）の時）は、ゲートに印加される電圧レベルよりも高い電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、共通電圧（Vcom）のＨレベルの電圧（VcomH）と同じ電圧レベルの電圧が出力される。
共通電圧（Vcom）がＬレベルの電圧（VcomL）の時（図１５の状態（II）の時）は、ゲートに印加される電圧レベルと同じ電圧が、対向電極（ITO2）に発生しているため、ドレイン（あるいは、ソース）側には、ゲートに印加される共通電圧（Vcom）のＬレベルの電圧（VcomL）に、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタのしきい値電圧（PMOS Vth）が加えられた電圧が出力される。
ここで、ドレイン（あるいは、ソース）側に負電圧が印加されないためには、（（PMOS Vth）＋VcomL）≧０である必要があり、これを満たしている時に有効となる。
図１５〜図１８に示す例では、共通電圧（Vcom）がＬレベルの電圧（VcomL）の時（各図の状態（II）の時）には、ｐ型ＭＯＳトランジスタのしきい値電圧（PMOS Vth）が加えられた電圧が出力されるため、しきい値電圧（PMOS Vth）が高い場合には、共通電圧（Vcom）と映像電圧（Vline）の間の電荷移動が小さくなる方向である。
このため、しきい値電圧（PMOS Vth）は、各図の状態（II）の時に、ドレイン（あるいはソース）側に負電位が出力されない範囲で低くすることで、共通電圧（Vcom）と映像電圧（Vline）の間の電荷移動の効果をより上げることができる。
具体的には、図１５、図１７の使用条件（バックバイアス有り）では、PMOS Vth≒０Ｖ、図１６、図１８の使用条件（バックバイアス有り）では、（PMOS Vth）＋VcomL≒０Ｖとなるような低いしきい値電圧（PMOS Vth）を、図１３に示す回路Ｃ（３０）のｐ型ＭＯＳトランジスタに適用することである。これは、回路Ｃ（３０）のｐ型ＭＯＳトランジスタのしきい値電圧を調整することで実現できる
また、図１５〜図１８の使用条件で、図１５、図１７では、（PMOS Vth）≧０、図１６、図１８では、（（PMOS Vth）＋VcomL）≧０として説明したが、この目的は、図１２で示した順方向のＰＮ接合に流れる余分な電流（Id）が流れないようにするためのものである。この目的からは、（PMOS Vth）≧０、あるいは、（（PMOS Vth）＋VcomL）≧０の０Ｖは、ＰＮ接合のＶＦを超えない範囲で僅かな負電位（通常は、０．１Ｖ〜０．２Ｖ程度）は許される。

図１９は、図１３に示す回路Ｃ（３０）として、図１５に示す構成を採用した場合の電荷再配分動作を説明するための模式図である。
図１９において、SoutPは、映像線（S）に印加される映像電圧（Vline）のＨレベルの電圧、SoutNは、映像線（S）に印加される映像電圧（Vline）のＬレベルの電圧、VcomHは、共通電圧（Vcom）のＨレベルの電圧、VcomLは、共通電圧（Vcom）のＬレベルの電圧、PVthは、図１３に示す回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタのしきい値電圧である。
期間（１）：電荷再配分動作期間
この期間には、図１３に示すスイッチング素子（SA）、スイッチング素子（SAA）がオフ、スイッチング素子（SB）がオンとされ、映像線（S）と対向電極線（COM）とがショートされる。
映像線（S）の映像電圧（Vline）と、共通電極（ITO2）の共通電圧（Vcom）が近づくが、回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタによる電圧制限により、到達点は高い電圧よりになる場合がある。
また、映像線（S）の映像電圧（Vline）が、回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタのしきい値電圧（PVth）より低い場合やそれに近い場合は電荷再配分効果は小さくなる。つまり、この期間の電荷再配分効果は、後述する期間（３）に比べると小さくなる傾向となる。
期間（２）：通常動作
この期間には、図１３に示すスイッチング素子（SA）、スイッチング素子（SAA）がオン、スイッチング素子（SB）がオフとされる。

期間（３）：電荷再配分動作期間
この期間には、図１３に示すスイッチング素子（SA）、スイッチング素子（SAA）がオフ、スイッチング素子（SB）がオンとされ、映像線（S）と対向電極線（COM）とがショートされる。
映像線（S）の映像電圧（Vline）と、共通電極（ITO2）の共通電圧（Vcom）が近づくが、回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタによる電圧制限により、到達点は高い電圧よりになる場合がある。
共通電圧（Vcom）のＨレベルの電圧（VcomH）が、回路Ｃ（３０）を構成するｐ型ＭＯＳトランジスタのしきい値電圧（PVth）に比べ大きければ（通常大きい）、電荷再配分効果は十分あることになる。
期間（４）：通常動作
この期間には、図１３に示すスイッチング素子（SA）、スイッチング素子（SAA）がオン、スイッチング素子（SB）がオフとされる。
なお、前述までの説明では、対向電極線（COM）の電荷再配分の経路に、ｐ型ＭＯＳトランジスタで構成される回路Ｃ（３０）を追加した場合について説明したが、図１０に示す回路構成において、スイッチング素子（SB）を、ｐ型ＭＯＳトランジスタで構成するようにしても同様の効果を得ることが可能である。

図２０は、コモン反転駆動方法において、映像線（S）と対向電極（ITO2）との間に充電されている電荷を次の反転周期に利用して低消費電力化を図るための、本実施例の他の回路構成を示す図である。
図２０に示す回路構成は、スイッチング素子（SAA）と回路Ｃ（３０）との間の経路に、スイッチング素子（SD1）を介して基準電位（Vci）を、スイッチング素子（SD2）を介して接地電位（GND）を印加するようにした点で、図１３に示す回路構成と相違する。
ここで、共通電圧（Vcom）のＨレベルの電圧（VcomH）およびＬレベルの電圧（VcomL）と、基準電位（Vci)と、接地電位（GND）とは、下記（７）式の関係がある。
［数７］
VcomH＞Vci＞GND＞VcomL ・・・・・・・・・・・・・・・・・（７）
昇圧倍率の低い電圧を段階的に使用しレベルを変化させていくことで低消費電力化が図れることは知られているが、図２０に示す回路構成は、基準電位（Vci）と、接地電位（GND）を利用して、低消費電力化を図るようにしたものである。

図２１は、図２０に示す回路構成の動作を説明するための模式図である。図２１に示す模式図において、期間（１）〜（４）は、図１９に示す模式図と同じであるので再度の説明は省略する。
期間（１’）
この期間には、図２０に示すスイッチング素子（SA）、スイッチング素子（SAA）、およびスイッチング素子（SB）がオフ、スイッチング素子（SD1）がオン、スイッチング素子（SD2）がオフとされる。したがって、対向電極（ITO2）は基準電位（Vci）により充電される。
仮に、共通電圧（Vcom）のＨレベルの電圧（VcomH）が、（Vci×2）とすると、この期間（１’）での対向電極（ITO2）の負荷充電電流は１／２になる。
期間（３’）
この期間には、図２０に示すスイッチング素子（SA）、スイッチング素子（SAA）、およびスイッチング素子（SB）がオフ、スイッチング素子（SD1）がオフ、スイッチング素子（SD2）がオンとされる。したがって、対向電極（ITO2）は接地電位（GND）により充電される。即ち、この期間（３’）はＧＮＤ駆動のため、対向電極（ITO2）の負荷充電電流は０になる。
このように、図２０に示す回路構成では、期間（１’）、期間（３’）により、低消費電力化を図ることが可能となる。

なお、電荷再配分期間、図１９、図２１に示すクロック（Clock）がＨレベルの期間は、液晶駆動電源発生回路１２０内部の共通電圧（Vcom）の生成回路、ソースドライバ１３０の出力部は、液晶表示パネル（PNL）から完全に切り離されるため、この期間に、液晶駆動電源発生回路１２０内部の共通電圧（Vcom）の生成回路、ソースドライバ１３０の出力部を停止させることで低消費電力化をさらに促進させることができる。
また、図１９、図２１において、クロック（Clock）と、クロック（Clock2）は、駆動回路（DRV）のコントローラ回路１００の内部の信号である。
さらに、前述した動作は、液晶表示パネル（PNL）の負荷や精細度に依存して最適な時間が異なる。このため、これらを実現する駆動回路（DRV）内にレジスタ機能を持たせて、使用する液晶表示パネル（PNL）毎に最適値をコントロールするようにしてもよい。
図２２に、図１９、図２１に示す期間（１’，３’）、期間（１，３）の時間を設定するレジスタの一例を示す。
図２２に示すＥＱＷＩが、期間（１’，３’）の時間、図２２に示すＥＱＷＩ２が、期間（１，３）の時間であり、このＥＱＷＩ、ＥＱＷＩ２の設定値によって、図２２に示すようにクロック数を変化させる。
ここで、時間の設定は、ＭＰＵからのクロックを基準とすることもできるし、駆動回路（DRV）のコントローラ回路１００の内部で生成したクロックを基準とすることもできる。

例えば、携帯電話機では、待ち受けや、電話やメール受信中などのように、液晶表示パネル（PNL）の全画面を使用することなく、画面の一部の部分にのみ表示する状態がある。表示エリアを狭くすることで低消費電力化を図ろうというものである。この状態の一例を図２３に示す。
しかしながら、液晶に、直流電圧を印加すると劣化してしまうため、液晶表示装置では、常に交流化駆動する必要がある。そのため、図２３に示す非表示領域であっても、交流化駆動する必要がある。
非表示領域は、通常は白または黒である。このため、非表示領域の書き込みは、白または黒に特化した書き込みをすることが可能である。このような特化したモードに、８色表示モード（パーシャル駆動）がある。
図２３において、表示領域（通常駆動）と、非表示領域（パーシャル駆動）とを区別するためのクロック（Clock3）は、駆動回路（DRV）のコントローラ回路１００の内部で生成される。このクロック（Clock3）は、前述したクロック（Clock，Clock2）と同様に、外部クロックを基準として生成してもよいし、駆動回路（DRV）のコントローラ回路１００内部のクロックを基準として生成しても良い。これにより、低消費電力化が可能である。
また、表示領域と非表示領域のちょうど境目でモードが変更しなくても良く、クロック（Clock3’）の様に、表示領域を通常駆動とすれば、モード切替ポイントはおおまかで良いのは言うまでもない。非表示領域が広い場合には十分効果がある。また、帰線期間も同様に低消費電カモードにする。

非表示領域における、コモン反転駆動方法の反転周期を、この期間だけ遅くすることで低消費電力化を図ることができる。
通常、表示領域は、画質を考慮し、コモン反転駆動方法において、１ライン毎に反転することが多いが、非表示領域は、白または黒の一様画面であり、画質をそれほど考慮する必要がない。このため、非表示領域は、コモン反転駆動方法において、数ラインに一度反転するようにしたり、あるいは１フレームに一度反転するようにするようにしてもよい。
但し、液晶表示パネル（PNL）の負荷や精細度により最適な設定は異なる。このため、駆動回路（DRV）内にレジスタ機能を持たせて、コモン反転駆動方法の反転周期のライン数設定や、非表示領域でのパーシャル駆動をするかしないかをレジスタに設定し、液晶表示パネル（PNL）毎に最適値をコントロールするようにしてもよい。
図２４に、コモン反転駆動方法の反転周期のライン数などを設定するレジスタの一例を示す。
図２４に示す例では、ＰＣＬ１−０ビットが００の時に、非表示領域は通常駆動（即ち、コモン反転駆動方法の反転周期が、表示領域と同じ１ライン反転）のままであり、ＰＣＬ０＝１の時に非表示領域のコモン反転駆動方法の反転周期を、ｎライン毎に反転する。交流化ライン数は、ＰＮＷビットで設定する。図２４に示す例では、８ラインごとに設定できる。
ＰＣＬ＝１では、非表示領域の駆動にパーシャル駆動駆動をするかしないかを設定する。
なお、前述の説明では、本発明をＴＦＴ方式の液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、有機ＥＬ素子を有するＥＬ表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。本発明の実施例の輪郭強調回路の一例の概略構成を示すブロック図である。表１をグラフ化したグラフである。本発明の実施例の輪郭強調処理のタイミングチャートを示す図である。図４に示すタイミングチャートに基づき、輪郭強調処理を実行するための回路構成の一例を示すブロック図である。本発明の実施例の輪郭強調回路の他の例の概略構成を示すブロック図である。表２をグラフ化したグラフである。表３をグラフ化したグラフである。コモン反転駆動方法を説明するための模式図である。コモン反転駆動方法において、映像線（S）と対向電極（ITO2）との間に形成される寄生容量（Cpra）に充電されている電荷を次の反転周期に利用して低消費電力化を図るための、従来の回路構成を示す図である。図１０に示す回路の動作を説明するための図である。図１０に示すスイッチング素子（SB）を構成するｎ型ＭＯＳトランジスタの断面構造を示す断面図である。コモン反転駆動方法において、映像線（S）と対向電極（ITO2）との間に形成される寄生容量（Cpra）に充電されている電荷を次の反転周期に利用して低消費電力化を図るための、本発明の実施例の回路構成を示す図である。図１３に示す回路Ｃを構成するｐ型ＭＯＳトランジスタの断面構造を示す断面図である。図１３に示す回路Ｃを構成するｐ型ＭＯＳトランジスタの具体例を示す図である。図１３に示す回路Ｃを構成するｐ型ＭＯＳトランジスタの具体例を示す図である。図１３に示す回路Ｃを構成するｐ型ＭＯＳトランジスタの具体例を示す図である。図１３に示す回路Ｃを構成するｐ型ＭＯＳトランジスタの具体例を示す図である。図１３に示す回路Ｃとして、図１５に示す構成を採用した場合の電荷再配分動作を説明するための模式図である。コモン反転駆動方法において、映像線（S）と対向電極（ITO2）との間に形成される寄生容量（Cpra）に充電されている電荷を次の反転周期に利用して低消費電力化を図るための、本発明の実施例の他の回路構成を示す図である。図２０に示す回路構成の動作を説明するための模式図である。図１９、図２１に示す期間（１’，３’）、期間（１，３）の時間を設定するレジスタの一例を示す図である。液晶表示パネル（PNL）の全画面を使用することなく、画面の一部の部分にのみ表示する状態を示す図である。コモン反転駆動方法の反転周期のライン数などを設定するレジスタの一例を示す図である。

符号の説明

１１演算回路
１２パルス生成回路（１）
１３パルス生成回路（２）
１４パルス生成回路（３）
１５アドレスカウンタ
３０回路Ｃ
１００コントローラ回路
１２０液晶駆動電源発生回路
１３０ソースドライバ
１４０ゲートドライバ
１５０ＳＲＡＭ（Static Random Access Memory）
PNL 液晶表示パネル
S 映像線（または、ドレイン線）
G 走査線（または、ゲート線）
COM 対向電極線
TFT 薄膜トランジスタ
ITO1 画素電極
ITO2 対向電極（共通電極、または、コモン電極）
LC 液晶容量
Cpra 寄生容量
GLASS ガラス基板
FPC フレキシブル配線基板
DRV 駆動回路
FF1、FF2、FF3 ラッチ回路

Claims

それぞれ画素電極を有する画素を複数備える表示パネルと、
前記各画素に映像線を介して映像信号を供給する駆動回路とを有する表示装置であって、
前記駆動回路は、外部から入力される表示データから輪郭を強調した輪郭強調表示データを生成し、前記表示パネルに表示される画像の輪郭部分を強調する輪郭強調回路と、
前記輪郭強調表示データを記憶するメモリとを有し、
前記輪郭強調回路は、１表示ライン用の表示データの中の連続するｋ（ｋ≧２）個の表示データを順次格納するラッチ回路と、
前記ラッチ回路に格納されたｋ個の表示データに基づき前記輪郭強調表示データを生成する演算回路とを有することを特徴とする表示装置。
前記ｋ個の表示データの中のｋ番目の表示データは、ラッチパルスの第１電圧レベルから第２電圧レベルへの電圧レベルが変化する時点で前記ラッチ回路に取り込まれ、
前記ｋ個の表示データの中の残りの表示データは、前記ラッチパルスの第２電圧レベルから第１電圧レベルへの電圧レベルが変化する時点で前記ラッチ回路に取り込まれることを特徴とする請求項１に記載の表示装置。
ライトストローブ信号に基づき、前記ラッチパルスを生成するパルス生成回路を有し、
前記パルス生成回路は、前記ライトストローブ信号が入力されないときに、それ以前に入力された前記ライトストローブ信号に基づき、前記ラッチパルスを生成することを特徴とする請求項２に記載の表示装置。
前記ｋは、２であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
前記ｋは、３であることを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。
前記輪郭強調回路は、前記表示パネルの一部の領域に表示される画像の輪郭部分を強調することを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
それぞれ画素電極を有する画素を複数備える表示パネルと、
前記各画素に映像線を介して映像信号を供給する駆動回路と、
前記各画素の画素電極と対向する対向電極と、
前記対向電極に共通電圧を印加する電源回路とを備え、
前記画素電極と前記対向電極との間の電界方向を、所定の周期毎に交互に反転させて駆動する表示装置であって、
前記対向電極と前記電源回路との間に接続される第１スイッチング素子と、
前記映像線と前記駆動回路との間に接続される第２スイッチング素子と、
前記映像線と前記対向電極との間に直列に接続される第３スイッチング素子と第４スイッチング素子を有し、
前記第１スイッチング素子、前記第２スイッチング素子、および前記第３スイッチング素子は、ｎ型のトランジスタ素子を含み、
前記第４スイッチング素子は、ｐ型のトランジスタ素子で構成されることを特徴とする表示装置。
前記所定の周期の第１期間において、前記第１スイッチング素子と第２スイッチング素子がオフ、前記第３スイッチング素子がオンとされ、
前記所定の周期の第２期間において、前記第１スイッチング素子と第２スイッチング素子がオン、前記第３スイッチング素子がオフとされることを特徴とする請求項７に記載の表示装置。
前記第４スイッチング素子は、基板電位として、前記共通電圧の中で最も高い電圧以上の電圧が印加され、ゲート電位として、前記第３スイッチング素子が接続される端子に負電位が発生しない電圧が印加されることを特徴とする請求項７または請求項８に記載の表示装置。
前記所定の周期の第１期間と第２期間との間の第３期間において、前記第１スイッチング素子、第２スイッチング素子、および、前記第３スイッチング素子がオフとされ、
前記所定の周期の第３期間において、前記対向電極に、前記共通電圧の中で最も高い電圧よりも低い第１の中間電圧、あるいは、前記共通電圧の中で最も低い電圧より高く、かつ前記第１の中間電圧よりも低い第２の中間電圧が、交互に印加されることを特徴とする請求項７ないし請求項９のいずれか１項に記載の表示装置。
それぞれ画素電極を有する画素を複数備える表示パネルと、
前記各画素に映像線を介して映像信号を供給する駆動回路と、
前記各画素の画素電極と対向する対向電極と、
前記対向電極に共通電圧を供給する電源回路とを備え、
前記画素電極と前記対向電極との間の電界方向を、所定の周期毎に交互に反転させて駆動する表示装置であって、
前記対向電極と前記電源回路との間に接続される第１スイッチング素子と、
前記映像線と前記駆動回路との間に接続される第２スイッチング素子と、
前記映像線と前記対向電極との間に接続される第３スイッチング素子とを有し、
前記第１スイッチング素子、および前記第２スイッチング素子は、ｎ型のトランジスタ素子を含み、
前記第３スイッチング素子は、ｐ型のトランジスタ素子で構成されることを特徴とする表示装置。
前記所定の周期の第１期間において、前記第１スイッチング素子と第２スイッチング素子がオフ、前記第３スイッチング素子がオンとされ、
前記所定の周期の第１期間において、前記第１スイッチング素子と第２スイッチング素子がオン、前記第３スイッチング素子がオフとされることを特徴とする請求項１１に記載の表示装置。
前記第３スイッチング素子は、基板電位として、前記共通電圧の中で最も高い電圧以上の電圧が印加されることを特徴とする請求項１１または請求項１２に記載の表示装置。
前記所定の周期の第１期間と第２期間との間の第３期間において、前記第１スイッチング素子、第２スイッチング素子、および、前記第３スイッチング素子がオフとされ、
前記所定の周期の第３期間において、前記対向電極に、前記共通電圧の中で最も高い電圧よりも低い第１の中間電圧、あるいは、前記共通電圧の中で最も低い電圧より高く、かつ前記第１の中間電圧よりも低い第２の中間電圧が、交互に印加されることを特徴とする請求項１１ないし請求項１３のいずれか１項に記載の表示装置。
前記所定の周期は、前記表示パネルの表示領域毎に変更可能であることを特徴とする請求項７ないし請求項１４のいずれか１項に記載の表示装置。