CN1523553A - 驱动显示装置的装置 - Google Patents

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Abstract

一种显示装置的驱动装置，包括栅极驱动器，所述栅极驱动器包括有一系列移位寄存器。每一移位寄存器产生由电容的充电和放电决定的输出。电容的充电被下一移位寄存器的输出或与下一移位寄存器的输出同步的信号阻滞，或者电容的放电被前一移位寄存器的输出或与前一移位寄存器的输出同步的信号阻滞。

Description

驱动显示装置的装置
技术领域
本发明涉及一种驱动显示装置的装置。
背景技术
液晶显示器(LCD)或场致发光(EL)显示元件包括多个设置在矩阵中的像素。每一像素包括可选择地传送数据电压的开关元件，所述开关元件包括典型的三端元件，诸如金属-氧化物-硅(MOS)晶体管。显示装置还包括有连接于开关元件的多个栅极线(gate line)和多个数据线(data line)。每一栅极线传送一个栅极导通电压(gate-on voltage)，用于接通将被激活的开关元件，每一数据线通过激活的开关元件将数据电压传送给像素。
显示装置还包括：用于将栅极导通电压施加给栅极线的栅极驱动器，和用于将数据电压施加给数据线的数据驱动器，以及用于控制栅极驱动器和数据驱动器的信号控制器。
栅极驱动器响应于来自信号控制器的垂直同步信号，开始输出栅极导通电压，使得栅极导通电压连续地施加给所有栅极线。传统的栅极驱动器包括多个移位寄存器，其连接于用于施加栅极导通电压的各个栅极线。第一移位寄存器响应于垂直同步开始信号，开始输出与时钟信号同步的栅极导通电压，同时除第一移位寄存器以外的寄存器响应于前一移位寄存器的输出，开始输出与时钟信号同步的栅极导通电压。每一移位寄存器内的栅极导通电压的输出的终止与下一移位寄存器输出的开始时刻有着密切的关系。
现在将对此进行详细描述。
传统的栅极驱动器的每一移位寄存器包括一输入SR锁存器和一输出与门(AND gate)。
SR锁存器具有置位输入端子(set input terminal)，用于接收前一栅极的输出(即，前一移位寄存器的输出)，和复位输入端子(reset input terminal)，用于接收下一栅极的输出(即，下一个移位寄存器的输出)。AND门接收SR锁存器的输出以及时钟信号，并且产生和输出一栅极信号。
在初始状态，SR锁存器的输出是低电平，在初始状态中输入给置位端子的前一栅极的输出以及输入给复位端子的下一栅极的输出都是低电平(或“0”)。在下一栅极的输出为低电平的期间，当前一栅极的输出变为高电平(或“1”)时，SR锁存器的输出变为高电平。在下一栅极的输出为低电平期间，即使前一栅极的输出又变为低电平，SR锁存器的输出也仍然保持不变。在前一栅极的输出为低电平的期间，当下一栅极的输出变为高电平，SR锁存器的输出由高电平变为低电平。结果是，SR锁存器的输出从前一栅极的输出由低电平变高电平的转折点开始，直到下一栅极的输出由低电平变高电平的转折点为止，一直保持为高电平，其他时间里则变为低电平。
当SR锁存器的输出和时钟信号都为高电平时，AND门产生具有高电平值的门输出(gate output)。详细地讲，即在SR的输出为高电平的过程中，当时钟信号由低电平变为高电平时，门输出变为高电平，当时钟信号变为低电平或SR锁存器的输出变为低电平时，门输出变为低电平。
传统的栅极驱动器经历了所谓的闩锁(latch-up)。当置位输入和复位输入分别为(0，0)，(1，0)，或(0，1)时SR锁存器的输出被精确地限定，但是当置位输入和复位输入分别为(1，1)时，SR锁存器的输出没有被限定。因此，所存在的问题是：当前一栅极的输出和下一栅极的输出由于某些原因为高电平时，移位寄存器不能执行正常的工作。
特别是，显示装置选择性地以各种模式接收图像信号，并且各种模式的图像信号中的差别可能会导致在图像模式的转变过程中的这种异常工作。
例如，用于限定有效数据片段的数据起动信号的周期变短，或是数据起动信号就象用于无效数据片段的有效数据片段，或反之亦然。对于前一种情况，可能没有给移位寄存器充足的复位时间，对于后一种情况，产生两个或更多的垂直同步起始信号或垂直同步起始信号的持续时间被延长。这些可能会导致由两个或更多的移位寄存器同时输出栅极导通电压。因此，显示装置将显示异常图像，用于切换时钟信号的开关以及用于切换栅极断开电压(gate-off voltage)的开关可能会被同时接通而形成短路，设置在显示板上的信号线或电源线可能会发生过载而被断开。
发明内容
本发明的目的是防止发生在显示装置内的闩锁(latch-up)。
显示装置包括有多个包含开关元件的像素。
显示装置的驱动装置包括栅极驱动器，栅极驱动器包括一系列移位寄存器。每一移位寄存器产生由电容充电和放电所决定的输出。电容的充电被下一移位寄存器的输出或与下一移位寄存器的输出同步的信号所阻滞，或电容的放电被前一移位寄存器的输出或与前一移位寄存器的输出同步的信号所阻滞。
每一移位寄存器最好包括：第一开关元件，用于响应于前一移位寄存器的输出或与前一移位寄存器的输出同步的信号切换(switching)施加给电容的第一电压；第二开关元件，用于响应于下一移位寄存器的输出或与下一移位寄存器的输出同步的信号切换施加给电容的第二电压；电压阻滞单元(voltageblocking unit)，用于阻滞第一电压或第二电压。
根据本发明的一实施例，电压阻滞单元响应于下一移位寄存器的输出或与下一移位寄存器的输出同步的信号，将第一开关元件的输入端的电压下拉至第二电压。
电压阻滞单元包括：连接在第一电压和第一开关元件之间的阻抗元件；连接在阻抗元件与第二电压之间的第三开关元件，第三开关元件具有控制端，用于接收下一移位寄存器的输出或与下一移位寄存器的输出同步的信号。
根据本发明的另一实施例，电压阻滞单元响应于下一移位寄存器的输出或与下一移位寄存器的输出同步的信号，将第一开关元件的控制端处的电压下拉至第二电压。
电压阻滞单元包括：连接在前一移位寄存器的输出和第一开关元件之间的阻抗元件；连接在阻抗元件与第二电压之间的第三开关元件，第三开关元件具有控制端，用于接收下一移位寄存器的输出或与下一移位寄存器的输出同步的信号。
根据本发明的另一实施例，电压阻滞单元响应于前一移位寄存器的输出或与前一移位寄存器的输出同步的信号，将第二开关元件的控制端处的电压下拉至第二电压。
电压阻滞单元包括：连接在下一移位寄存器的输出和第二开关元件之间的阻抗元件；连接在阻抗元件与第二电压之间的第三开关元件，第三开关元件具有控制端，用于接收前一移位寄存器的输出或与前一移位寄存器的输出同步的信号。
最好，第一电压高电平于开关元件的阈值电压，第二电压小于开关元件的阈值电压。
附图说明
图1是根据本发明一实施例的LCD的方框图；
图2是根据本发明一实施例的LCD像素的等价电路图；
图3是根据本发明一实施例的栅极驱动器的方框图；
图4是用于根据本发明一实施例的栅极驱动器的移位寄存器的详细电路图；
图5是用于根据本发明另一实施例的栅极驱动器的移位寄存器的详细电路图；
图6是用于根据本发明另一实施例的栅极驱动器的移位寄存器的详细电路图；
图7A和7B是图4-6中所示的栅极驱动器的移位寄存器的示例时序图；
图8A是根据本发明一实施例的栅极驱动器的信号波形图；
图8B是传统栅极驱动器的信号波形图。
具体实施方式
以下将参照附图对本发明进行更加全面的描述，其中示出了本发明的优选实施例。附图中相同的元件用相同的附图标记表示。应该理解当描述为诸如层、区域或衬底这样的元件在另一元件“之上”时，是指该元件直接在另一元件上或两者之间还有中间元件。相对照的，当描述一个元件“直接在”另一元件“之上”时，指在两者之间没有中间元件。
显示装置包括液晶显示器及其驱动装置，下面将参照附图对此作出详细描述。
图1是根据本发明一实施例的LCD的方框图，图2是根据本发明一实施例的LCD像素的等价电路图。
参看图1，根据一实施例的LCD包括：液晶(LC)板组件300，连接于板组件300的栅极驱动器400和数据驱动器500，连接于数据驱动器500的灰度电压产生器800，和控制以上元件的信号控制器600。
在电路图中，板组件300包括多个显示信号线G1-Gn和D1-Dm以及多个像素，所述多个像素连接于信号线并且基本上设置在矩阵中。
显示信号线G1-Gn和D1-Dm包括多个传送栅极信号(也称作“扫描信号”)的栅极线G1-Gn，和多个传送数据电压的数据线D1-Dm。栅极线G1-Gn基本上在行方向上延伸，并且基本上彼此平行，同时数据线D1-Dm基本上在列方向上延伸并且基本上彼此平行。
每一像素包括连接至信号线G1-Gn和D1-Dm的开关元件Q，和连接至开关元件Q的LC电容CLC和存储电容CST。如果需要，可以省略存储电容CST。
开关元件Q设置在下板100上，且具有三个端子，这三个端子分别为：连接于栅极线G1-Gn之一的控制端，连接于数据线D1-Dm之一的输入端，连接于LC电容CLC和存储电容CST的输出端。
LC电容CLC包括设置在下板100上的像素电极190和设置在上板200上的公共电极270，作为两个端子。设置在两个电极190和270之间的LC层3作为LC电容CLC的电介质。像素电极190连接于开关元件Q，公共电极270连接于公共电压Vcom，并且覆盖上板200的整个表面。与图2不同，公共电极270可以设置在下板100上，电极190和270可以都为条形或带形。
存储电容CST由像素电极190与下板100上的单独的线(没有示出)的交迭来限定，并且施加有预定电压，如公共电压Vcom。另外，存储电容通过绝缘体由像素电极190和其前一栅极线Gi-1的交迭来限定。
对于彩色显示，每一像素可以通过在与像素电极190相应的区域内设置多个红、绿、和蓝滤色镜230中的一个而表示自己的颜色。图2所示的滤色镜230设置在上板200的相应区域内。可替换地，滤色镜230设置在下板100上的像素电极190之上或之下。
在板组件300的外表面上设置一个偏光镜或一对偏光镜(未示出)。
再一次参看图1，灰度电压产生器800产生两组与像素的传送相关的多个灰度电压。一组灰度电压相对于公共电压Vcom具有正极性，另一组灰度电压相对于公共电压Vcom具有负极性。
栅极驱动器400连接于板组件300的栅极线G1-Gn，并且将来自外部装置的栅极信号施加给栅极线G1-Gn，每一栅极信号是栅极导通电压Von和栅极断开电压Voff的组合。
数据驱动器500连接于板组件300的数据线D1-Dm，并且对灰度电压产生器800生成的灰度电压进行选择，以作为数据信号提供给数据线D1-Dm。
信号控制器600控制栅极驱动器400和数据驱动器500。
现在，将详细描述LCD的工作。
信号控制器600由外部图形控制器(未示出)输入RGB图像信号R、G和B以及控制其显示的输入控制信号。输入控制信号包括：垂直同步信号Vsync、水平同步信号Hsync、主时钟CLK、数据启动信号DE等等。信号控制器600对输入图像信号R、G和B进行处理，使得处理过的图像信号R’、G’和B’适用于板组件300，并且信号控制器600基于输入控制信号和输入图像信号R、G和B，产生多个栅极控制信号(gate control signal)CONT1和多个数据控制信号CONT2。信号控制器600提供用于栅极驱动器400的栅极控制信号CONT1，以及用于数据驱动器500的处理过的图像信号R’、G’和B’和数据控制信号CONT2。
栅极控制信号CONT1包括：垂直同步起始信号STV，用于命令开始输出栅极导通电压Von；栅极时钟信号CPV，用于对栅极导通电压Von的输出时间进行控制；输出启动信号OE，用于对栅极导通电压Von的持续时间进行限定。数据控制信号CONT2包括：水平同步起始信号STH，用于通知处理过的图像信号R’、G’和B’的输入的开始；负载信号LOAD，用于命令给数据线D1-Dm施加适当的数据电压；反转控制信号RVS，用于使数据电压(相对于公共电压Vcom)的极性反转；和数据时钟信号HCLK。
数据驱动器500从信号控制器600接收对于一个像素行的由图像数据R’、G’和B’组成的包，还将图像数据R’、G’和B’转换成从来自灰度电压产生器570的灰度电压中选出的模拟数据电压，数据驱动器500还响应于来自信号控制器600的数据控制信号CONT2，将数据电压施加给数据线D1-Dm。
响应于来自信号控制器600的栅极控制信号CONT1，栅极驱动器400将栅极导通电压Von施加给栅极线G1-Gn，由此接通与其相连的开关元件Q。
然后，通过接通开关元件Q给相应的像素提供数据电压。
在一水平周期后(其经常由“1H”表示，并且等于水平同步信号Hsync、数据启动信号DE、栅极时钟信号CPV的一个周期)，执行下一像素行的扫描操作。通过重复此过程，所有栅极线G1-Gn在一帧期间连续地被提供有栅极导通电压Von，由此给所有像素提供数据电压。在处理完一帧后开始处理下一帧时，控制施加给数据驱动器500的反转控制信号RVS，使数据电压的极性被反转(其称为“帧反转”)。也可以控制反转控制信号RVS，使一帧内的一条数据线上的数据电压的极性被反转(其称为“线反转”)，或在一个数据包内的数据电压的极性被反转(其称为“点反转”)。
现在，将参照图3至6对根据本发明实施例的栅极驱动器的操作和结构进行详细描述。
图3是根据本发明一实施例的栅极驱动器的方框图。
参看图3，根据本发明一实施例的栅极驱动器400包括一系列移位寄存器410，其可以使用相同的制造工艺与像素的开关元件一起集成在板组件300上。
每一移位寄存器410与一对时钟信号CK1和CK2之一同步地产生一个基于前一栅极输出Gout(N-1)和下一栅极输出Gout(N+1)的栅极输出Gout(N)，其中时钟信号CK1和CK2的相位相反，并且其周期为2H。相邻移位寄存器410输入有不同的时钟信号CK1和CK2。每一时钟信号CK1和CK2具有等于栅极导通电压Von的高电平值和等于栅极断开电压Voff的低电平值，用于驱动像素的开关元件Q。对于非晶硅TFT的开关元件Q，栅极导通电压Von的大小最好等于或高于约20V，栅极断开电压Voff的大小最好等于或小于约-10V。
图4-6是用于根据本发明实施例的栅极驱动器的移位寄存器的详细电路图。
图4-6中的移位寄存器是第N个移位寄存器，其接收前一栅极输出Gout(N-1)、下一栅极输出Gout(N+1)、时钟信号CK1、以及栅极导通电压Von、和栅极断开电压Voff。应该注意，图4中所示的栅极导通电压Von是通过电阻R输入的，图5中所示的前一栅极输出Gout(N-1)是通过电阻R输入的，图6中所示的后一栅极输出Gout(N+1)是通过电阻R输入的。
移位寄存器410包括：包含有缓冲晶体管M1，包括有第一和第二驱动晶体管M2和M3的驱动部分412，放电晶体管M4，包括有第一和第二倒相晶体管M5和M6的反转部分411，保持晶体管M7，下拉晶体管(pull-downtransistor)MX的NMOS晶体管，以及电阻R和电容C1。可以不采用NMOS晶体管而采用PMOS晶体管。为便于描述，所介绍的电容C1和电阻R是等效电路元件。电容C1可以代表栅极和漏极/源极之间的寄生电容，电阻R可以由如晶体管这样的有源阻抗元件实现。
第一和第二驱动晶体管M2和M3串联连接在时钟信号CK1和栅极断开电压Voff之间，电容C1连接在驱动晶体管M2和M3之间的节点与第一驱动晶体管M2的栅极之间。缓冲晶体管M1连接在第一驱动晶体管M2的栅极和栅极导通电压Von之间，其栅极连接于前一栅极输出Gout(N-1)。第一和第二倒相晶体管M5和M6串联连接在栅极导通电压Von和栅极断开电压Voff之间。第一倒相晶体管M5具有彼此连接的栅极和源极，第二倒相晶体管M6具有连接于缓冲晶体管M1的输出的栅极，第二驱动晶体管M3的栅极连接于第一倒相晶体管M5与第二倒相晶体管M6之间的节点。放电晶体管M4和保持晶体管M7并联在栅极断开电压Voff与缓冲晶体管M1的输出之间。放电晶体管M4的栅极连接于下一栅极输出Gout(N+1)，保持晶体管M7的栅极连接于第二驱动晶体管M3。
图4所示的下拉晶体管MX连接在栅极导通电压Von和栅极断开电压Voff之间，其栅极连接于下一栅极输出Gout(N+1)。
图5所示的下拉晶体管MX连接在前一栅极输出Gout(N-1)与栅极断开电压Voff之间，其栅极连接于下一栅极输出Gout(N+1)。
图6所示的下拉晶体管MX连接在下一栅极输出Gout(N-1)和栅极断开电压Voff之间，其栅极连接于前一栅极输出Gout(N+1)。
以下参照图7A和图7B对栅极驱动器的工作进行详细描述。
图7A和7B是图4-6所示的栅极驱动器的移位寄存器的示例时序图。图7A是正常工作的时序图，图7B是异常工作的时序图。
首先，描述第一和第二倒相晶体管M5和M6的工作，接着描述移位寄存器的整个工作。此后单独地描述图6所示的移位寄存器的工作。
参看图4和5，当下拉晶体管MX处于断开状态时，由于第一倒相晶体管M5的栅极输入有栅极导通电压Von，因此第一倒相晶体管M5保持处于导通状态。当第二倒相晶体管M6处于断开状态时，第一倒相晶体管M5与第二倒相晶体管M6之间的节点电压基本上等于栅极导通电压Von。相反，当第二倒相晶体管M6处于导通状态时，节点电压的大小等于这样一个电压值，该电压值由处于阻抗状态的被导通的两个晶体管M5和M6的内部阻抗分割得到，其近似等于栅极导通电压Von和栅极断开电压Voff之间的中间值。因此，当第二倒相晶体管M6处于关断状态时，保持晶体管M7和第二驱动晶体管M3导通，反之亦然。
在前一栅极输出Gout(N-1)和下一栅极输出Gout(N+1)都为低电平时，缓冲晶体管M1在初始阶段处于关断状态。此外，缓冲晶体管M1，下拉晶体管MX，第二倒相晶体管M6都处于关断状态，同时第二驱动晶体管M3和保持晶体管M7处于导通状态。当保持晶体管M7关断时，给第一驱动晶体管M2的栅极施加栅极断开电压Voff，由此第一驱动晶体管M2被关断。因此，栅极输出Gout(N)为低电平。
当前一栅极输出Gout(N-1)变为高电平，同时下一栅极输出Gout(N+1)保持处于低电平状态，缓冲晶体管M1被关断。由此，第一驱动晶体管M2和第二倒相晶体管M6导通，第二驱动晶体管M3和保持晶体管M7截止。因此，栅极输出Gout(N)的波形与时钟信号CK1的波形相同。当时钟信号CK1为低电平时，栅极输出Gout(N)也为低电平，电容C1充电并且存储近似与栅极导通电压Von相等的电压。
当前一栅极输出Gout(N-1)再次变为低电平，同时下一栅极输出Gout(N+1)仍保持在低电平状态，存储在电容C1内的电压使第一驱动晶体管M2保持处于导通状态。由于时钟信号CK1变为高电平，因此栅极输出Gout(N)变为高电平，由此为了维持充至电容C1中的电压，施加给第一驱动晶体管M2的栅极电压变得更高。因此，第二倒相晶体管M6导通，第二驱动晶体管M3和保持晶体管M7维持处于关断状态。
当下一栅极输出Gout(N+1)变为高电平时，前一栅极输出Gout(N-1)仍保持处于低电平状态，放电晶体管M4导通，由此第二倒相晶体管M6关断，同时第二驱动晶体管M3和保持晶体管M7导通。因此，电容C1的两个端子都输入有栅极断开电压Voff，由此存储在电容C1中的电压开始放电，第一驱动晶体管M2关断，栅极输出Gout(N)变为低电平。
同时，栅极输出Gout(N)与上述相应时钟信号CK1或CK2的上升边沿同步地变为高电平。如图7A所示，如果当前移位寄存器接收时钟信号CK1，则前一和后一移位寄存器接收时钟信号CK2，时钟信号CK2与时钟信号CK1的相位相反。这样，前一和下一栅极输出Gout(N-1)和Gout(N+1)与时钟信号CK2的上升边沿同步地变为高，例如与时钟信号CK1的下降边沿同步地变为高。由于每一栅极输出的高电平部分保持1H，因此前一栅极输出，当前栅极输出和下一栅极输出Gout(N-1)，Gout(N)，Gout(N+1)顺次变为高电平。
可以不输入前一和下一栅极输出信号Gout(N-1)和Gout(N+1)，而输入任何与这些信号同步的信号。
同时，如图8B所示，由于某些原因，延长垂直同步起始信号STV或前一栅极输出Gout(N-1)的高部分以使其持续时间长于2H。在下一栅极输出Gout(N+1)为低电平的期间，缓冲晶体管M1继续处于导通状态。然后，由于栅极输出Gout(N)的波形与时钟信号CK1的波形相同，因此当时钟信号CK1在1H之后变为高电平时，栅极输出Gout(N)也变为高电平。当时钟信号CK1在2H之后变为低电平时，电容C1再次开始充电。同时，下一栅极输出Gout(N+1)变为高电平。由于下一栅极输出Gout(N+1)为高电平，因此下拉晶体管MX导通。
参看图4，前一栅极输出Gout(N-1)仍然为高电平，由此缓冲晶体管M1保持导通状态，同时电容C1趋向于继续进行充电操作。但是，由于下拉晶体管MX的导通，栅极导通电压Von的输入节点N1输入有栅极断开电压Voff，因此输入给电容C1的两个端子的电压是相同的。这样，电容C1停止充电，栅极输出Gout(N)变为低电平。
参看图5，下拉晶体管MX的导通使缓冲晶体管M1的栅极输入有栅极断开电压Voff。随之，缓冲晶体管M1关断，栅极输出Gout(N)变为低电平。
结果，当下一栅极输出Gout(N-1)变为高电平时，下拉晶体管MX阻滞施加给电容C1的栅极导通电压Von，使得停止电容C1的充电，并且关断第一驱动晶体管M2以阻滞时钟信号CK1的输出和输出栅极断开电压Voff。以这样的方式阻滞施加给电容C1的栅极导通电压Von，即如图4所示给缓冲晶体管M1施加栅极断开电压Voff而不施加栅极导通电压Von，或是如图5所示传送栅极导通电压Von的缓冲晶体管M1截止。
虽然以上描述是在假定晶体管在其截止状态下不具有阻抗的基础下进行的，但是由于根据施加的电压，MOS晶体管作用相当于电阻，因此可以考虑阻抗。
考虑下拉晶体管MX的导通电阻Rx，节点N1和N2的电压由电阻R和Rx决定。因此，最好相比于电阻Rx，电阻R非常大，使得节点N1和N2的电压接近于栅极断开电压Voff。
但是，由于当下拉晶体管Mx关断时，最好是电阻R只是传送栅极导通电压Von而无压降，因此最好电阻R为有源元件，如晶体管而不是普通的电阻。
此外，参看图5，当下拉晶体管Mx导通时，由于节点N2处的电压不处于关断状态，因此认为缓冲晶体管M1处于下拉状态。在这种情况下，电容C1上的电压V(C1)由以下公式决定：
V(C1)＝Ron/(Ron+Rdown)×Von，                    (1)
在这里Ron是放电晶体管M4的导通阻抗，Rdown是缓冲晶体管M1的下拉阻抗。电压V(C1)比倒相晶体管M6的阈值电压Vth低，这样第二驱动晶体管M3导通以使栅极输出Gout(N)处于低电平状态，确定阻抗R使得：
Ron/(Ron+Rdown)×Von＜Vth。                      (2)
因此，最好阻抗R比下拉晶体管Mx的内部阻抗Rx大得多，这样节点N2处的电压接近栅极断开电压Voff。
现在，将参照附图6对根据本发明另一实施例的移位寄存器进行详细描述。
如图6所示，下拉晶体管Mx连接在下一栅极输出Gout(N+1)和栅极断开电压Voff之间，下拉晶体管Mx的控制端连接于前一栅极输出Gout(N-1)。
虽然图4和图5所示的移位寄存器将下拉晶体管Mx分别连接于缓冲晶体管M1的输入端和控制端，使得下拉晶体管Mx阻滞施加给电容C1的栅极导通电压Von，以防止电容充电，图6所示的移位寄存器将下拉晶体管Mx连接于放电晶体管M4的控制端，使得下拉晶体管Mx阻滞施加给电容C1的栅极断开电压Voff，以防止电容C1放电。
此后将对此工作过程进行描述。
由于除缓冲晶体管M1与放电晶体管M4外，其他的晶体管基本上执行如图4和5所示的相同的工作，因此在此省略了对该工作的描述，而只是对缓冲晶体管M1和放电晶体管M4的工作进行了详细描述。
如上所述，当下一栅极输出Gout(N+1)为高电平时，放电晶体管M4处于导通状态，这样电容C1开始放电。此时，如果前一栅极输出Gout(N-1)变为高电平，则下拉晶体管Mx导通，由此施加给放电晶体管M4的输入端N3的电压被降低至栅极断开电压Voff，使得放电晶体管M4关断。
同时，给缓冲晶体管M1的控制端输入高电平电压，使得缓冲晶体管M1导通，由此电容C1开始充电，并且开始充有栅极导通电压Von。
与图4和5所示的实施例相同，确定阻抗R比下拉晶体管Mx的阻抗Rx大得多，使得节点N3处的电压接近栅极断开电压Voff。
图8A示出了根据本发明一实施例的栅极驱动器的信号波形图，图8B示出了传统栅极驱动器的信号波形图。
如图8A和8B所示，当垂直同步起始信号的高电平部分大于2H时，根据本发明一实施例的栅极驱动器产生正常的输出，但是传统的栅极驱动器产生异常的彼此交迭的信号。
在这种方式中，通过提供用于防止电容C1同时充放电的下拉晶体管Mx，可以避免产生由于异常图像信号引起的前一栅极输出和下一栅极输出同时输出高电平输出。
本发明也可以应用到任何有源阵列型显示装置中，如有机EL显示。
虽然以上对本发明的优选实施例进行了详细描述，但是应该理解本领域普通技术人员可以作出的在此所描述的基本创造性概念的变型或变化应该落在由所附权利要求限定的本发明的范围和精神内。

Claims (10)

1.一种显示装置的驱动装置，其中显示装置包括多个包含有开关元件的像素，该驱动装置包括：
栅极驱动器，包括一系列移位寄存器；
其中，
每一移位寄存器产生由电容的充放电决定的输出；以及
电容的充电被后一移位寄存器的输出或是与后一移位寄存器的输出同步的信号阻滞，或电容的放电被前一移位寄存器的输出或是与前一移位寄存器的输出同步的信号阻滞。
2.如权利要求1所述的驱动装置，其中每一移位寄存器包括：
第一开关元件，用于响应于前一移位寄存器的输出或是与前一移位寄存器的输出同步的信号切换施加给电容的第一电压；
第二开关元件，用于响应于后一移位寄存器的输出或是与后一移位寄存器的输出同步的信号切换施加给电容的第二电压；
电压阻滞单元，用于阻滞第一电压或第二电压。
3.如权利要求2所述的驱动装置，其中电压阻滞单元响应于后一移位寄存器的输出或是与后一移位寄存器的输出同步的信号，将第一开关元件输入端的电压降低至第二电压。
4.如权利要求3所述的驱动装置，其中电压阻滞单元包括：
连接在第一电压和第一开关元件之间的阻抗元件；以及
连接在阻抗元件与第二电压之间的第三开关元件，其具有控制端，用于接收后一移位寄存器的输出或是与后一移位寄存器的输出同步的信号。
5.如权利要求2所述的驱动装置，其中电压阻滞单元响应于后一移位寄存器的输出或是与后一移位寄存器的输出同步的信号，将一开关元件控制端处的电压降低至第二电压。
6.如权利要求5所述的驱动装置，其中电压阻滞单元包括：
连接在前一移位寄存器的输出和第一开关元件之间的阻抗元件；
连接在阻抗元件与第二电压之间的第三开关元件，其具有控制端，用于接收后一移位寄存器的输出或是与后一移位寄存器的输出同步的信号。
7.如权利要求2所述的驱动装置，其中电压阻滞单元响应于前一移位寄存器的输出或是与前一移位寄存器的输出同步的信号，将第二开关元件控制端处的电压降低至第二电压。
8.如权利要求7所述的驱动装置，其中电压阻滞单元包括：
连接在后一移位寄存器的输出和第二开关元件之间的阻抗元件；
连接在阻抗元件与第二电压之间的第三开关元件，其具有控制端，用于接收前一移位寄存器的输出或与前一移位寄存器的输出同步的信号。
9.如权利要求2所述的驱动装置，其中第一电压大于开关元件的阈值电压，第二电压小于开关元件的阈值电压。
10.如权利要求1所述的驱动装置，其中移位寄存器组装在显示装置内。
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