CN1917016A - 有机发光显示设备及其发射控制驱动器和逻辑或电路 - Google Patents

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Abstract

一种使用瓦片填涂技术的有机发光显示(OLED)设备，包括面板上系统(SOP)型的发射控制驱动器。所述发射控制驱动器包括移位寄存器和具有多个逻辑门的逻辑运算部分，每个逻辑门都从所述移位寄存器接收输出信号，并对所接收的信号执行逻辑或运算。每个逻辑门的有效负载都利用两个相邻的触发器的两个输出信号和两个反相输出信号来控制。而且，每个逻辑门都对两个相邻的触发器的两个输出信号执行逻辑或运算，并生成发射控制信号。所述发射控制驱动器的触发器和逻辑门包括正沟道金属氧化物半导体(PMOS)晶体管。

Description

有机发光显示设备及其发射 控制驱动器和逻辑或电路
相关申请的交叉引用
本申请要求于2005年8月17日申请的韩国专利申请No.10-2005-0075428以及于2005年8月17日申请的韩国专利申请No.10-2005-0075429的优先权，其引用于此作为参考的目的。
技术领域
本发明涉及一种发射控制驱动器和具有所述驱动器的有机发光显示(OLED)设备，特别涉及一种生成信号以控制像素的发射的面板上系统(system-on-panel，SOP)型的发射控制驱动器和具有所述驱动器的OLED设备。
背景技术
因为平板显示器(FPD)可以比使用阴极射线管(CRT)的显示设备做得更小和更亮，已经开发了这样的平板显示器。接着，FPD技术又产生了液晶显示器(LCD)、场致发射显示器(FED)、等离子显示面板(PDP)和有机发光显示器(OLED)。在这些FPD中，PDP具有较大的屏幕，但是亮度较低，而较低的发光效率导致了较高的功率消耗。而且，LCD具有相对较慢的响应速度，并由于其采用了背光而消耗大量的电力。
然而，由于OLED使用有机材料发光，其比LCD具有更宽的视角和更快的响应速度。而且，OLED是获得良好对比度和可见度的发射显示器。此外，OLED消耗较少的功率，并且由于其不需要背光，所以能够被做得很薄和很轻。
不过，当OLED被构造为具有较大的屏幕时，由于制造过程的限制而限制了用于OLED的玻璃衬底的电致发光(EL)面板的尺寸。而且，如果屏幕太大，则会有很大的几率在屏幕上的某处产生缺陷。因此，产量的减少是不可避免的，并且很难获得整个屏幕的均匀性。
作为上述OLED的问题的一种解决办法，开发了一种瓦片填涂技术(tilingtechnique)。在瓦片填涂技术中，多个EL面板像瓦片一样被接合(bonded)在一起以形成一个单一面板。
每个EL面板包括多个类似于传统OLED显示预定图像的像素。在每个EL面板中，扫描驱动器施加启动像素的扫描信号，而数据驱动器施加数据信号给所选择的像素。而且，发射控制驱动器施加发射控制信号给每个像素，以控制数据信号的精确编程和发射操作所需的时间。
如上所述，发射各种信号以驱动EL面板的扫描驱动器、数据驱动器和发射控制驱动器可以以各种方式电连接到每个EL面板。
例如，扫描驱动器、数据驱动器和发射控制驱动器可以作为芯片安装在载带封装(tape carrier package，TCP)上，而该载带封装接合和电连接到每个EL面板。或者，所述驱动器可以作为芯片安装在软性印制电路(FPC)或薄膜上，而所述软性印制电路或薄膜被接合并电连接到每个EL面板。后一技术被称为软性板上芯片(chip-on-flexible board)(或者薄膜上芯片)(orchip-on-film)(COF)技术。在另一种方法中，所述驱动器被直接安装在EL面板的玻璃衬底上。这个方法被称为玻璃上芯片(chip-on-glass)技术。这些方法是昂贵的，并且使模块复杂化，因为所述驱动器应当被分开设计并彼此电连接。
为了克服这些缺点，最近开发了面板上系统(SOP)技术。并且，也已经尝试设计在每个EL面板中的像素部分、扫描和发射控制驱动器和/或数据驱动器，为了将所有的系统构造在EL面板中。
在使用瓦片填涂技术的OLED中，当每个EL面板都被形成为SOP型时，很容易彼此接合EL面板。除了与设计驱动器的集成电路(IC)相关联的成本和工作量以外，SOP技术还减少了驱动器的区域。
但是，为了开发SOP型的OLED，需要考虑到许多EL面板的内部环境和条件，诸如数据驱动器和/或扫描和发射控制驱动器的驱动频率和电子迁移率。目前还很难设计在面板中的数据驱动器，因为数据驱动器需要较高的驱动频率。
因而，数据驱动器被形成为使用互补金属氧化物半导体(CMOS)技术的IC，并且连接到EL面板，而扫描驱动器和/或发射控制驱动器被形成在EL面板中。
从而，需要一种简单的电路构造，其中SOP型扫描驱动器和发射控制驱动器可以被最优地在EL面板中驱动。
发明内容
本发明提供一种发射控制驱动器，该发射控制驱动器被设计为电致发光(EL)面板中的面板上系统(SOP)型，并且生成发射信号以控制用于有机发光显示(OLED)设备的像素的发射。
本发明的其它特征将在下面的描述中进行阐述，并部分地从描述中或通过对本发明的实践而清楚地看到。
本发明公开了一种有机发光显示设备，其包括：像素部分，具有多个用于显示预定图像的像素；扫描驱动器，其施加扫描信号以顺序地选择所述像素；数据驱动器，其施加数据信号给由所述扫描信号选择的像素；以及发射控制驱动器，其施加发射信号以控制所述像素的发射操作。所述发射控制驱动器包括移位寄存器，该移位寄存器包括多个触发器。其中，所述第一触发器接收启动脉冲，而其它触发器接收前一个(previous)触发器的输出信号，并与时钟信号和反相(inverted)时钟信号同步生成输出信号。所述发射控制驱动器还包括逻辑运算部分，其包括多个逻辑门。每个逻辑门从两个相邻的触发器接收第一和第二输出信号以及第一和第二反相输出信号。每个逻辑门还使用所接收的信号控制有效负载，并通过对所述第一和第二输出信号的逻辑或运算来输出发射控制信号。
本发明还公开了一种发射控制驱动器，其包括：第一触发器，其接收启动脉冲，并与时钟信号和反相的时钟信号同步地生成第一输出信号和第一反相输出信号；第二触发器，其接收所述第一触发器的第一输出信号和第一反相输出信号，并与所述时钟信号和反相的时钟信号同步地生成第二输出信号和第二反相输出信号；以及多个逻辑门，每个逻辑门接收所述第一触发器的第一输出信号和第一反相输出信号以及第二触发器的第二输出信号和第二反相输出信号，利用所接收的信号控制有效负载，并通过对所述第一和第二触发器的输出信号的逻辑或运算来生成发射控制信号。
所述第一和第二触发器的每一个都包括：第一晶体管，其在所述反相的时钟信号的下降沿对输入信号进行采样；第一反相器，其对所述第一晶体管的输出信号进行反相；第二晶体管，其在所述时钟信号的下降沿对第一反相器的输出信号进行采样；以及第二反相器，其对第二晶体管的输出信号进行反相。
本发明还公开了一种逻辑或电路，其包括：输入部分，其连接到第一电源电压，并根据第一输入信号和第二输入信号的电平(level)导通或关断；第一有效负载，其包括连接在输入部分和第二电源电压之间的第一晶体管，并根据第一反相输入信号和第二反相输入信号之一的电平而选择性地二极管连接(diode-connected)；输出晶体管，连接在第一电源电压和发射控制线之间，并根据输入部分和第一有效负载之一的输出信号的电平而导通和关断；以及第二有效负载，包括连接在第二电源电压和发射控制线之间的第二晶体管，并根据第一和第二输入信号的电平而选择性地二极管连接。
应当理解前面的一般性描述以及下面的详细说明都是示例性的和说明性的，是为了提供对所要求保护的发明的进一步解释。
附图说明
用来提供对本发明的进一步理解的附图被结合在这里并组成本说明书的一部分，图示本发明的示例实施例，并与说明书一起用于解释本发明的原理。
图1是根据本发明的示例实施例、使用瓦片填涂技术的有机发光显示(OLED)设备的框图。
图2是在图1中所示的OLED阵列的详细框图。
图3是在图2中所示的像素部分的像素的电路图。
图4是图示在图3中所示的像素电路的操作的时序图。
图5是根据本发明的示例实施例的有机EL面板的发射控制驱动器的框图。
图6是在图5中所示的发射控制驱动器的移位寄存器的触发器的电路图。
图7是在图6中所示的触发器的反相器的详细电路图。
图8是在图5中所示的发射控制驱动器的逻辑运算部分的逻辑门的详细电路图。
图9是图示根据本发明的示例实施例的发射控制驱动器的操作的时序图。
具体实施方式
以下，将参考示出了本发明的示例实施例的附图更详细地描述本发明。但是，本发明也可以用许多不同的形式来体现，而不应当被解释为只局限于这里所阐述的示例实施例。而是这些示例实施例被提供以便此公开对本领域的技术人员来讲是完全的，并且将全面地覆盖本发明的保护范围。在所述附图中，各层和区域的尺寸和相对尺寸为了清楚放大。附图中的相同参考标号指示相同的元件。
应当理解，当诸如层、薄膜、区域或衬底的一个元件被称为在另一个元件之上(“on”)时，其可以是直接在其它元件之上，或者也可能存在插入的元件。相反，当元件被称为直接在另一个元件之上(“directly on”)时，则不存在插入的元件。
图1是根据本发明的示例实施例、使用瓦片填涂技术的有机发光显示(OLED)设备的框图。
参考图1，可以被设计为各种尺寸的OLED设备通过接合多个OLED阵列100来形成。在图1中，示出了8个OLED阵列100，它们被放置为2行和4列，并彼此接合。
每个OLED阵列100包括电致发光(EL)面板10和数据驱动器20，其中EL面板10显示预定的图像，而数据驱动器20提供数据信号给EL面板10。
每个EL面板10都具有类似的结构。EL面板10的边缘用粘合剂彼此接合，以形成一个组合的EL面板。所述粘合剂可以是紫外线(UV)固化的树脂或热固化的树脂，例如，环氧树脂。
每个EL面板10都可以由用于传统OLED阵列的EL面板的生产的同一制造过程来生产。因此，通过接合多个由同一制造过程生产的EL面板，可以制造出具有较大尺寸的EL面板。
如图2中所示，每个EL面板10包括：扫描驱动器14；发射控制驱动器16；和多个像素18。每个驱动器和像素都包括本领域所熟知的薄膜晶体管(TFT)，其具有多晶硅沟道(polysilicon channel)以用于获取较快的响应速度和较高的一致性(uniformity)。在这种情况下，可以通过在玻璃衬底上形成无晶硅(a-Si)层，并利用低温多晶硅(LTPS)处理来结晶化所述a-Si层，以形成所述多晶硅沟道。
利用LTPS处理，可以形成多个多晶硅TFT。之后，可以利用在每个EL面板10中的晶体管来形成像素部分、扫描驱动器以及发射控制驱动器。所述像素部分由红(R)、绿(G)和蓝(B)子像素组成，而扫描和发射控制驱动器选择各个像素，并生成用于控制所选择的各个像素的发射操作的信号。EL面板10的详细描述将在稍后给出。
如图2中所示，每个数据驱动器20被设计为利用互补金属氧化物半导体(CMOS)技术的外部集成电路(IC)，并电连接到相应的EL面板10。EL面板10利用印制在软性薄膜上的金属图案(metal pattern)电连接到数据驱动器20。也就是，数据驱动器20的输出端电连接到所述金属图案的一端，而布置在EL面板10上的数据线电连接到其另一端。这种方法被称为载带封装(TCP)技术。每个数据驱动器20通过布置在所述软性薄膜上的多条导线(conductive lines)，传输数据信号到EL面板10的像素部分。
图2是在图1中所示的OLED阵列的详细框图。
参考图2，OLED阵列100包括EL面板10和数据驱动器20。
EL面板10包括像素部分12、扫描驱动器14和发射控制驱动器16。
像素部分12包括多条数据线D1-Dm、多条扫描线S1-Sn、多条发射控制线E1-En以及多个像素电路P11-Pnm18，其中所述多个像素电路P11-Pnm形成在所述数据线D1-Dm、扫描线S1-Sn和发射控制线E1-En彼此相交的区域中。
数据线D1-Dm电连接到数据驱动器20，并在垂直方向上延伸。数据线D1-Dm传输数据信号给各个像素P11-Pnm。
与传统的OLED设备不同，扫描线S1-Sn和发射控制线E1-En在与数据线D1-Dm相同的方向上(即，在垂直方向上)延伸。但是，每个扫描线S1-Sn和发射控制线E1-En都包括接触孔(contact hole)，以便将相同的扫描和发射控制信号传输给在水平方向上排列的像素。从而，通过所述接触孔与扫描线S1-Sn和发射控制线E1-En接触的金属互连(metal interconnection)在水平方向上延伸，以致扫描和发射控制信号被传输到在水平方向上排列的像素。
每个像素P11-Pnm都包括按行和列重复排列的R、G和B子像素。用于有机发射层发光的R、G和B子像素由不同的有机材料形成，但是它们各自的驱动电路的内连布局(interconnection layout)和电路连接却是彼此类似的。从而，每个像素P11-Pnm都发射具有与施加到该像素的数据信号相对应的亮度的R、G或B光线，并组合这些R、G和B光线以显示特定的颜色。参考图3和图4，将描述每个像素P11-Pnm的电路结构。
图3是在图2中所示的像素部分的像素P11-Pnm之一的电路图。
参考图3，像素电路18包括像素驱动器19和有机发光二极管OLED。
像素驱动器19连接到数据线Dm、前一条扫描线Sn-1、当前扫描线Sn、发射控制线En第一电源电压线VDD和第二电源电压线Vsus。像素驱动器19接收从数据线Dm接收数据信号VDATA，并提供与数据信号VDATA相对应的驱动电流IOLED给有机发光二极管OLED。
有机发光二极管OLED包括阳极、阴极和有机发射层。阳极连接到像素驱动器19，阴极连接到参考电源电压线VSS。有机发光二极管OLED接收来自像素驱动器19的驱动电流，并以与驱动电流的IOLED量相对应的亮度发光。
像素驱动器19包括5个晶体管M1-M5和两个电容器Cst和Cvth。现在描述像素驱动器19的配置。
开关晶体管M4具有连接到数据线Dm的源极端子和连接到当前扫描线Sn的栅极端子。开关晶体管M4响应于从扫描线Sn施加的扫描信号而导通，并传输从数据线Dm施加的数据信号VDATA。
驱动晶体管M1具有连接到第一电源电压线VDD的源极端子，并生成与施加到其栅极端子的电压相对应的驱动电流IOLED。
阈值电压补偿晶体管M2连接在驱动晶体管M1的栅极端子和漏极端子之间。阈值电压补偿晶体管M2响应于经由前一个扫描线Sn-1的传输的前一个扫描信号而导通，并且补偿驱动晶体管M1的阈值电压VTH。
第一电容Cvth连接在开关晶体管M4的漏极端子和驱动晶体管M1的栅极端子之间。第一电容器Cvth存储与驱动晶体管M1的阈值电压VTH相对应的电压。
第二电容器Cst连接在第一电源电压线VDD和第一电容器Cvth的一端间，并存储从数据线Dm传输的数据电压VDATA。
第二电源电压应用晶体管M3具有连接到第二电源电压线VSUS的源极端子，以及连接在第一和第二电容器Cvth和Cst之间的连接点(connection point)的漏极端子。第二电源电压应用晶体管M3响应于施加到其栅极端子的前一个扫描信号Sn-1导通，这样第二电源电压VSUS被施加到第一和第二电容器Cvth和Cst之间的连接点。
发射控制晶体管M5被连接到驱动晶体管M1的漏极端子和有机发光二极管OLED的阳极之间。发射控制晶体管M5响应于施加到其栅极端子的发射控制信号En导通/关断，以便来自驱动晶体管M1的驱动电流IOLED被施加到有机发光二极管OLED或被切断。
以下，将参考图4描述像素电路18的操作。
图4是图示在图3中所示的像素电路的操作的时序图。
参考图3和图4，首先，当低电平的前一个扫描信号Sn-1、高电平的当前扫描信号Sn、以及高电平的发射控制信号En被施加到像素电路18时，阈值电压补偿晶体管M2和第二电源电压应用晶体管M3被导通，而其它晶体管M4和M5被关断。这样，驱动晶体管M1被二极管连接(diode-connected)，以致电压VDD-|VTH|被施加到第一电容器Cvth的一个电极B。而且，第二电源电压应用晶体管M3导通，以致电压VSUS被施加到第一电容器Cvth的另一个电极A。因而，第一电容器Cvth存储了电压差VSUS-VDD+|VTH|。
其后，低电平的当前扫描信号Sn、高电平的前一个扫描信号Sn-1、以及高电平的发射控制信号En被施加到像素电路18，这样只有开关晶体管M4被导通。在这种情况下，数据电压VDATA通过开关晶体管M4从数据线Dm传输到第一电容器Cvth的另一个电极A。这样，第一电容器Cvth的另一个电极A具有电压变化ΔV＝VSUS-VDATA，而第一电容器Cvth的一个电极B也具有其另一个电极A的相同的电压变化。结果，施加到第一电容器Cvth的一个电极B以及驱动晶体管M1的栅极端子的电压为VDD-|VTH|-ΔV＝VDD-|VTH|-VSUS+VDATA。
最后，高电平的前一个扫描信号Sn-1、高电平的当前扫描信号Sn、以及低电平的发射控制信号En被施加到像素电路18，这样只有发射控制晶体管M5导通。在这种情况下，从驱动晶体管M1施加的驱动电流IOLED可以用公式1来表达：
IOLED＝k(Vgs-|Vth|)2＝k{VDD-(VDD-|Vth|-Vsus+Vdata)-|Vth|}2
＝k(Vdata-Vsus)2           (1)
其中|VTH|是指驱动晶体管M1的阈值电压的绝对值，而k是一个常数。
从公式1可以看出，在图3中所示的像素电路18可以补偿由第一电源电压VDD导致的阈值电压VTH。
再参考图2，扫描驱动器14被布置在数据驱动器20和像素部分12之间。由于通过接合多个EL面板10形成了大尺寸的面板，扫描驱动器14应当被形成在数据驱动器20的同一侧。扫描驱动器14连接到多条扫描线S1-Sn。这样，扫描驱动器14顺序地传输扫描信号给像素部分12，并顺序地选择每一个像素P11-Pnm。
发射控制驱动器16被布置在扫描驱动器14和像素部分12之间，并连接到多个发射控制线E1-E1。所以，发射控制驱动器16顺序地传输发射控制线E1-E1到像素部分12，并控制每一个像素P11-Pnm的发射时间。
数据驱动器20通过上述布置在柔性薄膜上的多条导线将数据信号传输到EL面板10的像素部分12。
根据如上所述的本发明，OLED阵列100包括EL面板10和数据驱动器20，其中EL面板10包括像素部分12、扫描驱动器14和发射控制驱动器16。以下，将参考本发明的示例实施例详细描述发射控制驱动器16的结构和操作。
图5是根据本发明的示例实施例的有机EL面板的发射控制驱动器的框图。
参考图5，发射控制驱动器16包括移位寄存器17和逻辑运算部分22。移位寄存器17连接到多个触发器FF1、FF2、FF3、FF4……，将输入信号移位一个时钟周期，并输出移位的信号。逻辑运算部分22包括多个逻辑门OR1、OR2、OR3……，其从相邻的触发器FF1、FF2、FF3和FF4接收输出信号，并通过对所接收信号的逻辑或运算生成发射控制信号。
第一触发器FF1接收启动脉冲VSP、时钟信号VCLK和反相的时钟信号VCLKB，在时钟信号VCLK的下降沿对启动脉冲VSP进行采样，并将采样的信号保持一个时钟周期，然后输出输出信号OUT1和反相输出信号OUTB1。
第二触发器FF2接收第一触发器FF1的输出信号OUT1、时钟信号VCLK和反相的时钟信号VCLKB，将所接收的信号移位时钟信号VCLK的一个周期，在时钟信号VCLK的下一个周期的下降沿对所移位的信号进行采样，并将所采样的信号保持一个时钟周期，然后输出输出信号OUT2和反相输出信号OUTB2。
其后，第三、第四……触发器FF3、FF4……执行与第一和第二触发器FF1和FF2相同的操作，并输出移位的信号。触发器FF1、FF2、FF3、FF4……可以具有相同的结构，该结构将在稍后详细描述。
逻辑运算部分22包括多个逻辑门OR1、OR2、OR3……，其中的每一个都连接到发射控制线，并传输发射控制信号到每一个像素。
第一逻辑门OR1接收来自第一触发器FF1的输出信号OUT1和OUTB1以及来自第二触发器FF2的输出信号OUT2和OUTB2。第一逻辑门OR1对输出信号OUT1、OUTB1、OUT2和OUTB2执行逻辑或运算。与典型的逻辑门不同，本发明的第一逻辑门OR1只在第一和第二触发器FF1和FF2的输出信号OUT1和OUT2分别处于低电平，而第一和第二触发器FF1和FF2的反相输出信号OUTB1和OUTB2分别处于高电平的时候才输出低电平的发射控制信号E1；而在所有其它情况下输出高电平的发射控制信号E1。
接下来，第二逻辑门OR2接收第二触发器FF2的输出信号OUT2和OUTB2以及第三触发器FF3的输出信号OUT3和OUTB3，执行与第一逻辑门OR1相同的逻辑或运算，并输出第二发射控制信号E2。
与第一和第二逻辑门OR1和OR2相同，第三逻辑门OR3到第n逻辑门ORn的每一个都对四个输入信号执行逻辑或运算，并输出发射控制信号E3-En中的每一个信号。逻辑门OR1到ORn可以具有相同的结构，该结构将在稍后详细描述。
如上所述，本发明的发射控制驱动器包括移位寄存器17和逻辑运算部分22，临近移位寄存器17的两个触发器FF1和FF2以及逻辑运算部分22的单一逻辑门OR1的连接被定义为基本发射控制驱动电路16_1，其生成发射控制信号E1。在图5中所示的发射控制驱动器的前述操作原理将参考时序图在稍后进行详细描述。
图6是在图5中所示的发射控制驱动器的移位寄存器的代表性的触发器(即，第一触发器FF1)的电路图。
参考图6，触发器FF1包括两个开关晶体管M6和M7、以及两个反相器INV1和INV2。更具体地讲，触发器FF1受反相的时钟信号CLKB的控制，并且包括晶体管M6和M7以及第一和第二反相器INV1和INV2。晶体管M6在反相的时钟信号CLKB的下降沿对输入信号IN进行采样，而第一反相器INV1使晶体管M6的输出信号反相。晶体管M7在时钟信号CLK的下降沿对第一反相器INV1的输出信号进行采样。这里，晶体管M6和M7为正沟道金属氧化物半导体(PMOS)晶体管。
因而，当输入信号IN被施加到晶体管M6并且反相的时钟信号CLKB从高到低转变时，晶体管M6采样输入信号IN，并将采样的信号传输到第一反相器INV1。响应于时钟信号CLK的下降沿，晶体管M7被导通，而第一反相器INV1对所采样的信号进行反相，并输出反相的信号。第一反相器INV1的输出信号OUTB从晶体管M7传输、被第二反相器INV2再次反相、并作为输出信号OUT输出。
如上所述，根据本发明的触发器FF1利用输入信号IN、时钟信号CLK和反相的时钟信号CLKB来生成期望的输出信号。第二反相器INV2的输入信号OUTB1和输出信号OUT1作为前述逻辑门OR1的两个输入信号输入。而且，第二反相器INV2的输出信号OUT还输入到下一个触发器FF2，而下一个触发器FF2利用输入信号OUT1、时钟信号CLK以及移位了一个时钟周期的反相的时钟信号CLKB来生成期望的输出信号OUT2和OUTB2，然后OUT1、OUT2、OUTB1和OUTB2作为逻辑门OR1的输入信号输入。因而，逻辑门OR1的输入信号OUT1、OUT2、OUTB1和OUTB2被从触发器FF1和FF2中选出而不需要附加的信号，因此减少了功率消耗。
以下，将描述用于触发器FF1的第一和第二反相器INV1和INV2的结构。
图7是在图6中所示的触发器的反相器的详细电路图。
由于第一和第二反相器INV1和INV2具有相同的结构，为了方便将只描述第一反相器INV1的结构。
参考图7，反相器INV1包括3个PMOS晶体管M8、M9和M10。
晶体管M8具有连接到第一电源电压VDD的源极端子、连接到触发器FF1的晶体管M6的输出端子的栅极端子、以及连接到输出端子“out”的漏极端子。输出端子“out”连接到触发器FF1的晶体管M7的输入端子。因而，晶体管M8响应于从晶体管M6传输的输入信号“in”而导通/关断，并输出第一电源电压VDD到输出端子“out”或切断第一电源电压VDD。这里，第一电源电压VDD为一个正电源电压，例如，5V。
晶体管M9具有连接到晶体管M8的漏极端子和输出端子“out”的源极端子、和连接到第二电源电压VSS的漏极端子。这样，晶体管M9就根据施加到其栅极端子的电压而担当有效负载。
而且，晶体管M10连接到晶体管M9的栅极和漏极端子之间，具有二极管连接的栅极端子和漏极端子，并控制晶体管M9的栅极电压。这里，第二电源电压VSS为一个负电源电压，例如，-7V。因而，晶体管M9担当有效负载，并根据施加到源极端子的电压和施加到栅极端子的电压之间的差而总是保持导通。最优地，晶体管M9的沟道宽度与沟道长度的比W/L要比晶体管M8的小。在这种情况下，当晶体管M8导通时，晶体管M9导通的电阻可能比晶体管M8的导通的电阻高。
此外，反相器INV1还可以包括电容器Cgs，其连接在晶体管M9的源极和栅极端子之间，并在晶体管M10被关断时维持晶体管M9的源极和栅极端子之间的电压Vgs。
现在将解释如上所述的反相器INV1的操作原理。
首先，当低电平(-7V)的输入信号“in”被施加到晶体管M8的栅极端子时，晶体管M8导通，并且晶体管M9和M10也导通。然而，由于晶体管M9比晶体管M8具有更高的导通电阻，所以输出端子“out”的电压基本上成为第一电源电压VDD，即，高电平电压5V。
接下来，一旦高电平(5V)的输入信号“in”被施加到晶体管M8的栅极端子时，晶体管M8被关断，而晶体管M9和M10保持导通。这样，输出端子“out”的电压逐渐从5V的高电平电压转变到低电平。在这种情况下，晶体管M10被关断以便输出端子“out”具有低电平。从而，晶体管M9的源极和栅极端子之间的电压Vgs被维持在恒定水平，而连接到晶体管M9的源极端子的输出端子“out”的电压向下转变到第二电源电压VSS，即，低电平电压-7V。在这种情况下，随着输出端子“out”的电压降低，晶体管M9的栅极电压也转变到-7到-15V。
如上所述，本发明的触发器能够响应于时钟信号CLK和反相的时钟信号CLKB的电平的差异来采样输入信号和输出期望的输出信号。因此，相邻触发器FF1和FF2的输出信号OUT1、OUTB1、OUT2和OUTB2被传输到逻辑门OR1的输入端子。
以下，将详细描述施加相邻触发器FF1和FF2的输出信号OUT1、OUTB1、OUT2和OUTB2的逻辑门OR1。
图8是在图5中所示的发射控制驱动器的逻辑运算部分的多个逻辑门之一的详细电路图。
参考图8，逻辑门包括输入部分31、第一有效负载32、输出晶体管M18和第二有效负载33。输入部分31响应于两个输入信号IN1和IN2被导通/关断。第一有效负载32具有连接到输入部分31的晶体管M13，并且晶体管M13响应于两个反相输入信号INB1和INB2选择性地二极管连接。输出晶体管M18接收输入部分31的输出信号，并且响应于输入信号的电平而导通/关断。第二有效负载33具有连接到输出晶体管M18的晶体管M17，并且晶体管M17响应于两个输入信号IN1和IN2选择性地二极管连接。
而且，逻辑门还包括开关部分34、第一电容器C1和第二电容器C2。开关部分34响应于输入信号IN1和IN2而导通/关断，并在输入信号IN1和IN2处于低电平时关断晶体管M13。第一电容器C1维持晶体管M13的源极端子和栅极端子之间的电压，而第二电容器C2维持晶体管M17的源极端子和栅极端子之间的电压。
此外，逻辑门还包括连接到第二电容器C2的两端的晶体管M19。晶体管M19响应于输入部分31的输出信号而导通/关断，并在输出信号处于高电平时关断晶体管M17。
这里，输入信号IN1和反相输入信号INB1分别对应于触发器FF1的输出信号OUT1和反相输出信号OUTB1，而输入信号IN2和反相输入信号INB2分别对应于触发器FF2的输出信号OUT2和反相输出信号OUTB2。
具体来讲，输入部分31包括晶体管M11和晶体管M12。晶体管M11连接到正电源电压VPOS，并根据输入信号IN1的电平而导通/关断。晶体管M12连接到晶体管M11，并根据输入信号IN2的电平而导通/关断。因此，输入部分31只在全部输入信号IN1和IN2都处于低电平时才导通，并且输出正电源电压VPOS，而在其它所有情况下输入部分31都关断。第一有效负载32包括晶体管M13和一对晶体管M15_1和M15_2。晶体管M13连接在晶体管M12和负电源电压Vneg之间，并根据反相输入信号INB1和INB2的电平而二极管连接。晶体管M15_1和M15_2的每一个都连接在晶体管M13的栅极端子和漏极端子之间，并且根据反相输入信号INB1和INB2的电平而导通/关断。因而，晶体管M13除了在全部输入信号INB1和INB2都处于高电平的情况下都被二极管连接，并且将与负电源电压Vneg和阈值电压VTHM13的和相对应的电压施加到输入部分31的输出端子。
输出晶体管M18连接在正电源电压VPOS和发射控制线E1之间，并且具有连接到输入部分31的输出端子以及第一有效负载32的栅极端子，以致输出晶体管M18响应于施加到栅极端子的电压而导通/关断。这样，当施加到栅极端子的电压处于低电平时，晶体管M18被导通，并将正电源电压VPOS传输到发射控制线E1。
第二有效负载33包括晶体管M17和一对晶体管M16_1和M16_2。晶体管M17连接到晶体管M18和负电源电压Vneg之间，并根据输入信号IN1和IN2的电平而二极管连接。晶体管M16_1和M16_2的每一个都连接在晶体管M17的栅极端子和漏极端子之间，并根据输入信号IN1和IN2的电平而导通/关断。这样，只有在全部输入信号IN1和IN2都处于低电平时，晶体管M17才被二极管连接，并且将与负电源电压Vneg和阈值电压VTHM17的绝对值的和相对应的电压传输到发射控制线E1。
而且，开关部分34包括串联的两个晶体管M14_1和M14_2。晶体管M14_1和M14_2的每一个都连接在第一有效负载32的晶体管M13的源极和栅极端子之间，并响应于输入信号IN1和IN2而导通/关断。当全部输入信号IN1和IN2都处于低电平时，开关部分34将晶体管M13的源极和栅极端子之间的电压差VgsM13驱动到0V，以致晶体管M13被关断。从而，当输入部分31导通时，能够防止静态电流流过第一有效负载32。
此外，晶体管M19连接在第二有效负载33的晶体管M17的源极和栅极端子之间，并响应于第一输入部分31的输出信号而导通/关断。这样，当第一输入部分31的输出信号处于低电平时，晶体管M19将晶体管M17的源极和栅极端子之间的电压差VgsM17驱动到0V，以致晶体管M17被关断。从而，当晶体管M18导通时，能够防止静态电流流过第二有效负载33。
这里，逻辑门的所有晶体管都是PMOS晶体管。但是，本领域的技术人员应当清楚逻辑门的所有晶体管也可以是负沟道金属氧化物半导体(NMOS)晶体管。即，通过用NMOS晶体管替换PMOS晶体管，并将正电源电压VPOS改变为负电源电压Vneg，可以设计出包含NMOS晶体管的逻辑门。
现在将描述根据输入信号IN1和IN2的电平从上述逻辑门输出的发射控制信号E1以及反相输入信号INB1和INB2。
首先，当全部输入信号IN1和IN2都处于低电平，并且全部反相输入信号INB1和INB2都处于高电平时，输入部分31的全部晶体管M11和M12被导通，并且开关部分34的全部晶体管M14_1和M14_2也被导通。而且，第二有效负载33的全部晶体管M16_1和M16_2导通。但是，第一有效负载32的晶体管M15_1和M15_2被关断。
从而，正电源电压VPOS被从输入部分31传输到输出晶体管M18和M19的栅极端子。在这种情况下，开关部分34导通，并将第一有效负载32的晶体管M13的源-栅电压VgsM13驱动到0V。结果，晶体管M13关断，因此在第一有效负载32中没有静态电流流过。同时，施加了正电源电压VPOS的输出晶体管M18和晶体管M19被关断，而二极管连接到第二有效负载33的晶体管M17以与负电源电压Vneg和阈值电压VTHM17的绝对值的和相对应的低电平输出发射控制信号。
其后，当输入信号IN1为高电平而输入信号IN2为低电平时，或当输入信号IN1为低电平而输入信号IN2为高电平时，逻辑门处于下列状态。
输入部分31的晶体管M11和M12的任意一个被关断，并且开关部分34的晶体管14_1和14_2的任意一个也被关断。以及，第二有效负载33的晶体管M16_1和M16_2的任意一个被关断。但是，第一有效负载32的并联的晶体管M15_1和M15_2的任意一个被导通。
从而，输入部分31和开关部分34被关断，而第一有效负载32的晶体管M13被二极管连接，这样，输出晶体管M18的栅极端子的电压被减少到与负电源电压Vneg和阈值电压VTHM13的绝对值的和相对应的低电平。施加了低电平电压的输出晶体管M18被导通，并将正电源电压VPOS施加到发射控制线E1。在这种情况下，晶体管M19导通，并将第二有效负载33的晶体管M17的源-栅电压VgsM17驱动到0V。从而，晶体管M17被关断，因此在有效负载33中没有静态电流流过。结果，相当于正电源电压VPOS的高电平信号被输出到发射控制线E1。
而且，当全部输入信号IN1和IN2处于高电平时，发射控制信号E1保持高电平。
如上所述，根据本发明的逻辑运算部分18的逻辑门接收从相邻触发器FF1和FF2输出的四个信号OUT1、OUTB1、OUT2和OUTB2而不需要任何附加的信号，并且利用信号OUT1、OUTB1、OUT2和OUTB2控制逻辑门的第一和第二有效负载32和33。而且，逻辑运算部分18的逻辑门接收输出信号OUT1和OUT2，并能够通过对所接收的信号OUT1和OUT2执行逻辑或运算生成期望的发射控制信号E1。在这种情况下，当输入信号IN1和IN2处于低电平时，能够防止静态电流流过第一和第二有效负载32和33，并且当输入部分31的输出信号处于低电平时，能够防止静态电流流过第二有效负载33。
图9是图示根据本发明的示例实施例的发射控制驱动器的操作的时序图。
参考图9，具有多个触发器FF1至FFn+1的移位寄存器共同接收时钟信号CLK和反相的时钟信号CLKB，并接收前一个触发器的输出信号作为输入信号。
首先，当第一触发器FF1接收启动脉冲SP时，其在时钟信号CLK的第一个周期的下降沿将高电平的输出信号OUT1和低电平的反相输出信号OUTB1输出一个时钟周期。
接下来，当第二触发器FF2接收第一触发器FF1的输出信号OUT1，其在时钟信号CLK的第二个周期的下降沿将高电平的输出信号OUT2和低电平的反相输出信号OUTB2输出一个时钟周期。
通过重复上述操作，最终，当第n+1个触发器FFn+1接收第n个触发器FFn的输出信号OUTn时，其在时钟信号CLK的第n+1个周期的下降沿将高电平的输出信号OUTn+1和低电平的反相输出信号OUTBn+1输出一个时钟周期。
在上述的过程中，本发明的移位寄存器输出移位了一个时钟周期的两个信号OUT和OUTB。
而且，具有多个逻辑门OR1至ORn的逻辑运算部分接收触发器FF1至FFn+1的输出信号，对所接收的信号执行逻辑或运算，并输出发射控制信号。
首先，第一逻辑门OR1接收来自第一触发器FF1的两个输出信号OUT1和OUTB1以及来自第二触发器FF2的两个输出信号OUT2和OUTB2。这样，只在第一和第二输出信号OUT1和OUT2处于低电平并且第一和第二反相输出信号OUTB1和OUTB2处于高电平时，第一逻辑门OR1才输出低电平的发射控制信号E1，而在除了上述情况的其它情况下，输出高电平的发射控制信号E1。
接下来，第二逻辑门OR2接收来自第二触发器FF2的两个输出信号OUT2和OUTB2以及来自第三触发器FF3的两个输出信号OUT3和OUTB3。这样，只在第二和第三输出信号OUT2和OUT3处于低电平并且第二和第三反相输出信号OUTB2和OUTB3处于高电平时，第二逻辑门OR2才输出低电平的发射控制信号E2，而在除了上述情况的其它情况下，输出高电平的发射控制信号E2。第二发射控制信号E2晚于第一发射控制信号E1被移位了一个时钟周期，然后输出。
通过重复上述操作，最后，第n个逻辑门ORn接收来自第n个触发器FFn的两个输出信号OUTn和OUTBn以及接收来自第n+1个触发器FFn+1的两个输出信号OUTn+1和OUTBn+1。这样，只在第n个和第n+1个输出信号OUTn和OUTn+1处于低电平并且第n个和第n+1个反相输出信号OUTBn和OUTBn+1处于高电平时，第n个逻辑门ORn才输出低电平的发射控制信号En，而在除了上述情况的其它情况下，输出高电平的发射控制信号En。
根据如上所述的本发明，通过利用PMOS晶体管在面板中直接形成多个触发器和多个逻辑门，可以容易地制造用于OLED的面板上系统(SOP)型的发射控制驱动器。
而且，由于每一个逻辑门都利用相邻触发器的四个输出信号作为输入信号而不需要任何附加的信号，所以能够减少功率消耗。
此外，本发明采用了四输入逻辑门，所以能够切断由低电平输入信号产生的静态电流，因此减少了由于泄漏电流导致的功率消耗。
从而，本发明提供了一种最佳的SOP型的发射控制驱动器和能够最小化功率消耗的OLED设备。
本领域的技术人员应当清楚，在不脱离本发明的精神或范围的情况下可以在本发明中进行各种修改和变化。因此，本发明意图涵盖在所附权利要求书及其等效物的范围内提供的此发明的各种修改和变化。

Claims (20)

1.一种有机发光显示(OLED)设备，包括：
像素部分，具有多个像素以显示图像；
扫描驱动器，用于施加扫描信号以顺序地选择所述像素；
数据驱动器，用于施加数据信号给由所述扫描信号选择的所述像素；以及
发射控制驱动器，用于施加发射信号以控制所述像素的发射操作，其中所述发射控制驱动器包括：
移位寄存器，包括多个触发器，其中，第一触发器接收启动脉冲，而其余触发器接收前一个触发器的输出信号，并与时钟信号和反相的时钟信号同步地生成输出信号；以及
逻辑运算部分，包括多个逻辑门，每个逻辑门都从两个相邻的触发器接收第一和第二输出信号以及第一和第二反相输出信号，利用所接收的输出信号控制有效负载，并通过对所述第一和第二输出和反相输出信号执行逻辑或运算来输出发射控制信号。
2.如权利要求1所述的设备，其中每一个所述的触发器都包括：
第一晶体管；
第一反相器；
第二晶体管；以及
第二反相器，
其中所述第一晶体管在反相的时钟信号的下降沿对输入信号进行采样；第一反相器对第一晶体管的输出信号进行反相；第二晶体管在时钟信号的下降沿对第一反相器的输出信号进行采样；以及第二反相器对第二晶体管的输出信号进行反相。
3.如权利要求2所述的设备，其中每个相邻的触发器都将第二晶体管的输出信号和第二反相器的输出信号传输到相应的逻辑门。
4.如权利要求3所述的设备，其中所述第一和第二反相器的每一个都包括：
第三晶体管，连接在正电源电压和输出端子之间，并响应于通过触发器的第一和第二晶体管之一传输的信号而导通/关断；以及
第四晶体管，连接在负电源电压和所述输出端子之间，并根据第三晶体管的导通/关断操作控制电流量。
5.如权利要求4所述的设备，其中所述第一和第二反相器的每一个还包括：
第五晶体管，连接在所述第四晶体管的栅极端子和漏极端子之间，并进行二极管连接以控制第四晶体管的栅极电压。
6.如权利要求5所述的设备，其中所述第三晶体管具有比第四晶体管更低的导通电阻。
7.如权利要求6所述的设备，其中所述第一和第二反相器的每一个还包括：
电容器，连接在所述第四晶体管的源极端子和栅极端子之间，其在所述第五晶体管被关断时维持在所述第四晶体管的源极和栅极端子之间的电压。
8.如权利要求7所述的设备，其中所述第一到第五晶体管为正沟道金属氧化物半导体(PMOS)晶体管。
9.如权利要求1所述的设备，其中所述逻辑门的每一个都包括：
输入部分，连接到第一电源电压，并根据两个相邻的触发器的第一和第二输出信号的电平而导通/关断；
第一有效负载，其包括连接在所述输入部分和第二电源电压之间的第六晶体管，并根据两个相邻的触发器的第一和第二反相输出信号的电平而选择性地二极管连接；
输出晶体管，连接在第一电源电压和发射控制线之间，并根据所述输入部分和第一有效负载之一的输出信号的电平而导通/关断；以及
第二有效负载，其具有连接在第二电源电压和发射控制线之间的第七晶体管，并根据两个相邻触发器的第一和第二输出信号的电平而选择性地二极管连接。
10.如权利要求9所述的设备，其中所述输入部分包括：
第八晶体管，连接到所述第一电源电压，并根据所述第一输出信号的电平而导通/关断；以及
第九晶体管，与所述第八晶体管串联，并根据所述第二输出信号的电平而导通/关断。
11.如权利要求10所述的设备，其中所述第一有效负载包括：
第十晶体管，连接在所述第六晶体管的栅极端子和漏极端子之间，并根据所述第一反相输出信号的电平而导通/关断；以及
第十一晶体管，与所述第十晶体管并联，并响应于所述第二反相输出信号的电平而导通/关断，
其中当全部第一和第二反相输出信号都处于高电平时，流入所述第一有效负载的电流被切断。
12.如权利要求11所述的设备，其中所述第二有效负载包括：
第十二晶体管，连接到第七晶体管的栅极端子，并根据所述第一输出信号的电平而导通/关断；以及
第十三晶体管，与所述第十二晶体管串联，并根据所述第二输出信号的电平而导通/关断，
其中当所述第一和第二输出信号的至少一个处于高电平时，流入所述第二有效负载的电流被切断。
13.如权利要求12所述的设备，其中所述逻辑门的每一个还包括开关部分，所述开关部分具有：
第十四晶体管，连接到所述第六晶体管的源极端子，并根据所述第一输出信号的电平而导通/关断；以及
第十五晶体管，与所述第十四晶体管串联，并根据所述第二输出信号的电平而导通/关断，
其中当第一和第二输出信号都处于低电平时，所述开关部分关断所述第一晶体管，以便流入所述第一有效负载的电流被切断。
14.如权利要求13所述的设备，其中所述逻辑门的每一个还包括：
第一电容器，连接在所述第六晶体管的源极端子和栅极端子之间，其维持在所述第六晶体管的源极和栅极端子之间的电压；以及
第二电容器，连接在所述第七晶体管的源极端子和栅极端子之间，其维持在所述第七晶体管的源极和栅极端子之间的电压。
15.如权利要求14所述的设备，其中所述逻辑门的每一个还包括连接到所述第二电容器的两端的第十六晶体管，所述第十六晶体管根据所述输入部分和第一有效负载之一的输出信号的电平而导通/关断。
16.如权利要求15所述的设备，其中所述第六到第十六晶体管为正沟道金属氧化物半导体(PMOS)晶体管。
17.如权利要求1所述的设备，其中所述像素部分、扫描驱动器、数据驱动器、以及发射控制驱动器被排列在单一的衬底上。
18.如权利要求1所述的设备，其中所述OLED设备通过利用瓦片填涂技术组合多个OLED阵列来制造以显示预定的图像。
19.一种发射控制驱动器，包括：
第一组触发器，包括接收启动脉冲的第一触发器，该第一组触发器接收前一个触发器的输出信号，并与时钟信号和反相的时钟信号同步地生成第一输出信号和第一反相输出信号；
第二组触发器，其接收所述第一组触发器的第一输出信号和第一反相输出信号，并与所述时钟信号和反相的时钟信号同步地生成第二输出信号和第二反相输出信号；以及
多个逻辑门，每个逻辑门接收所述第一组触发器的第一输出信号和第一反相输出信号以及所述第二组触发器的第二输出信号和第二反相输出信号，利用所接收的信号控制有效负载，并通过对所述第一组和第二组触发器的输出信号和反相输出信号进行逻辑或运算来生成发射控制信号。
20.一种用于输出发射控制信号的发射控制驱动器的逻辑或电路，包括：
输入部分，其连接到第一电源电压，并根据第一输入信号和第二输入信号的电平而导通/关断；
第一有效负载，其包括连接在所述输入部分和第二电源电压之间的第一晶体管，并根据第一反相输入信号和第二反相输入信号之一的电平而选择性地二极管连接；
输出晶体管，连接在所述第一电源电压和发射控制线之间，并根据所述输入部分和第一有效负载之一的输出信号的电平而导通/关断；以及
第二有效负载，包括连接在所述第二电源电压和发射控制线之间的第二晶体管，并根据所述第一和第二输入信号的电平而选择性地二极管连接。
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