JPS604619B2 - 絶縁ゲ−ト型電界効果トランジスタ相補回路 - Google Patents
絶縁ゲ−ト型電界効果トランジスタ相補回路Info
- Publication number
- JPS604619B2 JPS604619B2 JP48026156A JP2615673A JPS604619B2 JP S604619 B2 JPS604619 B2 JP S604619B2 JP 48026156 A JP48026156 A JP 48026156A JP 2615673 A JP2615673 A JP 2615673A JP S604619 B2 JPS604619 B2 JP S604619B2
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- JP
- Japan
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- circuit
- field effect
- effect transistor
- insulated gate
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Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ相補回路に
関する。
関する。
絶縁ゲート型電界効果トランジスタ相補回路はその消費
電力が小さいという特性を有することから電子式ディジ
タル腕時計等に利用されている。
電力が小さいという特性を有することから電子式ディジ
タル腕時計等に利用されている。
ここで必要とされる回路としては、発振回路、分周回路
、表示回路がある。分周回路を絶縁ゲート型電界効果ト
ランジスタ相補回路で構成した場合、各分周段の消費電
力はＣＶ２ｆに比例する（Ｖ：電源電圧、ｆ：周波数、
Ｃ：トランジスタのゲート容量）。
、表示回路がある。分周回路を絶縁ゲート型電界効果ト
ランジスタ相補回路で構成した場合、各分周段の消費電
力はＣＶ２ｆに比例する（Ｖ：電源電圧、ｆ：周波数、
Ｃ：トランジスタのゲート容量）。
したがって、消費電力を低くするためには電源電圧Ｖ，
を例えば０．５〜１．５Ｖ程度にできるだけ小さくする
必要がある。一方表示装置として液晶等を使用した場合
、上記液晶を駆動するための絶縁ゲート型電界効果トラ
ンジスタ相補回路の電源電圧Ｖ２は液晶を駆動するに充
分高い電圧（例えば２０〜５０Ｖ）に選ばなければなら
ない。したがって、上記両者の要求を満足させるためし
、は、分周部と表示装置駆動部の絶縁ゲート型電界効果
トランジスタ相補回路の電源電圧を別にしなければなら
ない。ところで電源電圧を別にすると両者の間を接続す
るには何らかの工夫が必要である。
を例えば０．５〜１．５Ｖ程度にできるだけ小さくする
必要がある。一方表示装置として液晶等を使用した場合
、上記液晶を駆動するための絶縁ゲート型電界効果トラ
ンジスタ相補回路の電源電圧Ｖ２は液晶を駆動するに充
分高い電圧（例えば２０〜５０Ｖ）に選ばなければなら
ない。したがって、上記両者の要求を満足させるためし
、は、分周部と表示装置駆動部の絶縁ゲート型電界効果
トランジスタ相補回路の電源電圧を別にしなければなら
ない。ところで電源電圧を別にすると両者の間を接続す
るには何らかの工夫が必要である。
すなわち、低電圧動作の絶縁ゲート型電界効果トランジ
スタ相補回路の出力側に、高電圧動作の回路を接続する
と、電源電圧の差が大きい場合、低電圧回路の出力レベ
ルがどんな値になっても、高電圧回路のｐチャンネル或
はｎチャンネルトランジスタの一方が常に導通してしま
うからである。そこで第４図のように、これらのインタ
ーフェース回路として同図のような抵抗負荷Ｒを使った
ィンバータ回路を利用することが考えられるが、これで
は消費電力が増大してしまい、絶縁ゲート型電界効果ト
ランジスタ相補回路を電子時計に使う利点が消え失せて
しまう。
スタ相補回路の出力側に、高電圧動作の回路を接続する
と、電源電圧の差が大きい場合、低電圧回路の出力レベ
ルがどんな値になっても、高電圧回路のｐチャンネル或
はｎチャンネルトランジスタの一方が常に導通してしま
うからである。そこで第４図のように、これらのインタ
ーフェース回路として同図のような抵抗負荷Ｒを使った
ィンバータ回路を利用することが考えられるが、これで
は消費電力が増大してしまい、絶縁ゲート型電界効果ト
ランジスタ相補回路を電子時計に使う利点が消え失せて
しまう。
抵抗Ｒの抵抗値を高くすれば消費電力を小さくすること
ができるが、現在の半導体集積回路技術では、このィン
バータ回路の消費電力を十分に４・さくするだけの高い
抵抗値を得ることができない。本発明は上記した問題点
を解決するためになされたもので、その目的とするとこ
ろは、インターフェース回路の消費電力を小さくするこ
と、および半導体集積回路に適したインターフェース回
路を提供することである。
ができるが、現在の半導体集積回路技術では、このィン
バータ回路の消費電力を十分に４・さくするだけの高い
抵抗値を得ることができない。本発明は上記した問題点
を解決するためになされたもので、その目的とするとこ
ろは、インターフェース回路の消費電力を小さくするこ
と、および半導体集積回路に適したインターフェース回
路を提供することである。
上記目的を達成するための本発明の基本的構成は、電源
電圧の異なる絶縁ゲート型電界効果トランジスタ相補回
路を直接接続することができるようにするために、高電
源電圧側の電源端子に接続されるトランジスタのソース
と第２ゲート間にバイアス電圧を加えることによって、
該トランジスタのしきし、値電圧を高くすることを特徴
とする。
電圧の異なる絶縁ゲート型電界効果トランジスタ相補回
路を直接接続することができるようにするために、高電
源電圧側の電源端子に接続されるトランジスタのソース
と第２ゲート間にバイアス電圧を加えることによって、
該トランジスタのしきし、値電圧を高くすることを特徴
とする。
以下実施例にそって、図面を参照し、本発明を具体的に
説明する。第１図に示すように、低電源電圧−Ｖ，で動
作する低電源電圧回路１と高電源電圧−Ｖ５で動作する
高電源電圧回路２を直接接続するためのインターフェー
ス回路を以下のように構成する。
説明する。第１図に示すように、低電源電圧−Ｖ，で動
作する低電源電圧回路１と高電源電圧−Ｖ５で動作する
高電源電圧回路２を直接接続するためのインターフェー
ス回路を以下のように構成する。
低電源電圧側の出力回路は、ｎチャンネルトランジスタ
Ｍ，とｐチヤンネルトランジスタＭ２からなる絶縁ゲー
ト型電界効果トランジスタ相補回路により構成され、一
方高電源電圧側の入力回路は前記低電源電圧側と同様に
、トランジスタＭ３とトランジスタＭからなる絶縁ゲー
ト型電界効果トランジスタ相補回路により構成し、上記
ｎチャンネルトランジスタ地の第２ゲふくト（基板）と
ソースとの間にバイアス電圧−Ｖ３（鷺ｃｋ−ｇａに−
ｂｉａｓ）を加え、該トランジスタＭ３のしきし、値電
圧Ｖ仇を高くした上で低電源電圧回路の出力回路に高麗
源電圧回路の入力回路を直後接続する。また同図におい
てＬ，は低電源電圧の論理回路であり、前記電子時計を
例にとると分周回路である。同様にＬ２は高電源電圧の
論理回路であり、電子時計を例にとると表示装置駆動回
路となる。上記第１図の低電源電圧回路１と高電源電圧
回路２とは、第２図ａに示すように、モノリシック半導
体集積装置により一体に構成される。第２図ａに示すよ
うに、高電圧回路のトランジスタＭ３のウェル（ｗｅｎ
）領域（第２ゲート領域）とソース電極との間にバイア
ス電圧−Ｖ３十Ｖ２（ＩＶ３ｌ＞ＩＶ２ｌ）を加える。
すなわち、ｎ型のサブストレィト（ｓｕ戊ｔｒａに）は
本実施例においてｐチャンネルトランジスタＭ２，Ｍ４
に対して低電圧回路と高電圧回路が共通となっているた
め、高電圧回路だけにバックゲートバイアス（舷ｃｋ−
ｇａセーｂｉａｓ）を印加することができないからであ
る。以上実施例により説明したように、本発明によれば
下記の理由でその目的が達成でき、かつその効果がもた
らされる。トランジスタの第２ゲートとソース間にバイ
アス電圧ＶＢＧを加えたときのしきい値電圧Ｖｔｈ′は
ＶＢＧ＝○（Ｖ）のときのしきし、値電圧をＶ比とすれ
ば次の式で表わされる。
Ｍ，とｐチヤンネルトランジスタＭ２からなる絶縁ゲー
ト型電界効果トランジスタ相補回路により構成され、一
方高電源電圧側の入力回路は前記低電源電圧側と同様に
、トランジスタＭ３とトランジスタＭからなる絶縁ゲー
ト型電界効果トランジスタ相補回路により構成し、上記
ｎチャンネルトランジスタ地の第２ゲふくト（基板）と
ソースとの間にバイアス電圧−Ｖ３（鷺ｃｋ−ｇａに−
ｂｉａｓ）を加え、該トランジスタＭ３のしきし、値電
圧Ｖ仇を高くした上で低電源電圧回路の出力回路に高麗
源電圧回路の入力回路を直後接続する。また同図におい
てＬ，は低電源電圧の論理回路であり、前記電子時計を
例にとると分周回路である。同様にＬ２は高電源電圧の
論理回路であり、電子時計を例にとると表示装置駆動回
路となる。上記第１図の低電源電圧回路１と高電源電圧
回路２とは、第２図ａに示すように、モノリシック半導
体集積装置により一体に構成される。第２図ａに示すよ
うに、高電圧回路のトランジスタＭ３のウェル（ｗｅｎ
）領域（第２ゲート領域）とソース電極との間にバイア
ス電圧−Ｖ３十Ｖ２（ＩＶ３ｌ＞ＩＶ２ｌ）を加える。
すなわち、ｎ型のサブストレィト（ｓｕ戊ｔｒａに）は
本実施例においてｐチャンネルトランジスタＭ２，Ｍ４
に対して低電圧回路と高電圧回路が共通となっているた
め、高電圧回路だけにバックゲートバイアス（舷ｃｋ−
ｇａセーｂｉａｓ）を印加することができないからであ
る。以上実施例により説明したように、本発明によれば
下記の理由でその目的が達成でき、かつその効果がもた
らされる。トランジスタの第２ゲートとソース間にバイ
アス電圧ＶＢＧを加えたときのしきい値電圧Ｖｔｈ′は
ＶＢＧ＝○（Ｖ）のときのしきし、値電圧をＶ比とすれ
ば次の式で表わされる。
ＩＶｔｈ′ｌ＝ＩＶｔｈ
＋ｌＫ，（ノ府応‐風 ｌ
ここでＫ，，Ｋ２は定数 Ｖ８ｃ＝Ｖ３一Ｖ２つまり、
バックゲートバイアス（舷ｃｋ‐ｇａに−ｂｉａｓ）効
果（いわゆる基板効果）によって、ｎチャンネルトラン
ジスタＭ３のしきい値電圧の絶対値は、その第２ゲート
とソースとの間に印加されるバイアス電圧ＶＢＧが大き
くなる程大きくなる。
バックゲートバイアス（舷ｃｋ‐ｇａに−ｂｉａｓ）効
果（いわゆる基板効果）によって、ｎチャンネルトラン
ジスタＭ３のしきい値電圧の絶対値は、その第２ゲート
とソースとの間に印加されるバイアス電圧ＶＢＧが大き
くなる程大きくなる。
第３図は、上記トランジスタＭ３を含む高電圧回路の入
出力伝達特性曲線そ２が、トランジスタＭ３へのバック
ゲートバイアス電圧の印加によって夕２′に変化するこ
とを示している。つまり、トランジスタ地が導通しはじ
め、その出力電圧が立上りはじめるときのゲート電圧（
入力電圧）とソース電圧（一Ｖ２）との差電圧、すなわ
ちトランジスタＭ３のしきし、値電圧は、上記バックゲ
ートバイアス電圧を印加してないときの値がＶ仇２であ
るのに対して、これを印加しているときの値はＶｔｈ′
２に増大される。一方、ｎチャンネルトランジスタＭ，
を含む低電圧回路の入出力伝達特性曲線はぐ．で示され
る。
出力伝達特性曲線そ２が、トランジスタＭ３へのバック
ゲートバイアス電圧の印加によって夕２′に変化するこ
とを示している。つまり、トランジスタ地が導通しはじ
め、その出力電圧が立上りはじめるときのゲート電圧（
入力電圧）とソース電圧（一Ｖ２）との差電圧、すなわ
ちトランジスタＭ３のしきし、値電圧は、上記バックゲ
ートバイアス電圧を印加してないときの値がＶ仇２であ
るのに対して、これを印加しているときの値はＶｔｈ′
２に増大される。一方、ｎチャンネルトランジスタＭ，
を含む低電圧回路の入出力伝達特性曲線はぐ．で示され
る。
トランジスタＭ，が導通しはじめその出力電圧が立上り
はじめるときのゲート電圧（入力電圧）とソース電圧（
Ｖ，）との差電圧、すなわちトランジスタＭ，のしきし
、値電圧はＶｔｈ，で示されている。今、Ｖａがアース
レベルとすると低電圧回路はトランジスタＭ，がＯＮ、
ふらがＯＦＦする。
はじめるときのゲート電圧（入力電圧）とソース電圧（
Ｖ，）との差電圧、すなわちトランジスタＭ，のしきし
、値電圧はＶｔｈ，で示されている。今、Ｖａがアース
レベルとすると低電圧回路はトランジスタＭ，がＯＮ、
ふらがＯＦＦする。
したがつて出力しべしＶｂは−Ｖ，が得られ、高電圧回
路に上記−Ｖ，が印加されれば、伝達特性から解るよう
に、トランジスタＭ３はＯＦＦするようになる。したが
ってｂａｃｋ−ｇａに−ｂｉａｓが印加されない場合の
ようにトランジスタＭ３が常に導通したままになるとい
う問題はなくなる。なお、第２図ｂは、同一電源電圧（
一Ｖ）が用いられる場合であって、バックゲートバイア
ス電圧が印加されない場合の構造であり、本発明を示す
ものではないが、本発明の上記実施例との比較により本
発明を明確にするために参考として示したものである。
路に上記−Ｖ，が印加されれば、伝達特性から解るよう
に、トランジスタＭ３はＯＦＦするようになる。したが
ってｂａｃｋ−ｇａに−ｂｉａｓが印加されない場合の
ようにトランジスタＭ３が常に導通したままになるとい
う問題はなくなる。なお、第２図ｂは、同一電源電圧（
一Ｖ）が用いられる場合であって、バックゲートバイア
ス電圧が印加されない場合の構造であり、本発明を示す
ものではないが、本発明の上記実施例との比較により本
発明を明確にするために参考として示したものである。
本発明は前記した実施例以外に、下記のような実施態様
をもつことができる。
をもつことができる。
‘１｝ 電源の極性を逆にすることによってｐチャンネ
ルトランジスタとｎチヤンネルトランジス夕を入れ替え
ること。
ルトランジスタとｎチヤンネルトランジス夕を入れ替え
ること。
【２｝ トランジスタＭ３，Ｍ４からなるインバータ回
路の代りに他の論理回路、例えばＮＡＮＤ回路やＮＯＲ
回路でインターフェース回路を構成すること。
路の代りに他の論理回路、例えばＮＡＮＤ回路やＮＯＲ
回路でインターフェース回路を構成すること。
本発明は主として電源電圧の高い絶縁ゲート型電界効果
トランジスタ相補回路に振幅の小さい入力信号が加えら
れる回路に適用される。
トランジスタ相補回路に振幅の小さい入力信号が加えら
れる回路に適用される。
【図面の簡単な説明】
第１図は本発明につる絶縁ゲート型電界効果トランジス
タ相補回路、第２図ａは、上記第１図に示す回路の半導
体集積回路における構造図、第２図ｂは、本発明と異な
る回路構造図、第３図は入出力伝達特性図、第４図は絶
縁ゲート型電界効果トランジスタ相補回路回路のインタ
ーフェース回路の一例である。 １……低電源電圧回路、２……高電源電圧回路、Ｍ．，
Ｍ２・・・・・・低電源電圧回路の最終段の回路を構成
するトランジスタ、Ｍ３，Ｍ４・・・・・・高電源電圧
回路の最前段の回路を構成するトランジスタ、−Ｖ，，
−Ｖ２・・・・・・電源電圧、一Ｖ３・・・・・・バッ
クゲートバイアス電圧、Ｖａ，Ｖｂ，Ｖｃ・・・・・・
信号、夕・…・・・低電圧回路の伝達特性曲線、夕２・
・・・・・高電圧回路の伝達特性曲線、夕２′・・・・
・・バックゲートバイアスを印加した時の伝達特性曲線
、Ｖ側……低電圧回路のしきい値電圧、Ｖ側…・・・高
電圧回路のしきし、値電圧、Ｖｔｈ２′・・・・・・バ
ックゲートバイアスを印加した時のしきし、値電圧。 稀４図 帝ｌ図 薪乙囚 努Ｊ囚
タ相補回路、第２図ａは、上記第１図に示す回路の半導
体集積回路における構造図、第２図ｂは、本発明と異な
る回路構造図、第３図は入出力伝達特性図、第４図は絶
縁ゲート型電界効果トランジスタ相補回路回路のインタ
ーフェース回路の一例である。 １……低電源電圧回路、２……高電源電圧回路、Ｍ．，
Ｍ２・・・・・・低電源電圧回路の最終段の回路を構成
するトランジスタ、Ｍ３，Ｍ４・・・・・・高電源電圧
回路の最前段の回路を構成するトランジスタ、−Ｖ，，
−Ｖ２・・・・・・電源電圧、一Ｖ３・・・・・・バッ
クゲートバイアス電圧、Ｖａ，Ｖｂ，Ｖｃ・・・・・・
信号、夕・…・・・低電圧回路の伝達特性曲線、夕２・
・・・・・高電圧回路の伝達特性曲線、夕２′・・・・
・・バックゲートバイアスを印加した時の伝達特性曲線
、Ｖ側……低電圧回路のしきい値電圧、Ｖ側…・・・高
電圧回路のしきし、値電圧、Ｖｔｈ２′・・・・・・バ
ックゲートバイアスを印加した時のしきし、値電圧。 稀４図 帝ｌ図 薪乙囚 努Ｊ囚
Claims (1)
- １ その第２ゲートが第１導電型の半導体基板に形成さ
れた第２導電型の第１半導体領域から構成されてなる第
１導電型の第１の絶縁ゲート型電界効果トランジスタと
、その第２ゲートが上記半導体基板から構成されかつ上
記第１の絶縁ゲート型電界効果トランジスタとともに高
電圧動作の第１の回路を構成する第２導電型の第２の絶
縁ゲート型電界効果トランジスタと、その第２ゲートが
上記半導体基板に形成された第２導電型の第２半導体領
域から構成されてなる第１導電型の第３の絶縁ゲート型
電界効果トランジスタと、その第２ゲートが上記半導体
基板から構成されかつ上記第３の絶縁ゲート型電界効果
トランジスタとともに上記第１の回路に供給すべき信号
を形成する低電圧動作の第２の回路を構成する第２導電
型の第４の絶縁ゲート型電界効果トランジスタとを含ん
でなり、上記第１の絶縁ゲート型電界効果トランジスタ
にバツクゲートバイアスを印加するようになし、かつ上
記第３の絶縁ゲート型電界効果トランジスタにバツクゲ
ートバイアスを印加しないようにしてなることを特徴と
する絶縁ゲート型電界効果トランジスタ相補回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48026156A JPS604619B2 (ja) | 1973-03-07 | 1973-03-07 | 絶縁ゲ−ト型電界効果トランジスタ相補回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48026156A JPS604619B2 (ja) | 1973-03-07 | 1973-03-07 | 絶縁ゲ−ト型電界効果トランジスタ相補回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS49115639A JPS49115639A (ja) | 1974-11-05 |
| JPS604619B2 true JPS604619B2 (ja) | 1985-02-05 |
Family
ID=12185666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48026156A Expired JPS604619B2 (ja) | 1973-03-07 | 1973-03-07 | 絶縁ゲ−ト型電界効果トランジスタ相補回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604619B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5469949A (en) * | 1977-11-15 | 1979-06-05 | Nec Corp | Mos integrated circuit device |
| JPS56131232A (en) * | 1980-03-17 | 1981-10-14 | Nec Corp | Logical interface circuit |
| JPS5799038A (en) * | 1980-12-12 | 1982-06-19 | Seiko Epson Corp | Interface circuit with transistor-transistor logic level |
| JP2014072719A (ja) * | 2012-09-28 | 2014-04-21 | Fujitsu Semiconductor Ltd | 半導体装置 |
| JP6405970B2 (ja) * | 2014-12-10 | 2018-10-17 | 株式会社ソシオネクスト | 半導体装置の設計方法、設計装置、及び半導体装置 |
-
1973
- 1973-03-07 JP JP48026156A patent/JPS604619B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS49115639A (ja) | 1974-11-05 |
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