JPS61196172A - チヨツパ型比較器 - Google Patents
チヨツパ型比較器Info
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- JPS61196172A JPS61196172A JP3958985A JP3958985A JPS61196172A JP S61196172 A JPS61196172 A JP S61196172A JP 3958985 A JP3958985 A JP 3958985A JP 3958985 A JP3958985 A JP 3958985A JP S61196172 A JPS61196172 A JP S61196172A
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- Japan
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- voltage
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- input terminal
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
- G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0023—Measuring currents or voltages from sources with high internal resistance by means of measuring circuits with high input impedance, e.g. OP-amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
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- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はチョッパ型比較器に関し、特に入力電圧の変
動を防ぐことができるチョッパ型比較器に関するもので
ある。
動を防ぐことができるチョッパ型比較器に関するもので
ある。
［従来の技術］
第５図は従来のチョッパ型比較器の一例の構成を示す接
続図である。初めに、このチョッパ型比較器の構成につ
いて説明する。図において、入力端子１はトランスミッ
ションゲート３を介してカップリングコンデンサ５に接
続され、入力端子２はトランスミッションゲート４を介
してカップリングコンデンサ５に接続される。入力端子
１に被比較電圧Ｖａｎが入力され、入力端子２に基準電
圧Ｖヒｅ干が入力される。１１．１２はトランスミッシ
ョンゲート３のゲート端子であり、１３．１４はトラン
スミッションゲート４のゲート端子である。これらのゲ
ート端子にｎｏｎｏｖｅｒｌａｐに整定したクロック信
号φ、φが加えられる。トランスミッションゲート３，
４はこのクロック信号φ、φによりそのＯＮ、ＯＦＦが
制御され、トランスミッションゲート３とトランスミッ
ションゲート４とは相補的にＯＮ、ＯＦＦする。カップ
リングコンデンサ５は、ＣＭＯＳインバータ６に接続さ
れるとともにトランスミッションゲート７に接続される
。Ｎはカップリングコンデンサ５とＣＭＯＳインバータ
６とトランスミッションゲート７の接続点である。ＣＭ
ＯＳインバータ６はｐチャンネルＭＯ８Ｉ界効果トラン
ジスタ６１とｎチャンネルＭＯ８電界効果トランジスタ
６２から構成される。ｐチャンネルＭＯ８電界効果トラ
ンジスタ６１の一方の電極は電圧Ｖ。Ｄの電源端子９に
接続され、その他方の電極はｎチャンネルＭＯ８電界効
果トランジスタ６２の一方の電極に接続される。
続図である。初めに、このチョッパ型比較器の構成につ
いて説明する。図において、入力端子１はトランスミッ
ションゲート３を介してカップリングコンデンサ５に接
続され、入力端子２はトランスミッションゲート４を介
してカップリングコンデンサ５に接続される。入力端子
１に被比較電圧Ｖａｎが入力され、入力端子２に基準電
圧Ｖヒｅ干が入力される。１１．１２はトランスミッシ
ョンゲート３のゲート端子であり、１３．１４はトラン
スミッションゲート４のゲート端子である。これらのゲ
ート端子にｎｏｎｏｖｅｒｌａｐに整定したクロック信
号φ、φが加えられる。トランスミッションゲート３，
４はこのクロック信号φ、φによりそのＯＮ、ＯＦＦが
制御され、トランスミッションゲート３とトランスミッ
ションゲート４とは相補的にＯＮ、ＯＦＦする。カップ
リングコンデンサ５は、ＣＭＯＳインバータ６に接続さ
れるとともにトランスミッションゲート７に接続される
。Ｎはカップリングコンデンサ５とＣＭＯＳインバータ
６とトランスミッションゲート７の接続点である。ＣＭ
ＯＳインバータ６はｐチャンネルＭＯ８Ｉ界効果トラン
ジスタ６１とｎチャンネルＭＯ８電界効果トランジスタ
６２から構成される。ｐチャンネルＭＯ８電界効果トラ
ンジスタ６１の一方の電極は電圧Ｖ。Ｄの電源端子９に
接続され、その他方の電極はｎチャンネルＭＯ８電界効
果トランジスタ６２の一方の電極に接続される。
ｎチャンネルＭＯ８電界効果トランジスタ６２の他方の
電極は接地される。１５．１６はトランスミッションゲ
ート７のゲート端子であり、これらのゲート端子に上記
と同様にクロック信号φ、φが加えられる。トランスミ
ッションゲート７はこのクロック信号によりそのＯＮ、
ＯＦＦが制御され、このトランスミッションゲート７は
トランスミッションゲート３と相補的にＯＮ、ＯＦＦす
る。
電極は接地される。１５．１６はトランスミッションゲ
ート７のゲート端子であり、これらのゲート端子に上記
と同様にクロック信号φ、φが加えられる。トランスミ
ッションゲート７はこのクロック信号によりそのＯＮ、
ＯＦＦが制御され、このトランスミッションゲート７は
トランスミッションゲート３と相補的にＯＮ、ＯＦＦす
る。
ＣＭＯＳインバータ６およびトランスミッションゲート
７はＣＭＯＳインバータ８に接続される。
７はＣＭＯＳインバータ８に接続される。
ＣＭＯＳインバータ８はｐチャンネルＭＯ８電界効果ト
ランジスタ８１とｎチャンネルＭＯ８電界効果トランジ
スタ８２から構成される。ｐチャンネルＭＯ８電界効果
トランジスタ８１の一方の電極は電圧ＶＤＯの電源端子
９に接続され、その他方の電機はｎチャンネルＭＯ８電
界効果トランジスタ８２の一方の電極に接続される。ｎ
チャンネルＭＯ８電界効果トランジスタ８２の他方の電
極は接地される。ＣＭＯＳインバータ８は出力端子１０
に接続される。ＶＯｕｔ はＣＭＯＳインバータ８の
出力端子１０の電圧である。
ランジスタ８１とｎチャンネルＭＯ８電界効果トランジ
スタ８２から構成される。ｐチャンネルＭＯ８電界効果
トランジスタ８１の一方の電極は電圧ＶＤＯの電源端子
９に接続され、その他方の電機はｎチャンネルＭＯ８電
界効果トランジスタ８２の一方の電極に接続される。ｎ
チャンネルＭＯ８電界効果トランジスタ８２の他方の電
極は接地される。ＣＭＯＳインバータ８は出力端子１０
に接続される。ＶＯｕｔ はＣＭＯＳインバータ８の
出力端子１０の電圧である。
第６図は第５図のＣＭＯＳインバータ６の特性を示す特
性図であり、横軸が入力電圧、縦軸が出力電圧を表わす
。実線αがその特性曲線である。
性図であり、横軸が入力電圧、縦軸が出力電圧を表わす
。実線αがその特性曲線である。
入力電圧が０のときは、ＣＭＯＳインバータ６を構成す
る電源側のｐチャンネルＭＯ８電界効果トランジスタ６
１はＯＮ状態となり、接地側のｎチャンネルＭＯ８電界
効果トランジスタ６２はＯＦＦ状態となるので、ＣＭＯ
Ｓインバータ６の出力電圧はほぼＶＤＤとなる。また、
入力電圧がｖｏ。のときはｐチャンネルＭＯ９電界効果
トランジスタ６１がＯＦＦ状態、ｎチャンネルＭＯ８電
界効果トランジスタ６２がＯＮ状態となるので、ＣＭＯ
Ｓインバータ６の出力電圧はほぼＯとなる。
る電源側のｐチャンネルＭＯ８電界効果トランジスタ６
１はＯＮ状態となり、接地側のｎチャンネルＭＯ８電界
効果トランジスタ６２はＯＦＦ状態となるので、ＣＭＯ
Ｓインバータ６の出力電圧はほぼＶＤＤとなる。また、
入力電圧がｖｏ。のときはｐチャンネルＭＯ９電界効果
トランジスタ６１がＯＦＦ状態、ｎチャンネルＭＯ８電
界効果トランジスタ６２がＯＮ状態となるので、ＣＭＯ
Ｓインバータ６の出力電圧はほぼＯとなる。
トランスミッションゲート７がＯＮ状態のときは、ＣＭ
ＯＳインバータ６の出力がその入力に接続されるので、
ＣＭＯＳインバータ６の入力電、圧と出力電圧とが互い
に等しくなる点、すなわち第６図の入力電圧０の点から
横軸に対し４５°の角度の線と特性曲線との交点（すな
わちｂ′点）で平衡し、入力電圧も出力電圧も共にＶ
’＞ｔ−Ｌになる。
ＯＳインバータ６の出力がその入力に接続されるので、
ＣＭＯＳインバータ６の入力電、圧と出力電圧とが互い
に等しくなる点、すなわち第６図の入力電圧０の点から
横軸に対し４５°の角度の線と特性曲線との交点（すな
わちｂ′点）で平衡し、入力電圧も出力電圧も共にＶ
’＞ｔ−Ｌになる。
次に、このチョッパ型比較器の動作について説明する。
クロック信号φが“Ｈ”レベルにある間はトランスミッ
ションゲート７がＯＮ状態となり、Ｎ点の電圧は第６図
に示すｖトｄ となる。その期間はトランスミッション
ゲート４もＯＮ状態となりカップリングコンデンサ５は
（ＶＶｅＦ −Ｖ ｂＪ ）の電圧によって充電され
る。次に、クロック信号φが“し”レベルにある間は、
トランスミッションゲート３だけ°がＯＮ状態となり、
被比較電圧Ｖ＋。がカップリングコンデンサ５の左側電
極に加えられ、したがって、Ｎ点の電圧はＶ ＋ ｎ
（Ｖ’ｒｅｆＶｌ−ａｉ＞となる。もし、Ｖ ＋
ｎ ＝ Ｖ Ｉ−ａｆ テアれば、Ｎ点の電圧はＶ ｂ
ａＬに保たれＣＭＯＳインバータ６の動作点は第６図の
ｂ一点のままであるが、Ｖ ｌｎ ｆ−Ｖ ｈｆ （７
）場合Ｇｔ Ｎ点の電圧ハｖｂａＬから次式で示される
ΔＶだけ変化する。
ションゲート７がＯＮ状態となり、Ｎ点の電圧は第６図
に示すｖトｄ となる。その期間はトランスミッション
ゲート４もＯＮ状態となりカップリングコンデンサ５は
（ＶＶｅＦ −Ｖ ｂＪ ）の電圧によって充電され
る。次に、クロック信号φが“し”レベルにある間は、
トランスミッションゲート３だけ°がＯＮ状態となり、
被比較電圧Ｖ＋。がカップリングコンデンサ５の左側電
極に加えられ、したがって、Ｎ点の電圧はＶ ＋ ｎ
（Ｖ’ｒｅｆＶｌ−ａｉ＞となる。もし、Ｖ ＋
ｎ ＝ Ｖ Ｉ−ａｆ テアれば、Ｎ点の電圧はＶ ｂ
ａＬに保たれＣＭＯＳインバータ６の動作点は第６図の
ｂ一点のままであるが、Ｖ ｌｎ ｆ−Ｖ ｈｆ （７
）場合Ｇｔ Ｎ点の電圧ハｖｂａＬから次式で示される
ΔＶだけ変化する。
ΔＶ ＝ （Ｃｃ、 ／ （Ｃ、十〇 ） 十〇 （＞
） （Ｖ ＋。−■ ）
・・・（１）？ｔｆ ここで、ｃｏはカップリングコンデンサ５の容ｌ、Ｃ）
はＣＭＯＳインバータ６の入力容量、Ｃ６はＮ点にかか
わる他の浮遊容量である。
） （Ｖ ＋。−■ ）
・・・（１）？ｔｆ ここで、ｃｏはカップリングコンデンサ５の容ｌ、Ｃ）
はＣＭＯＳインバータ６の入力容量、Ｃ６はＮ点にかか
わる他の浮遊容量である。
第６図から明らかなように、ｂ一点の近傍では入力電圧
の微小な変化が出力電圧の比較的大きな変化を引き起こ
し、この変化をＣＭＯＳインバータ８によってさらに拡
大するので、 となり、第５図の回路が比較器として動作する。
の微小な変化が出力電圧の比較的大きな変化を引き起こ
し、この変化をＣＭＯＳインバータ８によってさらに拡
大するので、 となり、第５図の回路が比較器として動作する。
［発明が解決しようとする問題点１
以上のように、従来のチョッパ型比較器は、トランスミ
ッションゲート３がクロック信号φ、φによりＯＮ状態
とＯＦＦ状態を繰返すため、そのたびごとに入力端子１
から見た入力インピーダンスが変動していた。つまり、
トランスミッションゲート３がＯＦＦ状態のときは、入
力端子１からトランスミッションゲート３までの容量で
入力インピーダンスが決まり、トランスミッションゲー
ト３がＯＮ状態のときは、入力端子１からカップリング
コンデンサ５を介してＣＭＯＳインバータ６の入力端子
とトランスミッションゲート７までの容量で入力インピ
ーダンスが決まる。このため、入力端子１から見た入力
インピーダンスはクロックのたびごとにこれら２つの値
を交互にとり、比較器の入力電圧はこれに応じて変動す
るという問題点があった。
ッションゲート３がクロック信号φ、φによりＯＮ状態
とＯＦＦ状態を繰返すため、そのたびごとに入力端子１
から見た入力インピーダンスが変動していた。つまり、
トランスミッションゲート３がＯＦＦ状態のときは、入
力端子１からトランスミッションゲート３までの容量で
入力インピーダンスが決まり、トランスミッションゲー
ト３がＯＮ状態のときは、入力端子１からカップリング
コンデンサ５を介してＣＭＯＳインバータ６の入力端子
とトランスミッションゲート７までの容量で入力インピ
ーダンスが決まる。このため、入力端子１から見た入力
インピーダンスはクロックのたびごとにこれら２つの値
を交互にとり、比較器の入力電圧はこれに応じて変動す
るという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、比較器の入力電圧の変動を防ぐことができる
チョッパ型比較器を提供することを目的とする。
たもので、比較器の入力電圧の変動を防ぐことができる
チョッパ型比較器を提供することを目的とする。
［問題点を解決するための手段］
この発明に係るチョッパ型比較器は、従来の、被比較電
圧が入力される入力端子に接続される第１のスイッチ手
段を含むチョッパ型比較器において、前記入力端子と前
記第１のスイッチ手段間にインピーダンス変換のための
バッファ回路を挿入したものである。
圧が入力される入力端子に接続される第１のスイッチ手
段を含むチョッパ型比較器において、前記入力端子と前
記第１のスイッチ手段間にインピーダンス変換のための
バッファ回路を挿入したものである。
［作用］
この発明におけるチョッパ型比較器は、前記入力端子と
前記第１のスイッチ手段間に挿入したバッファ回路によ
り、従来のチョッパ型比較器で問題となった入力インピ
ーダンスの変動が、入力端子にまで影響せず、比較器の
入力電圧の変動を防ぐ。
前記第１のスイッチ手段間に挿入したバッファ回路によ
り、従来のチョッパ型比較器で問題となった入力インピ
ーダンスの変動が、入力端子にまで影響せず、比較器の
入力電圧の変動を防ぐ。
［実施例コ
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
１！複する部分については適宜その説明を省略する。
１！複する部分については適宜その説明を省略する。
第１図は、この発明の実施例であるチョッパ型比較器の
構成を示す接続図である。図において、入力端子１とト
ランスミッションゲート３の間にインピーダンス変換の
ためのバフフッ回路１５が挿入されており、この点を除
いて、この実施例の構成は第５図の構成と同じである。
構成を示す接続図である。図において、入力端子１とト
ランスミッションゲート３の間にインピーダンス変換の
ためのバフフッ回路１５が挿入されており、この点を除
いて、この実施例の構成は第５図の構成と同じである。
第２図はバッファ回路１５の一構成例を示す図である。
図において、このバッファ回路はｎチャシネ４ＭＯ８電
界効果トランジスタ１７とｎチャンネルＭＯ８電界効果
トランジスタ１８で構成される定電流回路であるａｎチ
ャンネルＭＯ８電界効果トランジスタ１６のドレイン電
極は電圧Ｖ。
界効果トランジスタ１７とｎチャンネルＭＯ８電界効果
トランジスタ１８で構成される定電流回路であるａｎチ
ャンネルＭＯ８電界効果トランジスタ１６のドレイン電
極は電圧Ｖ。
Ｏの電源端子１９に接続され、そのソース電極はｎチャ
ンネルＭＯ８電界効果トランジスタ１８のドレイン電極
に接続される。ｎチャンネルＭＯ８電界効果トランジス
タ１日のソース電極は接地され、そのゲート電極にバイ
アス電圧ｖａｔｉが加えられる。ｎチャシネ４ＭＯ８電
界効果トランジスタ１７のゲート電極はバッファ回路１
５の入力端子となり、ｎチャシネ４ＭＯ８電界効果トラ
ンジスタ１７とｎチャンネルＭＯ８電界効果トランジス
タ１８の接続点はバッファ回路１５の出力端子となる。
ンネルＭＯ８電界効果トランジスタ１８のドレイン電極
に接続される。ｎチャンネルＭＯ８電界効果トランジス
タ１日のソース電極は接地され、そのゲート電極にバイ
アス電圧ｖａｔｉが加えられる。ｎチャシネ４ＭＯ８電
界効果トランジスタ１７のゲート電極はバッファ回路１
５の入力端子となり、ｎチャシネ４ＭＯ８電界効果トラ
ンジスタ１７とｎチャンネルＭＯ８電界効果トランジス
タ１８の接続点はバッファ回路１５の出力端子となる。
次に、第２図に示すバッファ回路を第１図に示すバッフ
ァ回路１５として用いたチョッパ型比較器の動作につい
て説明する。第２図に示すバツフア回路の入力インピー
ダンスＺ＋ｎと出力インピーダンスＺ は飽和領域でそ
れぞれ次式で示される。
ァ回路１５として用いたチョッパ型比較器の動作につい
て説明する。第２図に示すバツフア回路の入力インピー
ダンスＺ＋ｎと出力インピーダンスＺ は飽和領域でそ
れぞれ次式で示される。
Ｚｌｎ→１／ｊω［ＣｇＪ ＋ （Ｃ峰＋０１ｇ ＞
（１−ＡＶ （ω））］ Ｚｏ →１／（ｏｙ＋ｊ ω（Ｃ４ｓ＋Ｃ５ｂ＋Ｃ＆
Ｊ ） ）・・・（３） ここで、Ａし （ω）→（ｇ□＋Ｊω（Ｃ部十〇、ｂ）
）／（ａ□ ＋ｊ ω（Ｃド＋Ｃ仲＋Ｃ１，ｊ））七１
で与えられ、入力インピーダンスＺ＋ｎは大きく、出力
インピーダンスｚｏ は、ｇ６を大きくとれば、すなわ
ちＷ／Ｌを大きくとれば小さくなる。但し、Ｃ−はゲー
ト・ドレイン園容量、Ｃ８ｂはゲート・基板間容量、Ｃ
ｐｓはゲート・ソース闇容量、Ｃレコドレイン・基板間
容量で、ｇ□は相互インダクタンス、ωは角周波数、Ａ
Ｖ （ω）は電圧増幅率、Ｗはチャンネル幅、Ｌはチ
ャンネル長である。以上より、入力インピーダンスＺｌ
ｎが大きいため、トランスミッションゲート３の０Ｎ−
ＯＦＦにかかわらず、入力端子１に入力された被比較電
圧Ｖ、。は高インピーダンスで受けられ、入力電圧の変
動を抑えることができる。
（１−ＡＶ （ω））］ Ｚｏ →１／（ｏｙ＋ｊ ω（Ｃ４ｓ＋Ｃ５ｂ＋Ｃ＆
Ｊ ） ）・・・（３） ここで、Ａし （ω）→（ｇ□＋Ｊω（Ｃ部十〇、ｂ）
）／（ａ□ ＋ｊ ω（Ｃド＋Ｃ仲＋Ｃ１，ｊ））七１
で与えられ、入力インピーダンスＺ＋ｎは大きく、出力
インピーダンスｚｏ は、ｇ６を大きくとれば、すなわ
ちＷ／Ｌを大きくとれば小さくなる。但し、Ｃ−はゲー
ト・ドレイン園容量、Ｃ８ｂはゲート・基板間容量、Ｃ
ｐｓはゲート・ソース闇容量、Ｃレコドレイン・基板間
容量で、ｇ□は相互インダクタンス、ωは角周波数、Ａ
Ｖ （ω）は電圧増幅率、Ｗはチャンネル幅、Ｌはチ
ャンネル長である。以上より、入力インピーダンスＺｌ
ｎが大きいため、トランスミッションゲート３の０Ｎ−
ＯＦＦにかかわらず、入力端子１に入力された被比較電
圧Ｖ、。は高インピーダンスで受けられ、入力電圧の変
動を抑えることができる。
なお、上記実施例では、ｎチャンネルＭＯ８電界効果ト
ランジスタによるインピーダンス変換のためのバッファ
回路を示したが、第３図に示すようなｎｐｎ形のバイポ
ーラトランジスタ１７−とｎチャンネルＭＯ８電界効果
トランジスタ１８−で構成したバッファ回路を用いても
上記実施例と同様の効果が得られる。また、第４図に示
すようなオペアンプ１９によるバッファ回路においても
上記実施例と同様の効果が得られる。
ランジスタによるインピーダンス変換のためのバッファ
回路を示したが、第３図に示すようなｎｐｎ形のバイポ
ーラトランジスタ１７−とｎチャンネルＭＯ８電界効果
トランジスタ１８−で構成したバッファ回路を用いても
上記実施例と同様の効果が得られる。また、第４図に示
すようなオペアンプ１９によるバッファ回路においても
上記実施例と同様の効果が得られる。
また、上記実施例では０ＭＯ８によるチョッパ型比較器
について記したが、ＮＭＯ８によるチョッパ型比較器に
ついても上記実施例と同様の効果が得られる。
について記したが、ＮＭＯ８によるチョッパ型比較器に
ついても上記実施例と同様の効果が得られる。
［発明の効果］
以上のようにこの発明によれば、被比較電圧が入力され
る入力端子と第１のスイッチ手段間にインピーダンス変
換のためのバッファ回路を挿入したので、チョッパ型比
較器の入力インピーダンスの変動を防ぎ、入力電圧の変
動を防ぐことができる。
る入力端子と第１のスイッチ手段間にインピーダンス変
換のためのバッファ回路を挿入したので、チョッパ型比
較器の入力インピーダンスの変動を防ぎ、入力電圧の変
動を防ぐことができる。
第１図はこの発明の実施例であるチョッパ型比較器の構
成を示す接続図である。 ５１２図はこの発明の一実施例に係る、第１図のバッフ
ァ回路の構成を示す図である。 第３図はこの発明の他の実施例に係る、第１図のバッフ
ァ回路の構成を示す図である。 １１４図はこの発明のさらに他の実施例に係る、第１図
のバッファ回路の構成を示す図である。 第５図は従来のチョッパ型比較器の構成を示す接続図で
ある。 第６図は第５図のＣＭＯＳインバータの入出力特性を示
す図である。 図において、１．２は入力端子、３，４．７はトランス
ミッションゲート、５はカップリングコンデンサ、６．
８はＣＭＯＳインバータ゛、９．１９ＧｔｌＩＮ端子、
１０Ｇｔ出力１子、１１，１２．１３．１４，１５．１
６はゲート・端子、１７．１８゜１８＝、６２．８２は
ｎチャンネルＭＯ８電界効果トランジスタ、１７−はｎ
ｐｎ形のバイポーラトランジスタ、６１．８１はｐチャ
ンネルＭＯ８電界効果トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代 珊 人 大 岩 増 雄弔１図 第２図 心３図 第５図 第６図 手続補正書（自発） 特許庁長官殿 い
１、事件の表示 特願昭６０−３９５８９号２、発
明の名称 チ腫ツバ臘比較器 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の− ６、補正の内容 明細ｌ第１０頁第６行の「トランジスタ１６」を１トラ
ンジスタ１７」に訂正する。 以上
成を示す接続図である。 ５１２図はこの発明の一実施例に係る、第１図のバッフ
ァ回路の構成を示す図である。 第３図はこの発明の他の実施例に係る、第１図のバッフ
ァ回路の構成を示す図である。 １１４図はこの発明のさらに他の実施例に係る、第１図
のバッファ回路の構成を示す図である。 第５図は従来のチョッパ型比較器の構成を示す接続図で
ある。 第６図は第５図のＣＭＯＳインバータの入出力特性を示
す図である。 図において、１．２は入力端子、３，４．７はトランス
ミッションゲート、５はカップリングコンデンサ、６．
８はＣＭＯＳインバータ゛、９．１９ＧｔｌＩＮ端子、
１０Ｇｔ出力１子、１１，１２．１３．１４，１５．１
６はゲート・端子、１７．１８゜１８＝、６２．８２は
ｎチャンネルＭＯ８電界効果トランジスタ、１７−はｎ
ｐｎ形のバイポーラトランジスタ、６１．８１はｐチャ
ンネルＭＯ８電界効果トランジスタである。 なお、各図中同一符号は同一または相当部分を示す。 代 珊 人 大 岩 増 雄弔１図 第２図 心３図 第５図 第６図 手続補正書（自発） 特許庁長官殿 い
１、事件の表示 特願昭６０−３９５８９号２、発
明の名称 チ腫ツバ臘比較器 ３、補正をする者 ５、補正の対象 明細書の発明の詳細な説明の− ６、補正の内容 明細ｌ第１０頁第６行の「トランジスタ１６」を１トラ
ンジスタ１７」に訂正する。 以上
Claims (2)
- （１）被比較電圧が入力される入力端子に接続され、ク
ロック信号で制御される第１のスイッチ手段と、 基準電圧が入力され、前記クロック信号で制御される第
２のスイッチ手段と、 前記第１および第２のスイッチ手段の出力側にその一方
側が接続されるコンデンサと、 前記コンデンサの他方側にその入力側が接続されるイン
バータと、 前記インバータの入出力側間に接続され、前記クロック
信号で制御される第３のスイッチ手段とを備えるチョッ
パ型比較器において、 前記入力端子と前記第１のスイッチ手段の入力側に、イ
ンピーダンス変換のためのバッファ回路とを備えたチョ
ッパ型比較器。 - （２）前記バッファ回路は第１および第２の半導体素子
の直列接続を含み、 前記直列接続が電源に接続され、 前記第１の半導体素子の入力側が前記入力端子に接続さ
れ、 前記第２の半導体素子の入力側が所定電圧源に接続され
、 前記第１および第２の半導体素子の接続点が前記第１の
スイッチ手段の入力側に接続される特許請求の範囲第１
項記載のチョッパ型比較器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3958985A JPS61196172A (ja) | 1985-02-26 | 1985-02-26 | チヨツパ型比較器 |
| DE19863604740 DE3604740A1 (de) | 1985-02-26 | 1986-02-14 | Komparator vom zerhackertyp |
| NL8600427A NL8600427A (nl) | 1985-02-26 | 1986-02-20 | Vergelijker van het periodieke onderbrekertype. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3958985A JPS61196172A (ja) | 1985-02-26 | 1985-02-26 | チヨツパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61196172A true JPS61196172A (ja) | 1986-08-30 |
Family
ID=12557286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3958985A Pending JPS61196172A (ja) | 1985-02-26 | 1985-02-26 | チヨツパ型比較器 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS61196172A (ja) |
| DE (1) | DE3604740A1 (ja) |
| NL (1) | NL8600427A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7753720B2 (en) | 2005-07-12 | 2010-07-13 | Mitsubishi Electric Corporation | On-train information transmitting/receiving system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004153444A (ja) | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | チョッパ型コンパレータ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3120663A (en) * | 1961-10-13 | 1964-02-04 | Gen Dynamics Corp | Voltage comparator system |
| DE2020896C3 (de) * | 1970-04-29 | 1975-10-23 | Institut Fuer Rundfunktechnik Gmbh, 8000 Muenchen | Modulationsvergleichs-Gerät |
| US4237390A (en) * | 1978-09-28 | 1980-12-02 | National Semiconductor Corporation | Switching comparator |
| CA1175919A (en) * | 1980-02-20 | 1984-10-09 | Toshitaka Tsuda | Device for discriminating between two values of a signal with dc offset compensation |
| US4523107A (en) * | 1982-04-23 | 1985-06-11 | Motorola, Inc. | Switched capacitor comparator |
| JPS59124370U (ja) * | 1983-02-08 | 1984-08-21 | シャープ株式会社 | パワ−オフ検知回路 |
| CA1215179A (en) * | 1983-02-28 | 1986-12-09 | Westinghouse Electric Corporation | Versatile input circuit for sensing the status of a voltage input over a wide range of voltage levels and waveforms |
| CA1211166A (en) * | 1983-12-07 | 1986-09-09 | Yusuf A. Haque | Offset reduction for fast comparators employing series-connected, single-ended gain stages |
-
1985
- 1985-02-26 JP JP3958985A patent/JPS61196172A/ja active Pending
-
1986
- 1986-02-14 DE DE19863604740 patent/DE3604740A1/de active Granted
- 1986-02-20 NL NL8600427A patent/NL8600427A/nl not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7753720B2 (en) | 2005-07-12 | 2010-07-13 | Mitsubishi Electric Corporation | On-train information transmitting/receiving system |
| JP4712032B2 (ja) * | 2005-07-12 | 2011-06-29 | 三菱電機株式会社 | 列車搭載情報送受信システム |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3604740C2 (ja) | 1990-09-06 |
| NL8600427A (nl) | 1986-09-16 |
| DE3604740A1 (de) | 1986-09-04 |
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