JPS5935211B2 - 電圧比較回路 - Google Patents
電圧比較回路Info
- Publication number
- JPS5935211B2 JPS5935211B2 JP6451777A JP6451777A JPS5935211B2 JP S5935211 B2 JPS5935211 B2 JP S5935211B2 JP 6451777 A JP6451777 A JP 6451777A JP 6451777 A JP6451777 A JP 6451777A JP S5935211 B2 JPS5935211 B2 JP S5935211B2
- Authority
- JP
- Japan
- Prior art keywords
- channel mosfet
- voltage
- drain
- gate
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Measurement Of Current Or Voltage (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は、電子時計等の小型システムに使用されるＣＭ
ＯＳ構成の電圧比較回路（以下コンパレータと記す）に
関し、更に詳細には、電源電圧近傍の領域で、非常に感
度の高い電圧比較回路に関するものである。
ＯＳ構成の電圧比較回路（以下コンパレータと記す）に
関し、更に詳細には、電源電圧近傍の領域で、非常に感
度の高い電圧比較回路に関するものである。
従来、コンパレータは、オペアンプを基本とするもので
あり、電源電圧が高いうえ、＋、−の２電源が必要であ
り、電子時計等の低電圧、単電源システムには使用でき
なかつた。
あり、電源電圧が高いうえ、＋、−の２電源が必要であ
り、電子時計等の低電圧、単電源システムには使用でき
なかつた。
また、従来のコンパレータは、電源電圧範囲に対して動
作入力電圧範囲が狭く、特に、電源電圧近傍の入力を感
度良く比較することは難かしく、その様は構成のコンパ
レータは強く要望されていた。
作入力電圧範囲が狭く、特に、電源電圧近傍の入力を感
度良く比較することは難かしく、その様は構成のコンパ
レータは強く要望されていた。
本発明の目的は、上記欠点を克服し、低電圧、低電力動
作可能な、特に電源電圧近傍の入力電圧に対して高い感
度をもつＣＭＯＳ構成のコンパレータを提供することに
ある。
作可能な、特に電源電圧近傍の入力電圧に対して高い感
度をもつＣＭＯＳ構成のコンパレータを提供することに
ある。
更に、具体的には、増巾素子としてバックゲートを入力
とするＭＯＳＦＥＴを使用することにより、接地電位近
傍で高い感度をもつコンパレータを実現するものである
。
とするＭＯＳＦＥＴを使用することにより、接地電位近
傍で高い感度をもつコンパレータを実現するものである
。
以下、図面とともに本発明について説明すると、第１図
は本発明の好適な実施例を示すものであり、第１図をは
コンパレータのブロック図、第１図ａはその詳細回路図
である。
は本発明の好適な実施例を示すものであり、第１図をは
コンパレータのブロック図、第１図ａはその詳細回路図
である。
第１図において、１はコンパレータの千人力端子であり
、２は一人力端子、３は出力端子、４は十電源端子、５
は一電源端子であり接地されている。
、２は一人力端子、３は出力端子、４は十電源端子、５
は一電源端子であり接地されている。
＋電源端子４は、ＰＭＯＳＦＥＴ６、Ｔのソース電極及
びコンデンサ１０の一方の電極に各々接続されている。
びコンデンサ１０の一方の電極に各々接続されている。
＋入力端子１は、ソースを接地されたＮＭＯＳＦＥＳ８
のバツクゲートに接続されており、上記ＮＭＯＳＦＥＴ
８のドレンは、ＰＭＯＳＦＥＴ８のゲート，ドレンと各
々接続され、上記接続点には更にＰＭＯＳＦＥＴ７のゲ
ートと接続されている。
のバツクゲートに接続されており、上記ＮＭＯＳＦＥＴ
８のドレンは、ＰＭＯＳＦＥＴ８のゲート，ドレンと各
々接続され、上記接続点には更にＰＭＯＳＦＥＴ７のゲ
ートと接続されている。
一方、ＮＭＯＳＦＥＴ８のゲートは、上記コンデンサ１
０の他方の電極及び、ソースを接地されたＮＭＯＳＦＥ
Ｔｌｌのゲート，ドレンと各々接続され、更にその接続
点１３は、ソースを接地されたＮＭＯＳＦＥＴ９のゲー
トに接続されている。
０の他方の電極及び、ソースを接地されたＮＭＯＳＦＥ
Ｔｌｌのゲート，ドレンと各々接続され、更にその接続
点１３は、ソースを接地されたＮＭＯＳＦＥＴ９のゲー
トに接続されている。
人力端子２は、上記ＮＭＯＳＦＥＴ９のバツクゲートに
接続され、上記ＮＭＯＳＦＥＴ９のドレンは、上記ＰＭ
ＯＳＦＥＴ７のドレンと互に接続されるとともに、出力
端子３に接続されている。以上の構成のコンパレータに
おいて、その動作を説明すると、接続点１３は、電源電
圧Ｅを、コンデンサ１０，ＮＭ０ＳＦＥＴ１１で分圧す
る構 ）成になつているので、その電圧はＮＭＯＳＦＥ
Ｔのスレツシヨルド電圧に等しくなり、ＮＭＯＳＦＥＴ
ｌｌは、チヤンネルが形成される寸前の状態に保たれる
。したがつて、ＮＭＯＳＦＥＴ８，９も、そのバ 〉ツ
クゲートが接地された状態では、上記ＮＭＯＳＦＥＴｌ
ｌと同様に、チヤンネル形成寸前の状態にバイアスされ
る。
接続され、上記ＮＭＯＳＦＥＴ９のドレンは、上記ＰＭ
ＯＳＦＥＴ７のドレンと互に接続されるとともに、出力
端子３に接続されている。以上の構成のコンパレータに
おいて、その動作を説明すると、接続点１３は、電源電
圧Ｅを、コンデンサ１０，ＮＭ０ＳＦＥＴ１１で分圧す
る構 ）成になつているので、その電圧はＮＭＯＳＦＥ
Ｔのスレツシヨルド電圧に等しくなり、ＮＭＯＳＦＥＴ
ｌｌは、チヤンネルが形成される寸前の状態に保たれる
。したがつて、ＮＭＯＳＦＥＴ８，９も、そのバ 〉ツ
クゲートが接地された状態では、上記ＮＭＯＳＦＥＴｌ
ｌと同様に、チヤンネル形成寸前の状態にバイアスされ
る。
このように深くバイアスされたＮＭＯＳＦＥＴのバツク
ゲートに電圧を加えると、ドレン電流は こ大きく変化
する。
ゲートに電圧を加えると、ドレン電流は こ大きく変化
する。
例えば、第２図は、バツクゲート・ソース間に電圧を加
えた場合のドレン電圧一電流特性を示すものであり、飽
和電流は指数的に変化する。
えた場合のドレン電圧一電流特性を示すものであり、飽
和電流は指数的に変化する。
（引用文献：日経エレクトロニクス１９７７．Ｑ１．１
０号３１ページ、第２図）一方、接続点１２の電位は、
ＰＭＯＳＦＥＴ６が飽和領域で動作する構成なので、入
力端子１の電位の変化に伴なつて変化し、第３図Ｖｌ２
で示されるようになる。
０号３１ページ、第２図）一方、接続点１２の電位は、
ＰＭＯＳＦＥＴ６が飽和領域で動作する構成なので、入
力端子１の電位の変化に伴なつて変化し、第３図Ｖｌ２
で示されるようになる。
ク第３図６は、ＰＭＯ
ＳＦＥＴ６のＶ−１特性を示すものであり、第３図８は
ＮＭＯＳＦＥＴ８のＶ−１特性、１２は、接続点１２の
動作点を示すもものである。また、この状態で、接続点
１２を流れている電流は、第３図に示される１１２であ
る。
ＳＦＥＴ６のＶ−１特性を示すものであり、第３図８は
ＮＭＯＳＦＥＴ８のＶ−１特性、１２は、接続点１２の
動作点を示すもものである。また、この状態で、接続点
１２を流れている電流は、第３図に示される１１２であ
る。
接続点１２は、更に、ＰＭＯＳＦＥＴ７のゲートに接続
されているため、ＰＭＯＳＦＥＴ６とＰＭＯＳＦＥＴ７
は、互にその特性が同じなので、そのゲート・ソース間
電圧が等しく、したがつて、その飽和電流は等しい。
されているため、ＰＭＯＳＦＥＴ６とＰＭＯＳＦＥＴ７
は、互にその特性が同じなので、そのゲート・ソース間
電圧が等しく、したがつて、その飽和電流は等しい。
故に、ＰＭＯＳＦＥＴ７の特性は、第４図７で示す如く
、飽和電流が１１２である特性となる。
、飽和電流が１１２である特性となる。
一方、ＮＭＯＳＦＥＴ９は、ＮＭＯＳＦＥＴ８と同じ特
性を有するものであり、そのバツクゲートに電圧が入力
される。入力端子２に印加される電圧が、入力端子１に
印加される電圧より小さければ、ＮＭＯＳＦＥＴ９の飽
和電流は、ＮＭＯＳＦＥＴ８の飽和電流１２より小さく
、したがつて、飽和電流１２をもつＰＭＯＳＦＥＴ７と
、ＮＭＯＳＦＥＴ９により分圧された電圧、すなわち出
力電圧は、電４図ＡＶ３で示される様になる。
性を有するものであり、そのバツクゲートに電圧が入力
される。入力端子２に印加される電圧が、入力端子１に
印加される電圧より小さければ、ＮＭＯＳＦＥＴ９の飽
和電流は、ＮＭＯＳＦＥＴ８の飽和電流１２より小さく
、したがつて、飽和電流１２をもつＰＭＯＳＦＥＴ７と
、ＮＭＯＳＦＥＴ９により分圧された電圧、すなわち出
力電圧は、電４図ＡＶ３で示される様になる。
この値は、ほぼ電源電圧に等しく、したがつて＋入力端
子１に印加される電圧が一人力端子２に印加される電圧
より大きければ、出力端子３の電位ばＨ゛である。
子１に印加される電圧が一人力端子２に印加される電圧
より大きければ、出力端子３の電位ばＨ゛である。
次に、両者の入力電圧が等しい場合、全てのＦＥＴ６〜
９の飽和電流は等しくなり、出力はほぼＥ／２となる。
９の飽和電流は等しくなり、出力はほぼＥ／２となる。
その様子を第４図ｂに示す。
反対に、十人力端子１に印加される電圧が、入力端子２
に印加される電圧より低ければ、出力電圧は、ほぼ接地
電位に等しくなり、その様子を第４図ｃに示す。
に印加される電圧より低ければ、出力電圧は、ほぼ接地
電位に等しくなり、その様子を第４図ｃに示す。
以上述べたように、本発明によれば接地電位近傍の小信
号を、非常に感度良く比較できる。
号を、非常に感度良く比較できる。
また、増巾素子としてバツクゲートを入力とするＭＯＳ
ＦＥＴを使用しているため、通常のＭＯＳＦＥＴを使用
するより感度が高いコンパレータを実現できるうえ、全
ての素子が従来のＣＭＯＳＩＣに集積可能であり、低電
圧，低電力動作可能な優れたコンパレータを実現できる
。本実施例は、バツクゲートＭＯＳＦＥＴとしてＮＭＯ
ＳＦＥＴを使用したが、ＰＭＯＳＦＥＴを使用すること
も可能であり、第１図ａの全てのＰ，ＮＭＯＳＦＥＴの
構成を反対にすることにより実現できる。この場合、電
源の極性が反対になり、十電源近傍の微少信号の電圧比
較を高い感度で行なうことができるが、これも本発明の
域を出るものでない。
ＦＥＴを使用しているため、通常のＭＯＳＦＥＴを使用
するより感度が高いコンパレータを実現できるうえ、全
ての素子が従来のＣＭＯＳＩＣに集積可能であり、低電
圧，低電力動作可能な優れたコンパレータを実現できる
。本実施例は、バツクゲートＭＯＳＦＥＴとしてＮＭＯ
ＳＦＥＴを使用したが、ＰＭＯＳＦＥＴを使用すること
も可能であり、第１図ａの全てのＰ，ＮＭＯＳＦＥＴの
構成を反対にすることにより実現できる。この場合、電
源の極性が反対になり、十電源近傍の微少信号の電圧比
較を高い感度で行なうことができるが、これも本発明の
域を出るものでない。
また、ＮＭＯＳＦＥＴ８，９のゲートバイアス用に、コ
ンデンサ１０を使用したが、これは抵抗、ＭＯＳＦＥＴ
等で代替可能である。
ンデンサ１０を使用したが、これは抵抗、ＭＯＳＦＥＴ
等で代替可能である。
第１図ａは、本発明によるコンパレータの一実施例回路
図。 第１図ｂは、第１図ａのプロツク図。第２図は、バツク
ゲートＭＯＳＦＥＴのＶ−１特性。第３図は、第１図ａ
接続点１２の動作点を示すＶ−１特性。第４図ａ−ｃは
、第１図ａ出力電圧を与えるＶ−１特性。１・．・・・
．コンパレータの十人力端子、２・・・・・・コンパレ
ータの一人力端子、３・・・・・・コンパレ〜夕の出力
端子、４・・・・・・コンパレータの十電源端子、５・
・・・・・コンパレータの一電源端子、６，７・・・・
・・ＰＭＯＳＦＥＴｌ８，９，ｌｌ・・・・・・ＮＭＯ
ＳＦＥＴｌｌＯ・・・・・・コンデンサである。
図。 第１図ｂは、第１図ａのプロツク図。第２図は、バツク
ゲートＭＯＳＦＥＴのＶ−１特性。第３図は、第１図ａ
接続点１２の動作点を示すＶ−１特性。第４図ａ−ｃは
、第１図ａ出力電圧を与えるＶ−１特性。１・．・・・
．コンパレータの十人力端子、２・・・・・・コンパレ
ータの一人力端子、３・・・・・・コンパレ〜夕の出力
端子、４・・・・・・コンパレータの十電源端子、５・
・・・・・コンパレータの一電源端子、６，７・・・・
・・ＰＭＯＳＦＥＴｌ８，９，ｌｌ・・・・・・ＮＭＯ
ＳＦＥＴｌｌＯ・・・・・・コンデンサである。
Claims (1)
- １ 第１と第２の入力端子を有し、前記入力端子に印加
される入力電圧の大小比較を行う回路において、前記第
１の入力端子にバックゲートが接続された第１のＮチャ
ンネルＭＯＳＦＥＴと、ゲートとドレインが前記第１の
ＮチャンネルＭＯＳＦＥＴのドレインと接続されていて
その負荷となる第１のＰチャンネルＭＯＳＦＥＴと、前
記第２の入力端子にバックゲートが接続される第２のＮ
チャンネルＭＯＳＦＥＴと、前記第１のＰチャンネルＭ
ＯＳ−ＦＥＴのゲートとドレインとに接続されると共に
ドレインが前記第２のＮチャンネルＭＯＳＦＥＴのドレ
インに接続されていてその負荷となる第２のＰチャンネ
ルＭＯＳＦＥＴと、前記第１と第２のＮチャンネルＭＯ
ＳＦＥＴの各々のゲートの接続点にゲートとドレインと
を接続した第３のＮチャンネルＭＯＳＦＥＴと、前記接
続点に一端が接続されるコンデンサとからなり、前記第
１の入力端子に入力された電圧を第１のＮチャンネルＭ
ＯＳＦＥＴ及び第１のＰチャンネルＭＯＳＦＥＴを介し
て第２のＰチャンネルＭＯＳＦＥＴのインピーダンス変
化としてとり出すと共に、第２の入力端子に入力された
電圧による第２のＮチャンネルＭＯＳＦＥＴのインピー
ダンス変化と前記第２のＰチャンネルＭＯＳＦＥＴのイ
ンピーダンス変化とを比較することにより、前記第１と
第２の入力端子に入力する電圧の大小比較を行うことを
特徴とする電圧比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6451777A JPS5935211B2 (ja) | 1977-06-01 | 1977-06-01 | 電圧比較回路 |
| GB1398578A GB1587028A (en) | 1977-04-23 | 1978-04-10 | Voltage comparator |
| DE19782817602 DE2817602A1 (de) | 1977-04-23 | 1978-04-21 | Spannungskomparatorschaltung |
| FR7812044A FR2388333A1 (fr) | 1977-04-23 | 1978-04-24 | Comparateur de tension |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6451777A JPS5935211B2 (ja) | 1977-06-01 | 1977-06-01 | 電圧比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS53149748A JPS53149748A (en) | 1978-12-27 |
| JPS5935211B2 true JPS5935211B2 (ja) | 1984-08-27 |
Family
ID=13260472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6451777A Expired JPS5935211B2 (ja) | 1977-04-23 | 1977-06-01 | 電圧比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5935211B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123167U (ja) * | 1988-02-12 | 1989-08-22 |
-
1977
- 1977-06-01 JP JP6451777A patent/JPS5935211B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01123167U (ja) * | 1988-02-12 | 1989-08-22 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS53149748A (en) | 1978-12-27 |
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