JPS58209B2 - 相補型絶縁ゲ−ト電界効果トランジスタバッファ回路 - Google Patents

Description

【発明の詳細な説明】 本発明はＰチャンネル及びｎチャンネル絶縁ゲート電界
効果トランジスタで構成された相補回路、特にレベルシ
フトの機能を持つ相補型バッファ回路に関する。

絶縁ゲート電界効果トランジスタで構成された相補回路
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌｉｎｓｕ
ｌａ ｔｏｒ （Ｏｘ ｉｄｅ ） −８ｅｍ １ｃｏ
ｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ Ｃ１ｒｕｉｔｓ以下ＣＭＣ）Ｓと称す）は
その消費電力が小さいことから電池駆動の電子式ディジ
タル腕時計などに利用されている。

この種の腕時計で必要とされる回路としては発振回路、
分周回路および表示回路がある。

ここで、分周回路をＣＭＯ８で構成した場合各分局段の
消費電力はＣＶ２ｆに比例することが知られている（Ｖ
は電源電圧、ｆは周波数、Ｃはトランジスタのゲート負
荷容量）。

従って、消費電力を低くするためには電源電圧をできる
だけ小さく（例えば０５〜１．５Ｖ）しなければならな
い。

一方、表示装置として液晶などを使用した場合、（ＮＯ
８の電源電圧は液晶を駆動するに十分高い電圧（例えば
２０〜５’０Ｖ）ｌこ選ばなければならない。

従って、両者の要求を満足させるためには、分周部と表
示装置駆動部のＣＭＯ８の電源電圧を別にしなければな
らない。

ところで、電源電圧を別にすると両者の間を接続するに
は何らかの工夫が必要である。

すなわち、低電圧動作のＣＭＯ８回路の出力側に高電圧
動作のＣＭＯ８回路を直接接続すると、電源電圧の差が
大きい場合、低電圧回路の出力レベルがどんな値になっ
ても、高電圧回路のｐチャンネル或はｎチャンネルトラ
ンジスタか常に導通してしまうからである。

そこで、これらのインターフェース回路として抵抗負荷
を使ったインバータ回路を利用することが考えられるが
、これでは消費電力が増大してしまい、電子時計にＣＭ
Ｏ８を使うという利点が消え失せてしまう。

なお、この負荷抵抗の抵抗値を高くすれば消費電力を小
さくすることができるが、現在の半導体集積回路技術で
は、このインバータ回路の消費電力を十分に小さくする
だけの高い抵抗を作ることは困難である。

従って、本発明の主な目的は信号の振幅を変換すること
のできるバッファ回路を提供することである。

本発明の他の目的は消費電力の小さいＣＭＯＳバッファ
回路を提供することである。

本発明の更に他の目的は低電源電圧回路と高電源電圧回
路とを有するＣＭＯ８電子式ディジタル時計に適したバ
ッファ回路を提供することである。

本発明の一実施例によれば、それぞれのドレインに抵抗
手段が接続されかつそれぞれのゲート電極とドレイン電
極とが上記抵抗手段を介して交差接続された１対のｎチ
ャンネルトランジスタと、それぞれのｎトランジスタに
上記抵抗を介して直列に接続された１対のｎチャンネル
トランジスタから成り、このｎチャンネルトランジスタ
の入力電極に相補入力信号が印加されるバッファ回路が
提供される。

入出力間での信号のレベル変換は、このバッファ回路の
電源電圧を相補入力信号の振幅より大きくするか或は小
さくすることによって、行なわれる。

本発明および本発明の更に他の目的は図面を参照して以
下の説明から明らかとなるであろう。

第１図は本発明によるバッファ回路■とそれによって接
続された低電圧回路Ｉおよび高電圧回路■を有するＣＭ
Ｏ８回路の回路図である。

電子式ディジタル腕時計においては、この低電圧回路■
は発振回路２分周回路ないしデコーダ回路などから構成
され、高電圧回路■は、液晶表示装置の駆動回路或はデ
コーダ回路兼駆動回路から構成される。

低電圧回路Ｉは低電圧源−Ｖｌによって動作させられる
ようにその一方の電源端子が低電圧源−■１に接続され
、バッファ回路■および高電圧回路■は高電圧源−Ｖ２
によって動作させられるようにその一方の電源端子が高
電圧源−Ｖ２に接続される。

各回路の他方の電源端子は、共通に接地される。

ＳｐｌおよびＳｎ１は、ＣＭＯ８論理回路を記号化して
表わしたスイッチである。

このスイッチＳｐ１とＳｎ１は、相補的にスイッチ動作
させられ、同時に閉じることはない。

Ｓｐ２およびＳｎ２は、同様にＣＭＯ８論理回路を記号
化して表わしたスイッチである。

ｎチャンネルトランジスタＭｎ１およびｎチャンネルト
ランジスタＭｎ１は低電圧回路Ｉの最終段のインバータ
回路を構成している。

このインバータ回路はバッファ回路■に送るための相補
信号を形成するために設けられている。

■は本発明によるバッファ回路でありこれは１対のｎチ
ャンネルトランジスタＭｎ２２Ｍｎ３、抵抗Ｒ１，Ｒ２
および１対のｎチャンネルトランジスタＭｎ２．Ｍｎ３
から構成されている。

ｎチャンネルトランジスタＭ２は、そのソース電極が接
地されており、そのゲート電極が低電圧回路Ｉの最終段
のインバータ回路の出力端子に接続されており、Ｍｐ３
は、そのソース電極が接地されており、そのゲート電極
が上記最終段のインバータ回路の入力端子に接続されて
いる。

トランジスタＭｎ２は、そのドレイン電極が抵抗Ｒ１を
介してトランジスタＭｐ２のドレイン電極に接続され、
そのゲート電極がトランジスタＭｎ３のドレイン電極に
接続されている。

トランジスタＭｎ３は、そのトレイン電極が抵抗Ｒ２を
介してトランジスタＭｎ３のドレイン電極に接続され、
そのゲート電極がトランジスタＭ、２のドレイン電極に
接続されている。

Ｃ１，Ｃ４は各電源ラインに対するトランジスタＭｎ８
のゲート浮遊容量であり、Ｃ２，Ｃ３も同様にトランジ
スタＭｎ７のゲート浮遊容量である。

特に制限されないが、図示の回路の場合、トランジスタ
Ｍｎ２のドレイン電極がバッファ回路■の出力端子とさ
れる。

次にこのバッファ回路の動作を説明する。

トランジスタＭ２およびＭｎ３のゲート電極にそれぞれ
−Ｖ１（Ｖ）および０（Ｖ）（接地電位）の相補入力信
号か印加されると、これに応じてトランジスタＭｐ２お
よびＭｐ３はそれぞれ導通および非導通となる。

トランジスタＭｎ２が導通することによって、容量Ｃ１
に予め蓄えられていた電荷が放電されていくと共に容量
Ｃ４がＶ２の電圧となるように充電されていく。

その結果、トランジスタＭｐ２、Ｍｎ２および抵抗Ｒ１
で構成された第１のインバータ回路の出力電位は０Ｖの
近くになっていく。

第１のインバータ回路の出力電位が０Ｖの近くになるこ
とによって、トランジスタＭｎ３が導通し始める。

トランジスタＭ。３が導通し始めることによって、容量
Ｃ３は、抵抗Ｒ２とトランジスタＭｎ３との直列経路を
介して放電されるようになり、また容量Ｃ２は、Ｖ２の
電圧となるように充電されていく。

その結果、トランジスタＭｐ３９Ｍｎ ３ および抵抗
Ｒ２から構成された第２のインバータ回路の出力電位が
一■２（■）の近くになっていく。

予め導通されていたトランジスタＭｎ２は、第２のイン
バータ回路の出力電位が一■２（■）の近くになってい
くことによって非導通にされていく。

その結果、第１のインバータ回路の出力は、更に０（Ｖ
）の近くになっていく。

このような帰還作用によって、やがてバッファ回路は、
そのトランジスタＭｎ２が完全に非導通となり、またト
ランジスタＭｎ３が完全に導通となるような安定状態に
なる。

従って、バッファ回路の１方出力電位（第１のインバー
タ回路の出力電位）は０（■）となり、バッファ回路の
他方の出力電位（第２のインバータ回路の出力電位）は
−Ｖ２（Ｖ）となる。

次に、トランジスタＭ２およびＭ ３のゲート電極ｆこ
それぞれ０（ｖ）および−Ｖｌ（Ｖ）の相補入力信号が
印加されると、前述した動作と全く逆な動作が行なわれ
て、第１および第２のインバータ回路の出力電位はそれ
ぞれ−Ｖ２（Ｖ）および０（Ｖ）となる。

第１図において、抵抗Ｒ１及びＲ２は、次のような理由
によって設けられる。

例えば、トランジスタＭｎ２が導通している状態すなわ
ち容量Ｃ３がＶ２の電位差に充電されている状態におい
て、トランジスタＭ ２のゲート電極に−Ｖ１（Ｖ）の
入力信号が入ってくると、そのときは容量Ｃ２に蓄えら
れた電荷を放電させる経路が設けられていないので、ト
ランジスタＭ２とＭ２は共に導通状態となる。

このとき抵抗Ｒ１が設けられていなければ、第１のイン
バータ回路の出力電位は、トランジスタＭ２とＭｎ２の
相互コンダクタンスの比と、高電圧源−Ｖ２の値とによ
って決まる値となる。

すなわち、第１のインバータ回路の出力電位は、高電圧
源−Ｖ２に比較的近い値となる。

このときの第１のインバータ回路の出力電位と高電圧源
−■２との差電位がトランジスタＭｎ３のしきい値電圧
よりも大きくなっていないと、これによってトランジス
タＭｎ３は導通状態にされない。

トランジスタＭｎ３が導通状態にされない場合、容量Ｃ
３の電荷が放電されず、トランジスタＭｎ２が非導通状
態にされない。

その結果、バッファ回路の安定状態を高速度をもって反
転させることができなくなってくる。

図示のような抵抗Ｒ１が設けられている場合、トランジ
スタＭｐ２とＭｎ２とが同時に導通されたときにこの抵
抗Ｒ１に生ずる電圧降下によって、第１のインバータ回
路の出力電位と高電圧源−Ｖ２との差電位が増加される
。

この増加された差電位によって、トランジスタＭｎ３は
強く導通される。

トランジスタＭｎ３の強い導通状態によって、容量Ｃ３
の充電電荷が比較的短時間に放電される。

その結果、トランジスタＭｎ２が比較的短時間に導通か
ら非導通にされる。

すなわち、抵抗Ｒ１は、バッファ回路Ｈの安定状態の反
転を確実かつ高速度に行なわせるために設けられている
。

抵抗Ｒ１が設けられることによって、トランジスタＭｐ
２とＭｎ２が同時に導通状態にされる期間が短縮される
ので、バッファ回路■は、比較的低消費電力になる。

抵抗Ｒ２は、上記抵抗Ｒ１と同様な理由によって設けら
れる。

以上、本実施例によれば、トランジスタＭ２およびＭ３
のゲート電極にＶｌの低い振幅をもつた入力信号が印加
されても、トランジスタＭｎ２およびＭｎ３のゲート電
極１こはＶ３の高い振幅電圧が印加されるので、トラン
ジスタＭｎ２およびＭｎ３のゲート電極に低い振幅の電
圧が加わることによってそのトランジスタが常に導通し
てしまうことはなく、バッファ回路の機能を果たすこと
ができる。

要するに、入力信号がトランジスタＭｐ２とＭｐ３を導
通および非導通とするような信号である限り、トランジ
スタＭｎ２とＭｎ３は電源電圧−Ｖ３と０（Ｖ）との間
の電圧で確実に動作するのである。

また本発明によるバッファ回路はスイッチング時の過渡
時に僅かな電流が流れるだけで、定常状態では各インバ
ータ回路のｐチャンネルおよびｎチャンネルトランジス
タの一方が非導通となっているのでほとんど電流が流れ
ず低消費電力となる。

以上、本発明を実施例に沿って説明したが本発明はこれ
らに限定されることなく種々の変形手段を採用すること
ができる。

例えば、第２図に示すように、電源と信号の極性を逆に
すればｎチャンネルトランジスタとｎチャンネルトラン
ジスタを入れ替えることができる。

また、抵抗Ｒ１とＲ２のかわりに相互コンダクタンスの
小さいｎチャンネルトランジスタのような抵抗手段を接
続しても良い。

また、実施例では電圧振福を低い方から高い方に変換す
る回路としてこのバッファ回路を説明したが、本発明に
よるバッファ回路はその逆の場合にも適用することがで
きる。

更（こ、本発明によるバッファ回路の前後段には通常の
ＣＭＯ８回路のみならず、例えば特公昭４４−１３６４
７号公報に示されたようなりロック駆動のＣＭＯ８回路
や、単一チャンネルの論理回路や双極トランジスタで構
成された論理回路を接続しても良い。

【図面の簡単な説明】

第１図及び第２図はそれぞれ本発明の実施例になるＣＭ
ＯＳバッファ回路の回路図である。 ■…低電源電圧ＣＭＯ８回路、■…ＣＭＯＳバッファ回
路、■…高電源電圧ＣＭＯ８回路、０１〜Ｃ４…ゲート
浮遊容量。

Claims (1)

【特許請求の範囲】
1. １ ソース電極が電源の一方の端子に結合された第１．
   第２の絶縁ゲート電界効果トランジスタと、上記第１の
   絶縁ゲート電界効果トランジスタと電源の他方の端子と
   の間に設けられゲート電極に入力信号が印加される第２
   導電型の第３の絶縁ゲート電界効果トランジスタと、上
   記第２の電界効果トランジスタのドレイン電極と上記電
   源の他方の端子との間に設けられゲート電極に上記入力
   信号に対し相補関係の入力信号が印加される第２導電型
   の第４の絶縁ゲート電界効果トランジスタと、上記第１
   の絶縁ゲート電界効果トランジスタのドレイン電極と上
   記第３の絶縁ゲート電界効果トランジスタのドレイン電
   極との間に挿入された第１の抵抗手段と、上記第２の絶
   縁ゲート電界効果トランジスタのドレイン電極と上記第
   ４の絶縁ゲート電界効果トランジスタのドレイン電極と
   の間に挿入された第２の抵抗手段とを備え、上記第１の
   絶縁ゲート電界効果トランジスタのゲート電極が上記第
   ４の絶縁ゲート電界効果トランジスタのドレイン電極に
   結合され、かつ上記第２の絶縁ゲート電界効果トランジ
   スタのゲート電極が上記第３の絶縁ゲート電界効果トラ
   ンジスタのドレイン電極に結合されてなることを特徴と
   する相補型絶縁ゲート電界効果トランジスタバッファ回
   路。