JPH09186242A - Ｒｅｓｕｒｆ ｅｄｍｏｓトランジスタとこれを用いた高電圧アナログマルチプレクサ - Google Patents
Ｒｅｓｕｒｆ ｅｄｍｏｓトランジスタとこれを用いた高電圧アナログマルチプレクサInfo
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- 230000002457 bidirectional effect Effects 0.000 claims description 30
- 239000012535 impurity Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 108091006146 Channels Proteins 0.000 claims 5
- 108090000862 Ion Channels Proteins 0.000 claims 1
- 102000004310 Ion Channels Human genes 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 28
- 230000005540 biological transmission Effects 0.000 description 11
- 101100166255 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CEP3 gene Proteins 0.000 description 7
- AYNSTGCNKVUQIL-UHFFFAOYSA-N C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC Chemical compound C(CCCCCCCCCCC)C=1C=CC(=C(C=1)C1=NC(=CC(=C1)N(CCN(C)C)C)C1=C(C=CC(=C1)CCCCCCCCCCCC)OC)OC AYNSTGCNKVUQIL-UHFFFAOYSA-N 0.000 description 6
- 101100495436 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) CSE4 gene Proteins 0.000 description 6
- 101100309034 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) RTF1 gene Proteins 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 ＲＥＳＵＲＦ ＥＤＭＯＳトランジスタとこ
れを用いた高電圧アナログマルチプレクサを提供する。 【解決手段】 従来のＲＥＳＵＲＦ ＬＤＭＯＳ素子で
ソ−スとドレインの両側にドリフト領域を設けて高電圧
のアナログ信号が入力されるとき、ドレインとソ−スが
交替されうる両方向性高電圧ＲＥＳＵＲＦ ＥＤＭＯＳ
素子を提案し、高電圧ＲＥＳＵＲＦ ＥＤＭＯＳ素子を
用いて３入力以上の高電圧アナログマルチプレクサをプ
ッシュプル型、パストランジスタ型、プッシュプル型パ
ストランジスタ型を混合した形態に構成して安定した動
作を行う高電圧アナログマルチプレクサを具現し、ディ
スプレイドライバＬＳＩのように多段の高電圧マルチプ
レクサを要する場合、階層構造を有する高電圧マルチプ
レクサを具現することにより、高電圧素子の数を減らし
て与えられたチップの抵抗値に対してＬＳＩチップの大
きさ及びそのチップに対するチップの抵抗値を減らせる
ＲＥＳＵＲＦ ＥＤＭＯＳ素子とこれを用いた高電圧ア
ナログマルチプレクサ回路を作成することができる。
れを用いた高電圧アナログマルチプレクサを提供する。 【解決手段】 従来のＲＥＳＵＲＦ ＬＤＭＯＳ素子で
ソ−スとドレインの両側にドリフト領域を設けて高電圧
のアナログ信号が入力されるとき、ドレインとソ−スが
交替されうる両方向性高電圧ＲＥＳＵＲＦ ＥＤＭＯＳ
素子を提案し、高電圧ＲＥＳＵＲＦ ＥＤＭＯＳ素子を
用いて３入力以上の高電圧アナログマルチプレクサをプ
ッシュプル型、パストランジスタ型、プッシュプル型パ
ストランジスタ型を混合した形態に構成して安定した動
作を行う高電圧アナログマルチプレクサを具現し、ディ
スプレイドライバＬＳＩのように多段の高電圧マルチプ
レクサを要する場合、階層構造を有する高電圧マルチプ
レクサを具現することにより、高電圧素子の数を減らし
て与えられたチップの抵抗値に対してＬＳＩチップの大
きさ及びそのチップに対するチップの抵抗値を減らせる
ＲＥＳＵＲＦ ＥＤＭＯＳ素子とこれを用いた高電圧ア
ナログマルチプレクサ回路を作成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は高電圧アナログマル
チプレクサ回路に係り、特に両方向性ＲＥＳＵＲＦ Ｅ
ＤＭＯＳ（Extended Drain MOS ;以下、ＥＤＭＯＳとい
う）素子を具現し、これを用いて３入力以上の高電圧ア
ナログマルチプレクサと階層構造を有する多段の高電圧
マルチプレクサ回路を構成することにより、高電圧素子
の数を減らして安定した動作を行うＲＥＳＵＲＦ ＥＤ
ＭＯＳトランジスタとこれを用いた高電圧アナログマル
チプレクサ回路に関する。
チプレクサ回路に係り、特に両方向性ＲＥＳＵＲＦ Ｅ
ＤＭＯＳ（Extended Drain MOS ;以下、ＥＤＭＯＳとい
う）素子を具現し、これを用いて３入力以上の高電圧ア
ナログマルチプレクサと階層構造を有する多段の高電圧
マルチプレクサ回路を構成することにより、高電圧素子
の数を減らして安定した動作を行うＲＥＳＵＲＦ ＥＤ
ＭＯＳトランジスタとこれを用いた高電圧アナログマル
チプレクサ回路に関する。
【０００２】
【従来の技術】一般に高電圧素子としてはＤＭＯＳ（Do
ubled Diffused MOS) トランジスタ、ゲ−トの絶縁され
たバイポ−ラトランジスタ及びバイポ−ラトランジスタ
などがあり、低電圧用ＣＭＯＳ ＶＬＳＩと交換性のあ
る高電圧（１０Ｖ〜５００Ｖ）用素子としてはＬＤＭＯ
Ｓ(Lateral DMOS)トランジスタが使用されている。かか
る高電圧用トランジスタにおいても定められたチップの
大きさに対して抵抗の特性が優秀でありＶＬＳＩの構成
も容易な素子としてはＲＥＳＵＲＦ（Reduced Surface
Filed) ＬＤＭＯＳトランジスタが開発された。
ubled Diffused MOS) トランジスタ、ゲ−トの絶縁され
たバイポ−ラトランジスタ及びバイポ−ラトランジスタ
などがあり、低電圧用ＣＭＯＳ ＶＬＳＩと交換性のあ
る高電圧（１０Ｖ〜５００Ｖ）用素子としてはＬＤＭＯ
Ｓ(Lateral DMOS)トランジスタが使用されている。かか
る高電圧用トランジスタにおいても定められたチップの
大きさに対して抵抗の特性が優秀でありＶＬＳＩの構成
も容易な素子としてはＲＥＳＵＲＦ（Reduced Surface
Filed) ＬＤＭＯＳトランジスタが開発された。
【０００３】また、前記ＲＥＳＵＲＦ ＬＤＭＯＳトラ
ンジスタは図２Ａに示したように、Ｐ型シリコン基板上
にｎ型不純物イオンを注入して拡散行程を通してドリフ
ト領域のｎウェル領域４を形成し、厚い熱酸化膜のフィ
−ルド酸化膜５を形成する。その後、ゲ−ト酸化膜を形
成しポリシリコンゲ−ト電極６を形成し、そのゲ−ト電
極６に自己整列してＰ型不純物層をイオン注入して拡散
工程を通してＰウェル３を形成する。引き続き、ｎ+ マ
スクを用いてｎ- 不純物をイオン注入し、Ｐ+マスクを
用いてＰ- 不純物をイオン注入し、シリコン酸化膜を蒸
着した後、ｎ+とｐ+ の不純物のイオン注入時の損傷を
取り除くために８５０〜１０００℃の温度で加熱冷却す
る。その後、ソ−スとドレインの電気的な接続のために
蒸着したシリコン酸化膜をコンタクマスクを使用して食
刻した後、金属薄膜蒸着及び食刻してソ−スコンタクト
端子とドレインコンタクト端子を形成して構成する。
ンジスタは図２Ａに示したように、Ｐ型シリコン基板上
にｎ型不純物イオンを注入して拡散行程を通してドリフ
ト領域のｎウェル領域４を形成し、厚い熱酸化膜のフィ
−ルド酸化膜５を形成する。その後、ゲ−ト酸化膜を形
成しポリシリコンゲ−ト電極６を形成し、そのゲ−ト電
極６に自己整列してＰ型不純物層をイオン注入して拡散
工程を通してＰウェル３を形成する。引き続き、ｎ+ マ
スクを用いてｎ- 不純物をイオン注入し、Ｐ+マスクを
用いてＰ- 不純物をイオン注入し、シリコン酸化膜を蒸
着した後、ｎ+とｐ+ の不純物のイオン注入時の損傷を
取り除くために８５０〜１０００℃の温度で加熱冷却す
る。その後、ソ−スとドレインの電気的な接続のために
蒸着したシリコン酸化膜をコンタクマスクを使用して食
刻した後、金属薄膜蒸着及び食刻してソ−スコンタクト
端子とドレインコンタクト端子を形成して構成する。
【０００４】しかしながら、ＲＥＳＵＲＦ ＬＤＭＯＳ
トランジスタは図２Ｂに示したようにロ−サイドドライ
バ（low side driver)として用いられ、特にソ−スとド
レインが固定された単方向性の素子なので、両方向性に
充電と放電が不可能であり、三つ以上のアナログ入力の
あるプッシュプル型高電圧アナログマルチプレクサとし
ては使用できなかった。そして、従来に二つのアナログ
入力電圧のうち一つを選択して出力する高電圧アナログ
マルチプレクサとしては主に伝送ゲ−ト型とパストラン
ジスタ型及びプッシュプル型高電圧アナログマルチプレ
クサ回路が用いられている。
トランジスタは図２Ｂに示したようにロ−サイドドライ
バ（low side driver)として用いられ、特にソ−スとド
レインが固定された単方向性の素子なので、両方向性に
充電と放電が不可能であり、三つ以上のアナログ入力の
あるプッシュプル型高電圧アナログマルチプレクサとし
ては使用できなかった。そして、従来に二つのアナログ
入力電圧のうち一つを選択して出力する高電圧アナログ
マルチプレクサとしては主に伝送ゲ−ト型とパストラン
ジスタ型及びプッシュプル型高電圧アナログマルチプレ
クサ回路が用いられている。
【０００５】まず、伝送ゲ−ト型高電圧アナログマルチ
プレクサ１０は図１Ａに示したように一つの高電圧ＮＭ
ＯＳトランジスタと一つの高電圧ＰＭＯＳトランジスタ
より構成されて外部から入力されるクロック信号ＣＫ１
に応じてアナログ入力電圧Ｖ１を共通ノ−ド１１２を通
して出力する両方向性高電圧伝送ゲ−ト１１０と、一つ
の高電圧ＮＭＯＳトランジスタと一つの高電圧ＰＭＯＳ
トランジスタより構成されて外部から入力されるクロッ
ク信号ＣＫ２に応じてアナログ電圧Ｖ２を共通ノ−ド１
１２を通して出力する両方向性高電圧伝送ゲ−ト１１１
とより構成される。
プレクサ１０は図１Ａに示したように一つの高電圧ＮＭ
ＯＳトランジスタと一つの高電圧ＰＭＯＳトランジスタ
より構成されて外部から入力されるクロック信号ＣＫ１
に応じてアナログ入力電圧Ｖ１を共通ノ−ド１１２を通
して出力する両方向性高電圧伝送ゲ−ト１１０と、一つ
の高電圧ＮＭＯＳトランジスタと一つの高電圧ＰＭＯＳ
トランジスタより構成されて外部から入力されるクロッ
ク信号ＣＫ２に応じてアナログ電圧Ｖ２を共通ノ−ド１
１２を通して出力する両方向性高電圧伝送ゲ−ト１１１
とより構成される。
【０００６】そして、パストランジスタ型２入力高電圧
アナログマルチプレクサは、図１Ｂに示したように、ソ
−スにアナログ電圧Ｖ１が入力されゲ−トにクロック信
号ＣＫ１が入力されドレインは共通ノ−ド１１５と連結
された高電圧ＮＭＯＳトランジスタ１１３と、ソ−スに
アナログ電圧Ｖ２が入力されゲ−トにクロック信号ＣＫ
２が入力されドレインは共通ノ−ド１１５と連結された
高電圧ＮＭＯＳトランジスタ１１４とより構成される。
また、プッシュプル型２入力高電圧アナログマルチプレ
クサは、図１Ｃに示したように、ソ−スにアナログ電圧
Ｖ１が入力されゲ−トにクロック信号ＣＫ１が入力され
ドレインは共通ノ−ド１１８に連結された高電圧ＰＭＯ
Ｓトランジスタ１１６と、ソ−スにアナログ電圧Ｖ２が
入力されゲ−トにクロック信号ＣＫ２が入力されドレイ
ンは共通ノ−ド１１８に連結された高電圧ＮＭＯＳトラ
ンジスタ１１７とより構成される。
アナログマルチプレクサは、図１Ｂに示したように、ソ
−スにアナログ電圧Ｖ１が入力されゲ−トにクロック信
号ＣＫ１が入力されドレインは共通ノ−ド１１５と連結
された高電圧ＮＭＯＳトランジスタ１１３と、ソ−スに
アナログ電圧Ｖ２が入力されゲ−トにクロック信号ＣＫ
２が入力されドレインは共通ノ−ド１１５と連結された
高電圧ＮＭＯＳトランジスタ１１４とより構成される。
また、プッシュプル型２入力高電圧アナログマルチプレ
クサは、図１Ｃに示したように、ソ−スにアナログ電圧
Ｖ１が入力されゲ−トにクロック信号ＣＫ１が入力され
ドレインは共通ノ−ド１１８に連結された高電圧ＰＭＯ
Ｓトランジスタ１１６と、ソ−スにアナログ電圧Ｖ２が
入力されゲ−トにクロック信号ＣＫ２が入力されドレイ
ンは共通ノ−ド１１８に連結された高電圧ＮＭＯＳトラ
ンジスタ１１７とより構成される。
【０００７】かかる構成の従来の２入力高電圧アナログ
マルチプレクサの動作を図１を参照して説明すれば次の
通りである。まず、伝送ゲ−ト型高電圧アナログマルチ
プレクサ１０の伝送ゲ−ト１１０，１１１にアナログ電
圧Ｖ１，Ｖ２が入力されれば、その伝送ゲ−ト１１０，
１１１に入力されるクロック信号ＣＫ１，ＣＫ２に応じ
て伝送ゲ−ト１１０または伝送ゲ−ト１１１が導通され
てアナログ電圧Ｖ１，Ｖ２が共通ノ−ド１１２に選択的
に出力される。
マルチプレクサの動作を図１を参照して説明すれば次の
通りである。まず、伝送ゲ−ト型高電圧アナログマルチ
プレクサ１０の伝送ゲ−ト１１０，１１１にアナログ電
圧Ｖ１，Ｖ２が入力されれば、その伝送ゲ−ト１１０，
１１１に入力されるクロック信号ＣＫ１，ＣＫ２に応じ
て伝送ゲ−ト１１０または伝送ゲ−ト１１１が導通され
てアナログ電圧Ｖ１，Ｖ２が共通ノ−ド１１２に選択的
に出力される。
【０００８】そして、パストランジスタ型の高電圧アナ
ログマルチプレクサは二つのＮＭＯＳトランジスタ１１
３，１１４のソ−スにそれぞれアナログ電圧Ｖ１，Ｖ２
が印加された状態で前記二つのＮＭＯＳトランジスタ１
１３，１１４のゲ−トに入力されるクロック信号ＣＫ
１，ＣＫ２に応じて共通ノ−ド１１５に前記アナログ電
圧Ｖ１とＶ２が選択的に出力される。また、プッシュプ
ル型高電圧アナログマルチプレクサは高電圧ＰＭＯＳト
ランジスタ１１６と高電圧ＮＭＯＳトランジスタ１１７
のソ−スにそれぞれアナログ電圧Ｖ１，Ｖ２が入力され
れば、単方向高電圧ＰＭＯＳトランジスタ１１６と単方
向高電圧ＮＭＯＳトランジスタ１１７はゲ−トに入力さ
れるクロック信号ＣＫ１，ＣＫ２に応じて共通ノ−ド１
１８に前記アナログ電圧Ｖ１とＶ２を選択的に出力す
る。
ログマルチプレクサは二つのＮＭＯＳトランジスタ１１
３，１１４のソ−スにそれぞれアナログ電圧Ｖ１，Ｖ２
が印加された状態で前記二つのＮＭＯＳトランジスタ１
１３，１１４のゲ−トに入力されるクロック信号ＣＫ
１，ＣＫ２に応じて共通ノ−ド１１５に前記アナログ電
圧Ｖ１とＶ２が選択的に出力される。また、プッシュプ
ル型高電圧アナログマルチプレクサは高電圧ＰＭＯＳト
ランジスタ１１６と高電圧ＮＭＯＳトランジスタ１１７
のソ−スにそれぞれアナログ電圧Ｖ１，Ｖ２が入力され
れば、単方向高電圧ＰＭＯＳトランジスタ１１６と単方
向高電圧ＮＭＯＳトランジスタ１１７はゲ−トに入力さ
れるクロック信号ＣＫ１，ＣＫ２に応じて共通ノ−ド１
１８に前記アナログ電圧Ｖ１とＶ２を選択的に出力す
る。
【０００９】しかしながら、伝送ゲ−ト型の三つ以上の
アナログ入力を有する高電圧アナログマルチプレクサを
構成する場合は、素子の数が増えて配置面積が大きくな
る短所があり、入力されるクロック信号ＣＫ１，ＣＫ２
の電圧レベルが入力信号Ｖ１，Ｖ２の電圧レベルの差と
等しくなるべきなので、ゲ−トの降伏現象を防止するた
めにゲ−ト酸化膜が非常に厚くなるべき短所がある。そ
して、パストランジスタ型アナログマルチプレクサはア
ナログ電圧Ｖ１，Ｖ２の大きさが高電圧ＮＭＯＳトラン
ジスタ１１３，１１４のゲ−トに印加される各クロック
信号ＣＫ１，ＣＫ２の電圧レベルより大きい場合はアナ
ログ入力電圧Ｖ１，Ｖ２が出力端子に伝えられない短所
があり、二つの単方向性高電圧ＲＥＳＵＲＦ ＬＤＭＯ
Ｓトランジスタを用いてパストランジスタ型高電圧アナ
ログマルチプレクサを構成する場合はＲＥＳＵＲＦ Ｌ
ＤＭＯＳトランジスタのソ−ス端が高電圧を耐えなけれ
ばならない。
アナログ入力を有する高電圧アナログマルチプレクサを
構成する場合は、素子の数が増えて配置面積が大きくな
る短所があり、入力されるクロック信号ＣＫ１，ＣＫ２
の電圧レベルが入力信号Ｖ１，Ｖ２の電圧レベルの差と
等しくなるべきなので、ゲ−トの降伏現象を防止するた
めにゲ−ト酸化膜が非常に厚くなるべき短所がある。そ
して、パストランジスタ型アナログマルチプレクサはア
ナログ電圧Ｖ１，Ｖ２の大きさが高電圧ＮＭＯＳトラン
ジスタ１１３，１１４のゲ−トに印加される各クロック
信号ＣＫ１，ＣＫ２の電圧レベルより大きい場合はアナ
ログ入力電圧Ｖ１，Ｖ２が出力端子に伝えられない短所
があり、二つの単方向性高電圧ＲＥＳＵＲＦ ＬＤＭＯ
Ｓトランジスタを用いてパストランジスタ型高電圧アナ
ログマルチプレクサを構成する場合はＲＥＳＵＲＦ Ｌ
ＤＭＯＳトランジスタのソ−ス端が高電圧を耐えなけれ
ばならない。
【００１０】そして、単方向性高電圧ＲＥＳＵＲＦ Ｌ
ＤＭＯＳトランジスタを用いて三つの入力を有する高電
圧アナログマルチプレクサをプッシュプル型で構成する
場合は一つの高電圧ＰＭＯＳトランジスタと二つの高電
圧ＮＭＯＳトランジスタが必要であり、その回路を正常
的に動作するためには二つのＮＭＯＳトランジスタのソ
−スに入力されるそれぞれの電圧レベルがゲ−トに印加
されるそれぞれのハイレベルのクロック信号より低いべ
き制約がある。
ＤＭＯＳトランジスタを用いて三つの入力を有する高電
圧アナログマルチプレクサをプッシュプル型で構成する
場合は一つの高電圧ＰＭＯＳトランジスタと二つの高電
圧ＮＭＯＳトランジスタが必要であり、その回路を正常
的に動作するためには二つのＮＭＯＳトランジスタのソ
−スに入力されるそれぞれの電圧レベルがゲ−トに印加
されるそれぞれのハイレベルのクロック信号より低いべ
き制約がある。
【００１１】
【発明が解決しようとする課題】本発明の目的は従来の
ＲＥＳＵＲＦ ＥＤＭＯＳトランジスタでソ−スとドレ
インの両側にドリフト領域を設けて高電圧のアナログで
その信号を入力するとき、ドレインとソ−スを互いに交
替可能にすることにより、ソ−ス端でも高電圧に耐えら
れる両方向性高電圧ＲＥＳＵＲＦ ＥＤＭＯＳトランジ
スタを提供するにある。本発明のさらに他の目的は前記
両方向性高電圧ＲＥＳＵＲＦ ＥＤＭＯＳトンジスタを
用いて３入力以上の高電圧アナログマルチプレクサと多
段の高電圧マルチプレクサ回路をプッシュプル型、パス
トランジスタ型、プッシュプル型とパストランジスタ型
を混合した形態に構成することにより、高電圧素子の数
を減らして安定した動作を行うＲＥＳＵＲＦ ＥＤＭＯ
Ｓトランジスタを用いた高電圧アナログマルチプレクサ
回路を提供するにある。
ＲＥＳＵＲＦ ＥＤＭＯＳトランジスタでソ−スとドレ
インの両側にドリフト領域を設けて高電圧のアナログで
その信号を入力するとき、ドレインとソ−スを互いに交
替可能にすることにより、ソ−ス端でも高電圧に耐えら
れる両方向性高電圧ＲＥＳＵＲＦ ＥＤＭＯＳトランジ
スタを提供するにある。本発明のさらに他の目的は前記
両方向性高電圧ＲＥＳＵＲＦ ＥＤＭＯＳトンジスタを
用いて３入力以上の高電圧アナログマルチプレクサと多
段の高電圧マルチプレクサ回路をプッシュプル型、パス
トランジスタ型、プッシュプル型とパストランジスタ型
を混合した形態に構成することにより、高電圧素子の数
を減らして安定した動作を行うＲＥＳＵＲＦ ＥＤＭＯ
Ｓトランジスタを用いた高電圧アナログマルチプレクサ
回路を提供するにある。
【００１２】
【課題を解決するための手段】前記のような目的を達成
するために本発明は、Ｐ型シリコン基板上にＰ型不純物
を拡散してＰウェル領域７を形成し、そのＰウェル領域
７の表面に設けたゲ−ト酸化膜２２を通してゲ−トコン
タクト端子２４を連結したポリシリコンゲ−ト２３を備
えたチャネル領域９と、Ｐウェル領域７内でフィ−ルド
酸化膜１２，１３の間にＰ+ ボディコンタクト端子１７
の連結されたＰ+ ド−ピング領域１６とフィ−ルド酸化
膜１３，１４の間にソ−ス／ドレインコンタクト端子１
９の連結されたｎ+ ド−ピング領域１５と該ｎ+ ド−ピ
ング領域１５と前記チャネル領域９の間にドリフト領域
２１の形成されたソ−ス領域１０と、フィ−ルド酸化膜
１２，１３の間にＰ+ ボディコンタクト端子１７の連結
されたＰ+ ド−ピング領域１６とフィ−ルド酸化膜１
３，１４の間にドレイン／ソ−スコンタクト端子２０の
連結されたｎ+ ド−ピング領域１５と該ｎ+ ド−ピング
領域１５と前記チャネル領域９の間にドリフト領域２１
を有するドレイン領域１１とよりなる高電圧ｎＭＯＳト
ランジスタと、ｎ型シリコン基板上にｎ型不純物を拡散
してｎウェル領域８を形成し、該ｎウェル領域８の表面
に設けたゲ−ト酸化膜２２を通してゲ−トコンタクト端
子２４を連結したポリシリコンゲ−ト１８を備えたチャ
ネル領域９と、ｎウェル領域８内でフィ−ルド酸化膜１
２，１３の間にｎ+ ボディコンタクト端子１８の連結さ
れたｎ+ ド−ピング領域１５とフィ−ルド酸化膜１３，
１４の間にソ−ス／ドレインコンタクト端子１９の連結
されたＰ+ ド−ピング領域１６と該Ｐ+ ド−ピング領域
１６と前記チャネル領域９の間にドリフト領域２１の形
成されたソ−ス領域１０と、フィ−ルド酸化膜１２，１
３の間にｎ+ ボディコンタクト端子１８の連結されたｎ
+ ド−ピング領域１５とフィ−ルド酸化膜１３，１４の
間にドレイン／ソ−スコンタクト端子２０の連結された
Ｐ+ ド−ピング領域１６と該Ｐ+ ド−ピング領域１６と
前記チャネル領域９の間にドリフト領域２１を有するド
レイン領域１１よりなる高電圧ＰＭＯＳトランジスタと
を含むことを特徴とする。
するために本発明は、Ｐ型シリコン基板上にＰ型不純物
を拡散してＰウェル領域７を形成し、そのＰウェル領域
７の表面に設けたゲ−ト酸化膜２２を通してゲ−トコン
タクト端子２４を連結したポリシリコンゲ−ト２３を備
えたチャネル領域９と、Ｐウェル領域７内でフィ−ルド
酸化膜１２，１３の間にＰ+ ボディコンタクト端子１７
の連結されたＰ+ ド−ピング領域１６とフィ−ルド酸化
膜１３，１４の間にソ−ス／ドレインコンタクト端子１
９の連結されたｎ+ ド−ピング領域１５と該ｎ+ ド−ピ
ング領域１５と前記チャネル領域９の間にドリフト領域
２１の形成されたソ−ス領域１０と、フィ−ルド酸化膜
１２，１３の間にＰ+ ボディコンタクト端子１７の連結
されたＰ+ ド−ピング領域１６とフィ−ルド酸化膜１
３，１４の間にドレイン／ソ−スコンタクト端子２０の
連結されたｎ+ ド−ピング領域１５と該ｎ+ ド−ピング
領域１５と前記チャネル領域９の間にドリフト領域２１
を有するドレイン領域１１とよりなる高電圧ｎＭＯＳト
ランジスタと、ｎ型シリコン基板上にｎ型不純物を拡散
してｎウェル領域８を形成し、該ｎウェル領域８の表面
に設けたゲ−ト酸化膜２２を通してゲ−トコンタクト端
子２４を連結したポリシリコンゲ−ト１８を備えたチャ
ネル領域９と、ｎウェル領域８内でフィ−ルド酸化膜１
２，１３の間にｎ+ ボディコンタクト端子１８の連結さ
れたｎ+ ド−ピング領域１５とフィ−ルド酸化膜１３，
１４の間にソ−ス／ドレインコンタクト端子１９の連結
されたＰ+ ド−ピング領域１６と該Ｐ+ ド−ピング領域
１６と前記チャネル領域９の間にドリフト領域２１の形
成されたソ−ス領域１０と、フィ−ルド酸化膜１２，１
３の間にｎ+ ボディコンタクト端子１８の連結されたｎ
+ ド−ピング領域１５とフィ−ルド酸化膜１３，１４の
間にドレイン／ソ−スコンタクト端子２０の連結された
Ｐ+ ド−ピング領域１６と該Ｐ+ ド−ピング領域１６と
前記チャネル領域９の間にドリフト領域２１を有するド
レイン領域１１よりなる高電圧ＰＭＯＳトランジスタと
を含むことを特徴とする。
【００１３】前記ような目的を達成するために本発明
は、三つ以上の入力を有する高電圧アナログマルチプレ
クサに置いて、入力信号のうち電圧レベルが最も高い信
号を入力されるトランジスタは単方向性高電圧ＰＭＯＳ
トランジスタを使用し、電圧レベルが最も低い信号を入
力されるトランジスタは単方向性高電圧ＮＭＯＳトラン
ジスタを使用し、残り入力信号を受けるトランジスタは
両方向性高電圧ＮＭＯＳトランジスタと両方向性高電圧
ＰＭＯＳトランジスタを使用してプッシュプル型とパス
トランジスタ型及びプッシュプル型とパストランジスタ
型を混合した形態の高電圧マルチプレクサを構成するこ
とを特徴とする。
は、三つ以上の入力を有する高電圧アナログマルチプレ
クサに置いて、入力信号のうち電圧レベルが最も高い信
号を入力されるトランジスタは単方向性高電圧ＰＭＯＳ
トランジスタを使用し、電圧レベルが最も低い信号を入
力されるトランジスタは単方向性高電圧ＮＭＯＳトラン
ジスタを使用し、残り入力信号を受けるトランジスタは
両方向性高電圧ＮＭＯＳトランジスタと両方向性高電圧
ＰＭＯＳトランジスタを使用してプッシュプル型とパス
トランジスタ型及びプッシュプル型とパストランジスタ
型を混合した形態の高電圧マルチプレクサを構成するこ
とを特徴とする。
【００１４】前記のような目的を達成するために本発明
は、ディスプレイ駆動用ＬＳＩのように多段の高電圧ア
ナログマルチプレクサを要する場合において、ゲ−トに
印加されるクロック信号に応じて入力されるアナログ電
圧のうち一つを選択して出力する共通マルチプレクサ
と、第３共通ソ−スラインを通して前記共通マルチプレ
クサの出力を入力され、第１，第２共通ソ−スラインを
通して相異なるアナログ電圧を入力されて外部から入力
されるクロック信号に応じて一つのアナログ電圧を選択
して出力するマルチプレクサアレイ部を含むことを特徴
とする。
は、ディスプレイ駆動用ＬＳＩのように多段の高電圧ア
ナログマルチプレクサを要する場合において、ゲ−トに
印加されるクロック信号に応じて入力されるアナログ電
圧のうち一つを選択して出力する共通マルチプレクサ
と、第３共通ソ−スラインを通して前記共通マルチプレ
クサの出力を入力され、第１，第２共通ソ−スラインを
通して相異なるアナログ電圧を入力されて外部から入力
されるクロック信号に応じて一つのアナログ電圧を選択
して出力するマルチプレクサアレイ部を含むことを特徴
とする。
【００１５】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。本発明の技術によるＲＥＳＵＲＦ
ＥＤＭＯＳトランジスタの高電圧ＮＭＯＳトランジス
タの断面図は図３Ａに示したように、Ｐ型シリコン基板
上にＰ型不純物を拡散してＰウェル領域７を形成し、そ
のＰウェル領域７の表面に設けたゲ−ト酸化膜２２を通
してゲ−トコンタント端子２４の連結されたポリシリコ
ンゲ−ト２３を具備したチャネル領域９と、Ｐウェル領
域７内でフィ−ルド酸化膜１２，１３の間にＰ+ ボディ
コンタクト端子１７の連結されたＰ+ ド−ピング領域１
６とフィ−ルド酸化膜１３，１４の間にソ−ス／ドレイ
ンコンタクト端子１９の連結されたｎ+ ド−ピング領域
１５と該ｎ+ ド−ピング領域１５と前記チャネル領域９
の間にドリフト領域２１の形成されたソ−ス領域１０
と、フィ−ルド酸化膜１２，１３の間にＰ+ コンタクト
端子１７の連結されたＰ+ ド−ピング領域１６とフィ−
ルド酸化膜１３，１４の間にドレイン／ソ−スコンタク
ト端子２０の連結されたｎ+ ド−ピング領域１５と該ｎ
+ ド−ピング領域１５と前記チャネル領域９の間にドリ
フト領域２１を有するドレイン領域１１とを形成して構
成される。
明を詳細に説明する。本発明の技術によるＲＥＳＵＲＦ
ＥＤＭＯＳトランジスタの高電圧ＮＭＯＳトランジス
タの断面図は図３Ａに示したように、Ｐ型シリコン基板
上にＰ型不純物を拡散してＰウェル領域７を形成し、そ
のＰウェル領域７の表面に設けたゲ−ト酸化膜２２を通
してゲ−トコンタント端子２４の連結されたポリシリコ
ンゲ−ト２３を具備したチャネル領域９と、Ｐウェル領
域７内でフィ−ルド酸化膜１２，１３の間にＰ+ ボディ
コンタクト端子１７の連結されたＰ+ ド−ピング領域１
６とフィ−ルド酸化膜１３，１４の間にソ−ス／ドレイ
ンコンタクト端子１９の連結されたｎ+ ド−ピング領域
１５と該ｎ+ ド−ピング領域１５と前記チャネル領域９
の間にドリフト領域２１の形成されたソ−ス領域１０
と、フィ−ルド酸化膜１２，１３の間にＰ+ コンタクト
端子１７の連結されたＰ+ ド−ピング領域１６とフィ−
ルド酸化膜１３，１４の間にドレイン／ソ−スコンタク
ト端子２０の連結されたｎ+ ド−ピング領域１５と該ｎ
+ ド−ピング領域１５と前記チャネル領域９の間にドリ
フト領域２１を有するドレイン領域１１とを形成して構
成される。
【００１６】そして、高電圧ＰＭＯＳトランジスタの断
面図は、図３Ｂに示したように、ｎ型シリコン基板上に
ｎ型不純物を拡散してｎウェル領域８を形成し、そのｎ
ウェル領域８の表面に設けたゲ−ト酸化膜２２を通して
ゲ−トコンタクト端子２４を連結したポリシリコンゲ−
ト１８の形成されたチャネル領域９と、ｎウェル領域８
内でフィ−ルド酸化膜１２，１３の間にｎ+ ボディコン
タクト１８の連結されたｎ+ ド−ピング領域１５がフィ
−ルド酸化膜１３，１４の間にソ−ス／ドレインコンタ
クト端子１９の連結されたＰ+ ド−ピング領域１６と該
Ｐ+ ド−ピング領域１６と前記チャネル領域９の間にド
リフト領域２１の形成されたソ−ス領域１０と、フィ−
ルド酸化膜１２，１３の間にｎ+ ボディコンタクト端子
１８の連結されたｎ+ ド−ピング領域１５とフィ−ルド
酸化膜１３，１４の間にドレイン／ソ−スコンタクト端
子２０の連結されたＰ+ ド−ピング領域１６と該Ｐ+ ド
−ピング領域１６と前記チャネル領域９の間にドリフト
領域２１を有するドレイン領域１１とを形成して構成さ
れる。
面図は、図３Ｂに示したように、ｎ型シリコン基板上に
ｎ型不純物を拡散してｎウェル領域８を形成し、そのｎ
ウェル領域８の表面に設けたゲ−ト酸化膜２２を通して
ゲ−トコンタクト端子２４を連結したポリシリコンゲ−
ト１８の形成されたチャネル領域９と、ｎウェル領域８
内でフィ−ルド酸化膜１２，１３の間にｎ+ ボディコン
タクト１８の連結されたｎ+ ド−ピング領域１５がフィ
−ルド酸化膜１３，１４の間にソ−ス／ドレインコンタ
クト端子１９の連結されたＰ+ ド−ピング領域１６と該
Ｐ+ ド−ピング領域１６と前記チャネル領域９の間にド
リフト領域２１の形成されたソ−ス領域１０と、フィ−
ルド酸化膜１２，１３の間にｎ+ ボディコンタクト端子
１８の連結されたｎ+ ド−ピング領域１５とフィ−ルド
酸化膜１３，１４の間にドレイン／ソ−スコンタクト端
子２０の連結されたＰ+ ド−ピング領域１６と該Ｐ+ ド
−ピング領域１６と前記チャネル領域９の間にドリフト
領域２１を有するドレイン領域１１とを形成して構成さ
れる。
【００１７】したがって、ゲ−トコンタクト端子２４に
ハイまたはロ−レベルの信号が入力されれば、前記チャ
ネル領域９にチュネルが形成されて前記ドリフト領域２
１を通して電流がドレインからソ−スに流れるようにな
り、電圧の高い方がドレインとなり、電圧の低い方がソ
−スになって印加される電圧によりソ−スとドレインが
互いに交替されうる。そして、図４は本発明の第１実施
例の３入力プッシュプル型の高電圧アナログマルチプレ
クサ回路であり、ソ−スにアナログ電圧Ｖ１を入力され
ゲ−トにクロック信号ＣＫ１を入力されドレインが共通
ノ−ド１２２に連結された高電圧ＰＭＯＳトランジスタ
１１９と、ソ−スにアナログ電圧Ｖ２を入力されゲ−ト
にクロック信号ＣＫ２を入力されドレインが共通ノ−ド
１２２に連結された高電圧ＮＭＯＳトランジスタ１２０
と、ソ−スにアナログ電圧Ｖ３を入力されゲ−トにクロ
ック信号ＣＫ３を入力されドレインが共通ノ−ド１２２
に連結された高電圧ＮＭＯＳトランジスタ１２１とより
構成される。
ハイまたはロ−レベルの信号が入力されれば、前記チャ
ネル領域９にチュネルが形成されて前記ドリフト領域２
１を通して電流がドレインからソ−スに流れるようにな
り、電圧の高い方がドレインとなり、電圧の低い方がソ
−スになって印加される電圧によりソ−スとドレインが
互いに交替されうる。そして、図４は本発明の第１実施
例の３入力プッシュプル型の高電圧アナログマルチプレ
クサ回路であり、ソ−スにアナログ電圧Ｖ１を入力され
ゲ−トにクロック信号ＣＫ１を入力されドレインが共通
ノ−ド１２２に連結された高電圧ＰＭＯＳトランジスタ
１１９と、ソ−スにアナログ電圧Ｖ２を入力されゲ−ト
にクロック信号ＣＫ２を入力されドレインが共通ノ−ド
１２２に連結された高電圧ＮＭＯＳトランジスタ１２０
と、ソ−スにアナログ電圧Ｖ３を入力されゲ−トにクロ
ック信号ＣＫ３を入力されドレインが共通ノ−ド１２２
に連結された高電圧ＮＭＯＳトランジスタ１２１とより
構成される。
【００１８】この際、高電圧ＰＭＯＳトラジンスタ１１
９と高電圧ＮＭＯＳトランジスタ１２１は単方向性ＲＥ
ＳＵＲＦ ＬＤＭＯＳトランジスタより構成され、高電
圧ＰＭＯＳトランジスタ１２０は両方向性ＲＥＳＵＲＦ
ＥＤＭＯＳトランジスタより構成される。このように
構成された本発明の第１実施例の３入力プッシュプル型
高電圧アナログマルチプレクサの動作を図４を参照して
説明すれば次の通りである。まず、前記アナログ電圧が
Ｖ１，Ｖ２，Ｖ３の大きさ順にそれぞれ高電圧ＰＭＯＳ
トランジスタ１１９のソ−ス端子と高電圧ＮＭＯＳトラ
ンジスタ１２０及び高電圧ＮＭＯＳトランジスタ１２１
のソ−ス端子に印加された状態で、前記高電圧ＰＭＯＳ
トランジスタ１１９のゲ−ト端子にロ−状態のクロック
信号ＣＫ１が入力されれば、前記アナログ電圧Ｖ１が共
通ノ−ド１２２を通して出力される。
９と高電圧ＮＭＯＳトランジスタ１２１は単方向性ＲＥ
ＳＵＲＦ ＬＤＭＯＳトランジスタより構成され、高電
圧ＰＭＯＳトランジスタ１２０は両方向性ＲＥＳＵＲＦ
ＥＤＭＯＳトランジスタより構成される。このように
構成された本発明の第１実施例の３入力プッシュプル型
高電圧アナログマルチプレクサの動作を図４を参照して
説明すれば次の通りである。まず、前記アナログ電圧が
Ｖ１，Ｖ２，Ｖ３の大きさ順にそれぞれ高電圧ＰＭＯＳ
トランジスタ１１９のソ−ス端子と高電圧ＮＭＯＳトラ
ンジスタ１２０及び高電圧ＮＭＯＳトランジスタ１２１
のソ−ス端子に印加された状態で、前記高電圧ＰＭＯＳ
トランジスタ１１９のゲ−ト端子にロ−状態のクロック
信号ＣＫ１が入力されれば、前記アナログ電圧Ｖ１が共
通ノ−ド１２２を通して出力される。
【００１９】その後、前記高電圧ＮＭＯＳトランジスタ
１２０のゲ−トにハイ状態のクロック信号ＣＫ２が入力
されれば、ソ−スとドレインが交替されてアナログ電圧
Ｖ２がドレインとソ−ス及び共通ノ−ド１２２を通して
出力され、その後、前記高電圧ＮＭＯＳトランジスタ１
２１のゲ−トにハイ状態のクロック信号ＣＫ３が入力さ
れれば、アナログ電圧Ｖ３が共通ノ−ド１２２を通して
出力される。即ち、クロック信号ＣＫの制御により三つ
のアナログ電圧Ｖ１，Ｖ２，Ｖ３が選択的に出力され
る。
１２０のゲ−トにハイ状態のクロック信号ＣＫ２が入力
されれば、ソ−スとドレインが交替されてアナログ電圧
Ｖ２がドレインとソ−ス及び共通ノ−ド１２２を通して
出力され、その後、前記高電圧ＮＭＯＳトランジスタ１
２１のゲ−トにハイ状態のクロック信号ＣＫ３が入力さ
れれば、アナログ電圧Ｖ３が共通ノ−ド１２２を通して
出力される。即ち、クロック信号ＣＫの制御により三つ
のアナログ電圧Ｖ１，Ｖ２，Ｖ３が選択的に出力され
る。
【００２０】そして、図５は本発明の第２実施例の４入
力プッシュプル型高電圧アナログマルチプレクサ回路で
あり、ソ−スにアナログ電圧Ｖ１を入力されゲ−トにク
ロック信号ＣＫ１を入力されドレインが共通ノ−ド１２
７に連結された高電圧ＰＭＯＳトランジスタ１２３と、
ソ−スにアナログ電圧Ｖ２を入力されゲ−トにクロック
信号ＣＫ２を入力されドレインが共通ノ−ド１２７に連
結された高電圧ＰＭＯＳトランジスタ１２４と、ソ−ス
にアナログ電圧Ｖ３を入力されゲ−トにクロック信号Ｃ
Ｋ３を入力されドレインが共通ノ−ド１２７に連結され
た高電圧ＮＭＯＳトランジスタ１２５と、ソ−スにアナ
ログ電圧Ｖ４を入力されゲ−トにクロック信号ＣＫ４を
入力されドレインが共通ノ−ド１２７に連結された高電
圧ＮＭＯＳトランジスタ１２６とより構成される。
力プッシュプル型高電圧アナログマルチプレクサ回路で
あり、ソ−スにアナログ電圧Ｖ１を入力されゲ−トにク
ロック信号ＣＫ１を入力されドレインが共通ノ−ド１２
７に連結された高電圧ＰＭＯＳトランジスタ１２３と、
ソ−スにアナログ電圧Ｖ２を入力されゲ−トにクロック
信号ＣＫ２を入力されドレインが共通ノ−ド１２７に連
結された高電圧ＰＭＯＳトランジスタ１２４と、ソ−ス
にアナログ電圧Ｖ３を入力されゲ−トにクロック信号Ｃ
Ｋ３を入力されドレインが共通ノ−ド１２７に連結され
た高電圧ＮＭＯＳトランジスタ１２５と、ソ−スにアナ
ログ電圧Ｖ４を入力されゲ−トにクロック信号ＣＫ４を
入力されドレインが共通ノ−ド１２７に連結された高電
圧ＮＭＯＳトランジスタ１２６とより構成される。
【００２１】そして、前記アナログ電圧の大きさがＶ
１，Ｖ２，Ｖ３，Ｖ４の大きさ順に入力される場合、最
も高い電圧Ｖ１の印加された高電圧ＰＭＯＳトランジス
タ１２３と最も低い電圧Ｖ４の印加された高電圧ＮＭＯ
Ｓトランジスタ１２６はそれぞれ単方向性ＲＥＳＵＲＦ
ＬＤＭＯＳトランジスタより構成し、高電圧ＰＭＯＳ
トランジスタ１２４と高電圧ＮＭＯＳトランジスタ１２
５はそれぞれ両方向性ＲＥＳＵＲＦ ＥＤＭＯＳトラン
ジスタより構成される。このように構成された本発明の
第２実施例の４入力プッシュプル型高電圧アナログマル
チプレクサ回路の動作を参照して説明すれば次の通りで
ある。
１，Ｖ２，Ｖ３，Ｖ４の大きさ順に入力される場合、最
も高い電圧Ｖ１の印加された高電圧ＰＭＯＳトランジス
タ１２３と最も低い電圧Ｖ４の印加された高電圧ＮＭＯ
Ｓトランジスタ１２６はそれぞれ単方向性ＲＥＳＵＲＦ
ＬＤＭＯＳトランジスタより構成し、高電圧ＰＭＯＳ
トランジスタ１２４と高電圧ＮＭＯＳトランジスタ１２
５はそれぞれ両方向性ＲＥＳＵＲＦ ＥＤＭＯＳトラン
ジスタより構成される。このように構成された本発明の
第２実施例の４入力プッシュプル型高電圧アナログマル
チプレクサ回路の動作を参照して説明すれば次の通りで
ある。
【００２２】まず、前記アナログ電圧がＶ１，Ｖ２，Ｖ
３，Ｖ４の大きさ順にそれぞれ高電圧ＰＭＯＳトランジ
スタ１２３，１２４のソ−スと高電圧ＮＭＯＳトランジ
スタ１２５，１２６のソ−スに印加されれば、前記単方
向性高電圧ＰＭＯＳトランジスタ１２３と両方向性高電
圧ＰＭＯＳトランジスタ１２４はゲ−トに印加されるロ
−状態のクロック信号ＣＫ１，ＣＫ２に応じてそれぞれ
アナログ電圧Ｖ１，Ｖ２のうち一つを共通ノ−ド１２７
を通して出力し、前記両方向性高電圧ＮＭＯＳトランジ
スタ１２５と単方向性高電圧ＮＭＯＳトランジスタ１２
６はゲ−トに印加されるハイ状態のクロック信号ＣＫ
３，ＣＫ４に応じてそれぞれアナログ電圧Ｖ３，Ｖ４を
共通ノ−ド１２７を通して出力する。即ち、クロック信
号ＣＫの制御により四つのアナログ電圧Ｖ１，Ｖ２，Ｖ
３，Ｖ４から一つのアナログ電圧が選択されて出力され
る。
３，Ｖ４の大きさ順にそれぞれ高電圧ＰＭＯＳトランジ
スタ１２３，１２４のソ−スと高電圧ＮＭＯＳトランジ
スタ１２５，１２６のソ−スに印加されれば、前記単方
向性高電圧ＰＭＯＳトランジスタ１２３と両方向性高電
圧ＰＭＯＳトランジスタ１２４はゲ−トに印加されるロ
−状態のクロック信号ＣＫ１，ＣＫ２に応じてそれぞれ
アナログ電圧Ｖ１，Ｖ２のうち一つを共通ノ−ド１２７
を通して出力し、前記両方向性高電圧ＮＭＯＳトランジ
スタ１２５と単方向性高電圧ＮＭＯＳトランジスタ１２
６はゲ−トに印加されるハイ状態のクロック信号ＣＫ
３，ＣＫ４に応じてそれぞれアナログ電圧Ｖ３，Ｖ４を
共通ノ−ド１２７を通して出力する。即ち、クロック信
号ＣＫの制御により四つのアナログ電圧Ｖ１，Ｖ２，Ｖ
３，Ｖ４から一つのアナログ電圧が選択されて出力され
る。
【００２３】そして、図６は本発明の第３実施例のディ
スプレイ駆動用ＬＳＩのように多段の高電圧アナログマ
ルチプレクサを要する場合に階層構造を有する４入力高
電圧アナログマルチプレクサアレイ回路を具現した場合
であり、外部から入力されるクロック信号ＣＫ４，ＣＫ
５に応じてアナログ電圧Ｖ３，Ｖ４のうち一つを選択し
て出力するパスゲ−ト型共通マルチプレクサ１００と、
共通ソ−スラインＣＳＬ３を通して前記共通マルチプレ
クサ１００の出力と共通ソ−スラインＣＳＬ１，ＣＳＬ
２を通してアナログ電圧Ｖ１，Ｖ２をそれぞれ入力され
てゲ−トに印加されるクロック信号ＣＫ１，ＣＫ２，Ｃ
Ｋ３に応じて一つのアナログ電圧を選択的に出力するマ
ルチプレクサアレイ部２００とより構成される。
スプレイ駆動用ＬＳＩのように多段の高電圧アナログマ
ルチプレクサを要する場合に階層構造を有する４入力高
電圧アナログマルチプレクサアレイ回路を具現した場合
であり、外部から入力されるクロック信号ＣＫ４，ＣＫ
５に応じてアナログ電圧Ｖ３，Ｖ４のうち一つを選択し
て出力するパスゲ−ト型共通マルチプレクサ１００と、
共通ソ−スラインＣＳＬ３を通して前記共通マルチプレ
クサ１００の出力と共通ソ−スラインＣＳＬ１，ＣＳＬ
２を通してアナログ電圧Ｖ１，Ｖ２をそれぞれ入力され
てゲ−トに印加されるクロック信号ＣＫ１，ＣＫ２，Ｃ
Ｋ３に応じて一つのアナログ電圧を選択的に出力するマ
ルチプレクサアレイ部２００とより構成される。
【００２４】前記パスゲ−ト型共通マルチプレクサ１０
０は、ソ−スにアナログ電圧Ｖ３が入力されゲ−トにク
ロック信号ＣＫ４が入力されドレインは共通ノ−ド１３
４を通して共通ソ−スラインＣＳＬ３と連結された両方
向性高電圧ＮＭＯＳトランジスタ１３２と、ソ−スにア
ナログ電圧Ｖ４が入力されゲ−トにクロック信号ＣＫ５
が入力されドレインは共通ノ−ド１３４を通して共通ソ
−スラインＣＳＬ３と連結された両方向性高電圧ＮＭＯ
Ｓトランジスタ１３３とより構成される。そして、前記
マルチプレクサアレイ部２００は複数個の３入力プッシ
ュプル型高電圧アナログマルチプレクサＭＵＸ１〜ＭＵ
Ｘｎより構成され、そのうちマルチプレクサＭＵＸ１
は、ソ−スはアナログ電圧Ｖ１の印加される共通ソ−ス
ラインＣＳＬ１に連結されゲ−トにクロック信号ＣＫ１
を入力されドレインは共通ノ−ド１２９に連結された高
電圧ＰＭＯＳトランジスタ１２８と、ソ−スはアナログ
電圧Ｖ２の印加される共通ソ−スラインＣＳＬ２に連結
されゲ−トにクロック信号ＣＫ２を入力されドレインが
共通ノ−ド１２９に連結された高電圧ＮＭＯＳトランジ
スタ１３０と、ドレインが共通ノ−ド１２９に接続され
ゲ−トにクロック信号ＣＫ３を入力されソ−スは前記共
通ソ−スラインＣＳＬ３に連結された高電圧ＮＭＯＳト
ランジスタ１３１とより構成される。
０は、ソ−スにアナログ電圧Ｖ３が入力されゲ−トにク
ロック信号ＣＫ４が入力されドレインは共通ノ−ド１３
４を通して共通ソ−スラインＣＳＬ３と連結された両方
向性高電圧ＮＭＯＳトランジスタ１３２と、ソ−スにア
ナログ電圧Ｖ４が入力されゲ−トにクロック信号ＣＫ５
が入力されドレインは共通ノ−ド１３４を通して共通ソ
−スラインＣＳＬ３と連結された両方向性高電圧ＮＭＯ
Ｓトランジスタ１３３とより構成される。そして、前記
マルチプレクサアレイ部２００は複数個の３入力プッシ
ュプル型高電圧アナログマルチプレクサＭＵＸ１〜ＭＵ
Ｘｎより構成され、そのうちマルチプレクサＭＵＸ１
は、ソ−スはアナログ電圧Ｖ１の印加される共通ソ−ス
ラインＣＳＬ１に連結されゲ−トにクロック信号ＣＫ１
を入力されドレインは共通ノ−ド１２９に連結された高
電圧ＰＭＯＳトランジスタ１２８と、ソ−スはアナログ
電圧Ｖ２の印加される共通ソ−スラインＣＳＬ２に連結
されゲ−トにクロック信号ＣＫ２を入力されドレインが
共通ノ−ド１２９に連結された高電圧ＮＭＯＳトランジ
スタ１３０と、ドレインが共通ノ−ド１２９に接続され
ゲ−トにクロック信号ＣＫ３を入力されソ−スは前記共
通ソ−スラインＣＳＬ３に連結された高電圧ＮＭＯＳト
ランジスタ１３１とより構成される。
【００２５】前記アナログ電圧の大きさがＶ１，Ｖ３，
Ｖ４，Ｖ２の大きさ順に入力される場合、最も高い電圧
Ｖ１の印加された高電圧ＰＭＯＳトランジスタ１２８と
最も低い電圧Ｖ２の印加された高電圧ＮＭＯＳトランジ
スタ１２６はそれぞれ単方向性ＲＥＳＵＲＦ ＬＤＭＯ
Ｓトランジスタより構成し、電圧の大きさがそれぞれＶ
３，Ｖ４の高電圧ＰＭＯＳトランジスタ１２４と高電圧
ＮＭＯＳトランジスタ１２５はそれぞれ両方向性ＲＥＳ
ＵＲＦ ＥＤＭＯＳトランジスタより構成される。そし
て、マルチプレクサＭＵＸ２〜ＭＵＸｎの構成は前記マ
ルチプレクサＭＵＸ１の構成と同様である。
Ｖ４，Ｖ２の大きさ順に入力される場合、最も高い電圧
Ｖ１の印加された高電圧ＰＭＯＳトランジスタ１２８と
最も低い電圧Ｖ２の印加された高電圧ＮＭＯＳトランジ
スタ１２６はそれぞれ単方向性ＲＥＳＵＲＦ ＬＤＭＯ
Ｓトランジスタより構成し、電圧の大きさがそれぞれＶ
３，Ｖ４の高電圧ＰＭＯＳトランジスタ１２４と高電圧
ＮＭＯＳトランジスタ１２５はそれぞれ両方向性ＲＥＳ
ＵＲＦ ＥＤＭＯＳトランジスタより構成される。そし
て、マルチプレクサＭＵＸ２〜ＭＵＸｎの構成は前記マ
ルチプレクサＭＵＸ１の構成と同様である。
【００２６】このように構成された本発明の第３実施例
を図６を参照して説明すれば次の通りである。まず、入
力されるアナログ電圧の大きさがＶ１，Ｖ３，Ｖ４，Ｖ
２の大きさ順に印加されるとき、共通マルチプレクサ１
００は前記両方向高電圧ＮＭＯＳトランジスタ１３２，
１３３のゲ−トに印加されるクロック信号ＣＫ４，ＣＫ
５に応じて入力されるアナログ電圧Ｖ３，Ｖ４のうち一
つを選択して共通ノ−ド１３４と共通ソ−スラインＣＳ
Ｌ３を通して前記マルチプレクサアレイ部２００に出力
する。
を図６を参照して説明すれば次の通りである。まず、入
力されるアナログ電圧の大きさがＶ１，Ｖ３，Ｖ４，Ｖ
２の大きさ順に印加されるとき、共通マルチプレクサ１
００は前記両方向高電圧ＮＭＯＳトランジスタ１３２，
１３３のゲ−トに印加されるクロック信号ＣＫ４，ＣＫ
５に応じて入力されるアナログ電圧Ｖ３，Ｖ４のうち一
つを選択して共通ノ−ド１３４と共通ソ−スラインＣＳ
Ｌ３を通して前記マルチプレクサアレイ部２００に出力
する。
【００２７】引き続き、前記マルチプレクサアレイ部２
００の複数個の３入力プッシュプル型高電圧アナログマ
ルチプレクサＭＵＸ１〜ＭＵＸｎはゲ−トに印加される
クロック信号ＣＫに応じて共通ソ−スラインＣＳＬ３を
通して入力された共通マルチプレクサ１００の出力と前
記共通ソ−スラインＣＳＬ１，ＣＳＬ２を通して入力さ
れるアナログ電圧Ｖ１，Ｖ２のうち一つを選択して各出
力端子ＯＵＴ１〜ＯＵＴｎに出力する。そして、前記複
数個の３入力プッシュプル型高電圧アナログマルチプレ
クサＭＵＸ１〜ＭＵＸｎの動作は本発明の第１実施例の
動作と同一なので、その説明は省略する。
００の複数個の３入力プッシュプル型高電圧アナログマ
ルチプレクサＭＵＸ１〜ＭＵＸｎはゲ−トに印加される
クロック信号ＣＫに応じて共通ソ−スラインＣＳＬ３を
通して入力された共通マルチプレクサ１００の出力と前
記共通ソ−スラインＣＳＬ１，ＣＳＬ２を通して入力さ
れるアナログ電圧Ｖ１，Ｖ２のうち一つを選択して各出
力端子ＯＵＴ１〜ＯＵＴｎに出力する。そして、前記複
数個の３入力プッシュプル型高電圧アナログマルチプレ
クサＭＵＸ１〜ＭＵＸｎの動作は本発明の第１実施例の
動作と同一なので、その説明は省略する。
【００２８】次に、図７は本発明の第４実施例で、ディ
スプレイ駆動用ＬＳＩのように多段の高電圧アナログマ
ルチプレクサを要する場合、４入力アナログ入力を有す
る高電圧マルチプレクサを具現したものであり、ゲ−ト
に入力されるクロック信号ＣＫ５，ＣＫ６に応じて外部
から入力されるアナログ電圧Ｖ３，Ｖ４を選択的に出力
するパスゲ−ト型第１マルチプレクサ３０１と該第１マ
ルチプレクサ３０１の出力と外部から入力されるアナロ
グ電圧Ｖ２を入力されてゲ−トに入力するクロック信号
ＣＫ３，ＣＫ４に応じて選択的に出力するパスゲ−ト型
第２マルチプレクサ３０２より構成された共通マルチプ
レクサ３００と、その共通マルチプレクサ３００の出力
を共通ソ−スラインＣＬ２を通して入力されて共通ソ−
スラインＣＳＬ１を通してアナログ電圧Ｖ１をそれぞれ
入力されてゲ−トに印加されるクロック信号ＣＫに応じ
てアナログ電圧を選択して出力するマルチプレクサアレ
イ部４００とより構成される。
スプレイ駆動用ＬＳＩのように多段の高電圧アナログマ
ルチプレクサを要する場合、４入力アナログ入力を有す
る高電圧マルチプレクサを具現したものであり、ゲ−ト
に入力されるクロック信号ＣＫ５，ＣＫ６に応じて外部
から入力されるアナログ電圧Ｖ３，Ｖ４を選択的に出力
するパスゲ−ト型第１マルチプレクサ３０１と該第１マ
ルチプレクサ３０１の出力と外部から入力されるアナロ
グ電圧Ｖ２を入力されてゲ−トに入力するクロック信号
ＣＫ３，ＣＫ４に応じて選択的に出力するパスゲ−ト型
第２マルチプレクサ３０２より構成された共通マルチプ
レクサ３００と、その共通マルチプレクサ３００の出力
を共通ソ−スラインＣＬ２を通して入力されて共通ソ−
スラインＣＳＬ１を通してアナログ電圧Ｖ１をそれぞれ
入力されてゲ−トに印加されるクロック信号ＣＫに応じ
てアナログ電圧を選択して出力するマルチプレクサアレ
イ部４００とより構成される。
【００２９】前記共通マルチプレクサ３００の第１マル
チプレクサ３０１は、ソ−スにアナログ電圧Ｖ３が入力
されゲ−トにクロック信号ＣＫ５が入力されドレインは
共通ノ−ド１４１と連結された両方向性高電圧ＮＭＯＳ
トランジスタ１３９と、ソ−スにアナログ電圧Ｖ４が入
力されゲ−トにクロック信号ＣＫ６が入力されドレイン
は共通ノ−ド１４１と連結された両方向性高電圧ＮＭＯ
Ｓトランジスタ１４０とより構成され、第２マルチプレ
クサ３０２は、ソ−スが前記共通ノ−ド１４１に連結さ
れゲ−トにクロック信号ＣＫ４が入力されドレインは共
通ノ−ド１４４に連結された両方向性高電圧ＮＭＯＳト
ランジスタ１４２と、ソ−スにアナログ電圧Ｖ２が入力
されゲ−トにクロック信号ＣＫ３が入力されドレインは
共通ノ−ド１４４と連結された両方向性高電圧ＮＭＯＳ
トランジスタ１４３とより構成される。
チプレクサ３０１は、ソ−スにアナログ電圧Ｖ３が入力
されゲ−トにクロック信号ＣＫ５が入力されドレインは
共通ノ−ド１４１と連結された両方向性高電圧ＮＭＯＳ
トランジスタ１３９と、ソ−スにアナログ電圧Ｖ４が入
力されゲ−トにクロック信号ＣＫ６が入力されドレイン
は共通ノ−ド１４１と連結された両方向性高電圧ＮＭＯ
Ｓトランジスタ１４０とより構成され、第２マルチプレ
クサ３０２は、ソ−スが前記共通ノ−ド１４１に連結さ
れゲ−トにクロック信号ＣＫ４が入力されドレインは共
通ノ−ド１４４に連結された両方向性高電圧ＮＭＯＳト
ランジスタ１４２と、ソ−スにアナログ電圧Ｖ２が入力
されゲ−トにクロック信号ＣＫ３が入力されドレインは
共通ノ−ド１４４と連結された両方向性高電圧ＮＭＯＳ
トランジスタ１４３とより構成される。
【００３０】前記マルチプレクサアレイ部４００は複数
個の２入力プッシュプル型高電圧アナログマルチプレク
サＭＵＸ１〜ＭＵＸｎより構成され、マルチプレクサＭ
ＵＸ１はソ−スがアナログ電圧Ｖ１の印加される共通ソ
−スラインＣＳＬ１に連結されゲ−トにクロック信号Ｃ
Ｋ１を入力されドレインが共通ノ−ド１４６に連結され
た単方向性高電圧ＰＭＯＳトランジスタ１４５と、ソ−
スは共通ソ−スラインＣＳＬ２を通して前記共通マルチ
プレクサ３００の出力を入力されゲ−トにクロック信号
ＣＫ２を入力されドレインが共通ノ−ド１４６に連結さ
れた両方向性高電圧ＮＭＯＳトランジスタ１４７とより
構成される。
個の２入力プッシュプル型高電圧アナログマルチプレク
サＭＵＸ１〜ＭＵＸｎより構成され、マルチプレクサＭ
ＵＸ１はソ−スがアナログ電圧Ｖ１の印加される共通ソ
−スラインＣＳＬ１に連結されゲ−トにクロック信号Ｃ
Ｋ１を入力されドレインが共通ノ−ド１４６に連結され
た単方向性高電圧ＰＭＯＳトランジスタ１４５と、ソ−
スは共通ソ−スラインＣＳＬ２を通して前記共通マルチ
プレクサ３００の出力を入力されゲ−トにクロック信号
ＣＫ２を入力されドレインが共通ノ−ド１４６に連結さ
れた両方向性高電圧ＮＭＯＳトランジスタ１４７とより
構成される。
【００３１】そして、マルチプレクサＭＵＸ２〜ＭＵＸ
ｎの構成は前記マルチプレクサＭＵＸ１の構成と同様で
ある。このように構成された本発明の第４実施例を図７
を参照して説明すれば次の通りである。まず、入力され
るアナログ電圧の大きさがＶ１，Ｖ３，Ｖ４，Ｖ２の大
きさ順に印加されるとき、共通マルチプレクサ３００内
のパスゲ−ト型第１マルチプレクサ３０１は前記両方向
高電圧ＮＭＯＳトランジスタ１３９，１４０のゲ−トに
印加されるクロック信号ＣＫ５，ＣＫ６に応じて入力さ
れるアナログ電圧Ｖ３，Ｖ４のうち一つを選択して共通
ノ−ド１４１を通してパスゲ−ト型第２マルチプレクサ
３０２の一側入力端子に出力し、そのパスゲ−ト型第２
マルチプレクサ３０２は前記ゲ−トに印加されるクロッ
ク信号ＣＫ３，ＣＫ４に応じて両方向性高電圧ＮＭＯＳ
トランジタ１４２のソ−スに印加されるパスゲ−ト型第
１マルチプレクサ３０１の出力と両方向性高電圧ＮＭＯ
Ｓトランジスタ１４３のソ−スに入力されるアナログ電
圧Ｖ２のうち一つを共通ノ−ド１４４と共通ソ−スライ
ンＣＳＬ２を通して前記マルチプレクサアレイ部４００
の複数個の２入力プッシュプル型高電圧アナログマルチ
プレクサＭＵＸ１〜ＭＵＸｎにそれぞれ出力する。
ｎの構成は前記マルチプレクサＭＵＸ１の構成と同様で
ある。このように構成された本発明の第４実施例を図７
を参照して説明すれば次の通りである。まず、入力され
るアナログ電圧の大きさがＶ１，Ｖ３，Ｖ４，Ｖ２の大
きさ順に印加されるとき、共通マルチプレクサ３００内
のパスゲ−ト型第１マルチプレクサ３０１は前記両方向
高電圧ＮＭＯＳトランジスタ１３９，１４０のゲ−トに
印加されるクロック信号ＣＫ５，ＣＫ６に応じて入力さ
れるアナログ電圧Ｖ３，Ｖ４のうち一つを選択して共通
ノ−ド１４１を通してパスゲ−ト型第２マルチプレクサ
３０２の一側入力端子に出力し、そのパスゲ−ト型第２
マルチプレクサ３０２は前記ゲ−トに印加されるクロッ
ク信号ＣＫ３，ＣＫ４に応じて両方向性高電圧ＮＭＯＳ
トランジタ１４２のソ−スに印加されるパスゲ−ト型第
１マルチプレクサ３０１の出力と両方向性高電圧ＮＭＯ
Ｓトランジスタ１４３のソ−スに入力されるアナログ電
圧Ｖ２のうち一つを共通ノ−ド１４４と共通ソ−スライ
ンＣＳＬ２を通して前記マルチプレクサアレイ部４００
の複数個の２入力プッシュプル型高電圧アナログマルチ
プレクサＭＵＸ１〜ＭＵＸｎにそれぞれ出力する。
【００３２】その後、前記マルチプレクサアレイ部４０
０の複数個の２入力プッシュプル高電圧アナログマルチ
プレクサＭＵＸ１〜ＭＵＸｎはゲ−トに印加されるクロ
ック信号ＣＫに応じて共通ソ−スラインＣＳＬ２を通し
て入力された共通マルチプレクサ３００の出力と前記共
通ソ−スラインＣＳＬ１を通して入力されるアナログ電
圧Ｖ１を選択して各出力端子ＯＵＴ１〜ＯＵＴｎに出力
する。
０の複数個の２入力プッシュプル高電圧アナログマルチ
プレクサＭＵＸ１〜ＭＵＸｎはゲ−トに印加されるクロ
ック信号ＣＫに応じて共通ソ−スラインＣＳＬ２を通し
て入力された共通マルチプレクサ３００の出力と前記共
通ソ−スラインＣＳＬ１を通して入力されるアナログ電
圧Ｖ１を選択して各出力端子ＯＵＴ１〜ＯＵＴｎに出力
する。
【００３３】
【発明の効果】以上、説明した本発明は従来のＲＥＳＵ
ＲＦ ＬＤＭＯＳ素子でソ−スとドレインの両側にドリ
フト領域を設けて高電圧のアナログ信号が入力されると
き、ドレインとソ−スが交替されうる両方向性ＲＥＳＵ
ＲＦ ＥＤＭＯＳ素子を具現し、その両方向性ＲＥＳＵ
ＲＦ ＥＤＭＯＳ素子を用いて３入力以上のプッシュプ
ル型高電圧アナログマルチプレクサをプッシュプル型、
パストランジスト型、プッシュプルとパストランジスタ
型を混合した形態に構成することにより安定した動作を
行う高電圧アナログマルチプレクサを具現し、ディスプ
レイドライバＬＳＩのように多段の高電圧マルチプレク
サが必要な場合、階層構造を有する高電圧マルチプレク
サを具現して各段の高電圧素子の数と与えられたチップ
の抵抗値に対してＬＳＩチップの大きさを縮め、そのＬ
ＳＩチップに対するチップの抵抗値を減らすことができ
る。
ＲＦ ＬＤＭＯＳ素子でソ−スとドレインの両側にドリ
フト領域を設けて高電圧のアナログ信号が入力されると
き、ドレインとソ−スが交替されうる両方向性ＲＥＳＵ
ＲＦ ＥＤＭＯＳ素子を具現し、その両方向性ＲＥＳＵ
ＲＦ ＥＤＭＯＳ素子を用いて３入力以上のプッシュプ
ル型高電圧アナログマルチプレクサをプッシュプル型、
パストランジスト型、プッシュプルとパストランジスタ
型を混合した形態に構成することにより安定した動作を
行う高電圧アナログマルチプレクサを具現し、ディスプ
レイドライバＬＳＩのように多段の高電圧マルチプレク
サが必要な場合、階層構造を有する高電圧マルチプレク
サを具現して各段の高電圧素子の数と与えられたチップ
の抵抗値に対してＬＳＩチップの大きさを縮め、そのＬ
ＳＩチップに対するチップの抵抗値を減らすことができ
る。
【図１】従来の２入力高電圧アナログマルチプレクサで
あり、（Ａ）は伝送ゲ−ト型高電圧アナログマルチプレ
クサ、（Ｂ）はパスゲ−ト型高電圧アナログマルチプレ
クサ、（Ｃ）はプッシュプル型高電圧アナログマルチプ
レクサである。
あり、（Ａ）は伝送ゲ−ト型高電圧アナログマルチプレ
クサ、（Ｂ）はパスゲ−ト型高電圧アナログマルチプレ
クサ、（Ｃ）はプッシュプル型高電圧アナログマルチプ
レクサである。
【図２】（Ａ）及び（Ｂ）は従来の高電圧ＲＥＳＵＲＦ
ＬＤＭＯＳトランジスタの断面図及び回路図である。
ＬＤＭＯＳトランジスタの断面図及び回路図である。
【図３】（Ａ）及び（Ｂ）は本発明の高電圧両方向性Ｒ
ＥＳＵＲＦ ＥＤＭＯＳトランジスタの断面図である。
ＥＳＵＲＦ ＥＤＭＯＳトランジスタの断面図である。
【図４】本発明の第１実施例のＲＥＳＵＲＦ ＥＤＭＯ
Ｓトランジスタを用いたプッシュプル型３入力高電圧ア
ナログマルチプレクサである。
Ｓトランジスタを用いたプッシュプル型３入力高電圧ア
ナログマルチプレクサである。
【図５】本発明の第２実施例のＲＥＳＵＲＦ ＥＤＭＯ
Ｓトランジスタを用いたプッシュプル型４入力高電圧ア
ナログマルチプレクサである。
Ｓトランジスタを用いたプッシュプル型４入力高電圧ア
ナログマルチプレクサである。
【図６】本発明の第３実施例のＲＥＳＵＲＦ ＥＤＭＯ
Ｓトランジスタを用いた高電圧アナログマルチプレクサ
アレイ回路である。
Ｓトランジスタを用いた高電圧アナログマルチプレクサ
アレイ回路である。
【図７】本発明の第４実施例のＲＥＳＵＲＦ ＥＤＭＯ
Ｓトランジスタを用いた高電圧アナログマルチプレクサ
アレイ回路である。
Ｓトランジスタを用いた高電圧アナログマルチプレクサ
アレイ回路である。
７．．．Ｐウェル ８．．．ｎウェル ９．．．チャネル領域 １０．．ソ−ス領域 １１．．ドレイン領域 １２，１３，１４．．フィ−ルド酸化膜 １５．．ｎ+ ド−ピング領域 １６．．Ｐ+ ド−ピング領域 １７．．Ｐ+ ボディコンタクト端子 １８．．ｎ+ ボディコンタクト端子 １９．．ソ−ス／ドレインコンタクト端子 ２０．．ドレイン／ソ−スコンタクト端子 ２１．．ドリフト領域 ２２．．ゲ−ト酸化膜 ２３．．ポリシリコンゲ−ト ２４．．ゲ−トコンタクト端子 119, 123, 128, 135, 145, 148．．単方向性高電圧ＰＭ
ＯＳトランジスタ １２４．．両方向性高電圧ＰＭＯＳトランジスタ 120, 125, 131, 132, 133, 138, 139, 140, 142, 143,
147, 150．．両方向性高電圧ＮＭＯＳトランジスタ 121, 126, 130, 137．．単方向性高電圧ＮＭＯＳトラン
ジスタ 122, 127, 129, 134, 141, 144, 146, 149．．共通出力
ノ−ド １００，３００．．共通マルチプレクサ ２００，４００．．マルチプレクサアレイ部 ３０１，３０２．．パスゲ−ト型高電圧アナログマルチ
プレクサ ＭＵＸ１〜ＭＵＸｎ．．マルチプレクサ ＣＳＬ１，ＣＳＬ２，ＣＳＬ３．．共通ソ−スライン
ＯＳトランジスタ １２４．．両方向性高電圧ＰＭＯＳトランジスタ 120, 125, 131, 132, 133, 138, 139, 140, 142, 143,
147, 150．．両方向性高電圧ＮＭＯＳトランジスタ 121, 126, 130, 137．．単方向性高電圧ＮＭＯＳトラン
ジスタ 122, 127, 129, 134, 141, 144, 146, 149．．共通出力
ノ−ド １００，３００．．共通マルチプレクサ ２００，４００．．マルチプレクサアレイ部 ３０１，３０２．．パスゲ−ト型高電圧アナログマルチ
プレクサ ＭＵＸ１〜ＭＵＸｎ．．マルチプレクサ ＣＳＬ１，ＣＳＬ２，ＣＳＬ３．．共通ソ−スライン
Claims (8)
- 【請求項１】 Ｐ型シリコン基板上にＰ型不純物を拡散
してＰウェル領域を形成し、該Ｐウェル領域の表面に設
けたゲ−ト酸化膜を通してゲ−トコンタクト端子を連結
したポリシリコンゲ−トを備えたチャネル領域と、Ｐウ
ェル領域内でフィ−ルド酸化膜の間にＰ+ ボディコンタ
クト端子の連結されたＰ+ ド−ピング領域とフィ−ルド
酸化膜の間にソ−ス／ドレインコンタクト端子の連結さ
れたｎ + ド−ピング領域と該ｎ+ ド−ピング領域と前記
チャネル領域の間にドリフト領域の形成されたソ−ス領
域と、フィ−ルド酸化膜の間にＰ+ ボディコンタクト端
子の連結されたＰ+ ド−ピング領域とフィ−ルド酸化膜
の間にドレイン／ソ−スコンタクト端子の連結されたｎ
+ ド−ピング領域と該ｎ+ ド−ピング領域と前記チャネ
ル領域の間にドリフト領域を有するドレイン領域とより
なる高電圧ＮＭＯＳトランジスタと、 ｎ型シリコン基板上にｎ型不純物を拡散してｎウェル領
域を形成し、該ｎウェル領域の表面に設けたゲ−ト酸化
膜を通してゲ−トコンタクト端子を連結したポリシリコ
ンゲ−トを備えたチャネル領域と、ｎウェル領域内でフ
ィ−ルド酸化膜の間にｎ+ ボディコンタクト端子の連結
されたｎ+ ド−ピング領域とフィ−ルド酸化膜の間にソ
−ス／ドレインコンタクト端子の連結されたＰ+ ド−ピ
ング領域と該Ｐ+ ド−ピング領域と前記チャネル領域の
間にドリフト領域の形成されたソ−ス領域と、フィ−ル
ド酸化膜の間にｎ+ ボディコンタクト端子の連結された
ｎ + ド−ピング領域とフィ−ルド酸化膜の間にドレイン
／ソ−スコンタクト端子の連結されたＰ+ ド−ピング領
域と該Ｐ+ ド−ピング領域と前記チャネル領域の間にド
リフト領域を有するドレイン領域よりなる高電圧ＰＭＯ
Ｓトランジスタとよりなることを特徴とする高電圧ＲＥ
ＳＵＲＦ ＥＤＭＯＳトランジスタ。 - 【請求項２】 前記高電圧ＮＭＯＳトランジスタと高電
圧ＰＭＯＳトランジスタはソ−スとドレインは互いに交
替可能な両方向性ＲＥＳＵＲＦ ＥＤＭＯＳ素子である
ことを特徴とする請求項１記載の高電圧ＲＥＳＵＲＦ
ＥＤＭＯＳトランジスタ。 - 【請求項３】 三つ以上の入力を有する高電圧アナログ
マルチプレクサにおいて、入力信号のうち電圧レベルが
最も高い信号を入力されるトランジスタは単方向性高電
圧ＰＭＯＳトランジスタを使用し、電圧レベルが最も低
い信号を入力されるトランジスタは単方向性高電圧ＮＭ
ＯＳトランジスタを使用し、残り入力信号を受けるトラ
ンジスタは両方向性高電圧ＮＭＯＳトランジスタと両方
向性高電圧ＰＭＯＳトランジスタを使用してプッシュプ
ル型とパストランジスタ型及びプッシュプル型とパスト
ランジスタとを混合した形態の高電圧マルチプレクサを
構成することを特徴とする高電圧ＲＥＳＵＲＦ ＥＤＭ
ＯＳトランジスタを用いた高電圧アナログマルチプレク
サ回路。 - 【請求項４】 プッシュプル型高電圧マルチプレクサは
入力される電圧を高電圧と低電圧に分離して高電圧は高
電圧ＰＭＯＳトランジスタで入力され、低電圧は高電圧
ＮＭＯＳトランジスタで入力されるように構成すること
を特徴とする請求項３記載の高電圧ＲＥＳＵＲＦ ＥＤ
ＭＯＳトランジスタを用いた高電圧アナログマルチプレ
クサ回路。 - 【請求項５】 ディスプレイ駆動用ＬＳＩのように多段
の高電圧アナログマルチプレクサを要する場合におい
て、ゲ−トに印加されるクロック信号に応じて入力され
るアナログ電圧のうち一つを選択して出力する共通マル
チプレクサと、第３共通ソ−スラインを通して前記共通
マルチプレクサの出力を入力されて第１，第２共通ソ−
スラインを通して相異なるアナログ電圧を入力されて外
部から入力されるクロック信号に応じて一つのアナログ
電圧を選択して出力するマルチプレクサアレイ部とより
構成されることを特徴とする高電圧ＲＥＳＵＲＦ ＥＤ
ＭＯＳトランジスタを用いた高電圧アナログマルチプレ
クサアレイ回路。 - 【請求項６】 共通マルチプレクサは２入力パストラン
ジスタ型高電圧アナログマルチプレクサより構成し、マ
ルチプレクサアレイ部は複数個の３入力プッシュプル型
高電圧アナログマルチプレクサより構成することを特徴
とする請求項５記載の高電圧ＲＥＳＵＲＦ ＥＤＭＯＳ
トランジスタを用いた高電圧アナログマルチプレクサア
レイ回路。 - 【請求項７】 ３入力プッシュプル型高電圧アナログマ
ルチプレクサは、ソ−スは第３アナログ電圧の印加され
る第１共通ソ−スラインに連なりゲ−トは第３クロック
信号を入力されドレインは第２共通ノ−ドに連なる単方
向性高電圧ＰＭＯＳトランジスタと、ソ−スは第４アナ
ログ電圧の印加される第２共通ソ−スラインに連なりゲ
−トは第４クロック信号を入力されドレインは第２共通
ノ−ドに連なる単方向性高電圧ＮＭＯＳトランジスタ
と、ソ−スは第３共通ソ−スラインを通して前記共通マ
ルチプレクサの第１共通ノ−ドに連なりゲ−トは第５ク
ロック信号を入力されドレインは第２共通ノ−ドに連な
る両方向性高電圧ＮＭＯＳトランジスタとより構成され
ることを特徴とする請求項６記載の高電圧ＲＥＳＵＲＦ
ＥＤＭＯＳトランジスタを用いた高電圧アナログマル
チプレクサアレイ回路。 - 【請求項８】 共通マルチプレクサはそれぞれパストラ
ンジスタ型の第１マルチプレクサと第２マルチプレクサ
より構成され、マルチプレクサアレイ部は複数個の２入
力プッシュプル型高電圧アナログマルチプレクサより構
成されることを特徴とする請求項５記載の高電圧ＲＥＳ
ＵＲＦ ＥＤＭＯＳトランジスタを用いた高電圧アナロ
グマルチプレクサアレイ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950035381A KR100202635B1 (ko) | 1995-10-13 | 1995-10-13 | 리서프 이디모스 트랜지스터와 이를 이용한 고전압 아날로그의 멀티플렉서회로 |
| KR95P35381 | 1995-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09186242A true JPH09186242A (ja) | 1997-07-15 |
| JP3169333B2 JP3169333B2 (ja) | 2001-05-21 |
Family
ID=19430166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00270696A Expired - Lifetime JP3169333B2 (ja) | 1995-10-13 | 1996-01-11 | 両方向性の高電圧トランジスタを利用したアナログマルチプレクサ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5854566A (ja) |
| JP (1) | JP3169333B2 (ja) |
| KR (1) | KR100202635B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6160289A (en) | 2000-12-12 |
| US6559683B1 (en) | 2003-05-06 |
| KR100202635B1 (ko) | 1999-06-15 |
| KR970024170A (ko) | 1997-05-30 |
| US5854566A (en) | 1998-12-29 |
| JP3169333B2 (ja) | 2001-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010213 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080316 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090316 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100316 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110316 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120316 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130316 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140316 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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