CN1319137C - 提高表面降场型ldmos器件耐压的工艺 - Google Patents

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Abstract

本发明属半导体集成电路制造工艺技术领域，具体为一种提高表面降场(RESURF＝REduced SURface Field)型LDMOS器件关态击穿电压并同时保证开态导通电阻的工艺集成技术。具体是使场多晶区域覆盖有源区，N+扩散层在所有工艺完成以后其边缘与鸟嘴21边缘分离，分离距离为2～5微米，从而减小鸟嘴应力对漏端电场强度的影响，继而进一步提高晶体管关态击穿电压，这一方法对晶体管的开态导通电阻的影响非常有限，确保了晶体管的开态工作特性。

Description

提高表面降场型LDMOS器件耐压的工艺
技术领域
本发明属半导体集成电路制造工艺技术领域，具体为一种提高表面降场(RESURF＝REduced SURface Field)型LDMOS器件耐压的工艺。
背景技术
横向双扩散金属氧化物半导体(LDMOS＝Lateral Double-Diffused Metal OxideSemiconductor)器件因其耐高压特性而被广泛应用于智能功率集成电路(SPIC)中。关态耐压及导通电阻是表证LDMOS器件特性的重要指标，同时也是器件的工艺制造过程中所面临的一对矛盾。为进一步提高器件特性及解决所面临的矛盾，人们引入了表面降场(RESURF＝REduced SURface Field)型LDMOS器件的概念，得到了广泛的应用。图1为传统的双RESURF结构的LDMOS器件25的剖面示意图。其关态时的耐压工作原理如下：
当晶体管25栅电极1所加电压为0V，源电极2接地(从而源8与P体衬底9的外接出扩散层7均通过电极2接地)，即晶体管处于关断状态时，而漏端电极3上所加电压较小时，电压主要降落在P体衬底9与N-阱10所形成的PN结、P+顶层15与N-阱10所形成的PN结以及P-衬底11与N-阱10所形成的PN结上。当电压继续升高，外加电压在P体衬底9与N-阱10构成的PN结上所形成的耗尽层因为P体衬底9的掺杂浓度高于N-阱10而主要在N-阱10一方扩展。由于N-阱为较淡掺杂浓度，故电场较小，这也是通常LDMOS器件能耐高电压的原因。但当漏端电极电压3所加电压继续增大(如＞100V)时，由于P体衬底9与N-阱10所形成的PN结在P体衬底9转角点12处的电场强度将高于其他各处的电场，并随电压的增大而增大，使普通LDMOS晶体管极有可能首先在此处发生击穿。而对图1所显示的RESURF结构的LDMOS晶体管25，因为P+顶层15与N-阱10所形成的PN结16以及P-衬底11与N-阱10所形成的PN结13的存在，使两个PN结所形成的耗尽区同时在N-阱10内相向扩展，并在点12处的电场达到最大击穿电场前将整个N-阱全部耗尽。这使P体衬底9与N-阱10所形成的PN结电场峰值下拉，从而降低点12处的电场。使晶体管的关态耐压得到进一步的提高。这也就是RESURF结构的LDMOS器件耐压较之普通LDMOS器件耐压更高的原因。其中，栅多晶4在场氧化层6上的覆盖可以有助于减缓P体衬底9与N-阱10所形成的PN结在点12处的电场，而场多晶5则有助于减缓P+顶层15与N-阱10所形成的PN结在点17处的电场。然而，当电压继续增加(如＞500V)，漏端N+扩散区边缘点14处的电场则会随漏端电极3外加电压的增大而增大，其电场峰值在外加电压增加到一定程度时将高于点12处的电场峰值。此时，漏端电极边缘(即点14处)的电场将成为阻止高耐压晶体管关态击穿电压继续提高的重要因素。通常，特高耐压的LDMOS器件均采用LOCOS(LOCal Oxidation of Silicon)的隔离形式，即，在场区6与有源区20的边缘形成所谓的鸟嘴21。研究表明，由于漏端N+区域22位于鸟嘴21的边缘，而鸟嘴区域的应力(因氮化硅经热氧化而引入)则使电场强度增加。故如何减小鸟嘴应力对漏端电场强度的影响将成为进一步提高LDMOS晶体管耐压的重要因素。
发明内容
本发明的目的在于提出一种提高表面降场(RESURF＝REduced SURface Field)型LDMOS(LDMOS＝Lateral Double-Diffused Metal Oxide Semiconductor)器件耐压的工艺，以减小鸟嘴应力对漏端电场强度的影响，继而进一步提高晶体管关态击穿电压。这一方法对晶体管的开态导通电阻的影响非常有限，从而并不影响晶体管的开态特性。
本发明提出的提高表面降场型LDMOS器件关态击穿电压并同时保证开态导通电阻的工艺如图2所示，在表面降场型LDMOS器件中的场多晶区域18覆盖有源区20，N+扩散层22在所有工艺完成以后其边缘与鸟嘴21边缘分离。
上述N+扩散层22在所有工艺完成以后其边缘与鸟嘴21边缘分离距离Y一般为2～5微米，且Y＝X1-X2，其中X1为场多晶区域18覆盖有源区20的距离，X2为N+扩散层22因所有热工艺过程所致的横向扩散距离，X1、X2的数值可根据不同生产线和不同相关器件的工艺要求来确定。
本发明的原理是，通常在表面降场型LDMOS器件中漏端N+扩散层的形成是通过多晶图形自对准离子注入来完成，如果场多晶区域18对有源区20进行距离X1的覆盖，并使漏端N+扩散层22在所有工艺完成以后，即横向扩散(横向扩散距离X2)以后距鸟嘴21边缘的距离Y大于2微米，可以使N+区域在晶体管为关态且漏端电极3外加高电压情况下于漏端扩散区22所形成的电场峰值避开鸟嘴21形成过程中所引入的应力密集区，从而减缓电场强度，使关态耐压得以提高。强调N+扩散层22必须在所有工艺完成以后距鸟嘴21边缘的距离Y大于2微米是因为N+注入元素会因为工艺热过程而引入横向扩散X2，必须在场多晶板18对有源区20的覆盖X1中将这一横向扩散的长度X2考虑进去。保证漏端N+扩散层22在所有工艺完成以后，即注入元素横向扩散(横向扩散距离X2)以后距离鸟嘴21边缘的距离Y小于5微米是为使晶体管开态时的导通电阻的增加量非常有限，从而保证晶体管的开态工作特性。
本发明提供了一种在表面降场型LDMOS器件基础上进一步提高器件的关态耐压的工艺集成方法：通过表面降场型LDMOS器件中的场多晶区域1 8覆盖有源区20，N+扩散层22在所有工艺完成以后其边缘与鸟嘴21边缘分离，从而使漏端在高压下所形成的电场峰值避开鸟嘴边缘的应力密集区，继而进一步提高晶体管关态击穿电压；当这一覆盖距离保持在有限的范围时，晶体管的开态导通电阻的增加量也非常有限，从而开态工作特性得以保证。
附图说明
图1是传统表面降场型LDMOS器件25的剖面示意图。
图2是本发明实施方案的表面降场型LDMOS器件26的剖面示意图。
图3是本发明实施方案中器件26在N-阱10工艺完成以后的剖面示意图。
图4是本发明实施方案中器件26在P体衬底9及P+顶层15工艺完成以后的剖面示意图。
图5是本发明实施方案中器件26在场氧化区域6工艺完成以后的剖面示意图。
图6是本发明实施方案中器件26在多晶图形定义工艺完成后的剖面示意图。
图7是本发明实施方案中器件26在进行源漏N+区域离子注入工艺时的剖面示意图。
图8是本发明实施方案中器件26在进行源P+区域离子注入工艺时的剖面示意图。
图中标号：1为器件多晶栅电极，2为器件源与衬底(包括P体衬9底与P-衬底11)共接电极，3为器件漏端电极，4为栅多晶，5为传统表面降场型LDMOS器件25的场多晶，6为场区氧化层，7为衬底(包括P体衬底9与P-衬底11)的外接出端扩散层，8为器件源端N+扩散层，9为P体衬底，10为N-阱，11为P-衬底，12为P体衬底9与N-阱10所形成的PN结在P体衬底9转角处的部分，13为P-衬底11与N-阱10所形成的PN结，14为器件漏端扩散层靠鸟嘴一侧边缘，15为P+顶层，16为P+顶层15与N-阱10所形成的PN结，17为P+顶层15与N-阱10所形成的PN结靠器件漏端一侧边缘，18为本发明实施方案中的表面降场型LDMOS器件26的场多晶区域，19为栅氧化层，20为器件有源区域，21为器件漏端靠近器件栅4一侧的鸟嘴区域，22为器件漏端N+扩散层区域，23为一薄热氧化层，24为光刻胶，25为是传统表面降场型LDMOS器件，26为是本发明实施方案的表面降场型LDMOS器件，27为离子注入的元素As，28为离子注入的元素B，Y为为本发明实施方案中的表面降场型LDMOS器件26中N+扩散层22在所有工艺完成以后其边缘与鸟嘴21边缘分离的距离，X1为本发明实施方案中的表面降场型LDMOS器件26的场多晶区域18覆盖有源区20的距离，X2为为本发明实施方案中的表面降场型LDMOS器件26中N+扩散层22因所有热工艺过程所致的横向扩散距离。
具体实施方式
本发明的具体实施步骤如下：
1、在P-衬底11上热生长一二氧化硅薄膜。
2、对晶片进行光刻，用光刻胶掩蔽N-阱区域10以外的区域，并对整个晶片进行一定条件的N型杂质的离子注入。
3、用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶。
4、用热氧化及扩散的方法对注入的N型杂质进行热推进，使形成一定结深的N-阱10。
5、用腐蚀液方法(湿法)将晶片表面上的氧化层全部去除。去除氧化层后的晶体管剖面图如图3所示。
6、用热氧化的方法在晶片上生长一二氧化硅薄膜。
7、对晶片进行光刻，用光刻胶掩蔽P体衬底区域9以外的区域，并对整个晶片进行一定条件的P型杂质的离子注入。
8、用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶。
9、对晶片进行光刻，用光刻胶掩蔽P+顶层区域15以外的区域，并对整个晶片进行一定条件的P型杂质的离子注入。
10、用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶。
11、用纯氮气热扩散的方法对晶片进行热推进，使P体衬底区域9及P+顶层区域15的P型杂质经热过程后形成一定的结深分布。热扩散以后的晶体管剖面示意图如图4所示。
12、用低压化学汽象淀积(LPCVD)的方法在晶片表面淀积一层氮化硅薄膜。
13、对晶片进行光刻，用光刻胶掩蔽有源区20。并用等离子刻蚀的方法将光刻胶未掩蔽区域的氮化硅层去除。
14、用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶。
15、用热扩散及氧化的方法生长一氧化层。没有氮化硅层覆盖的区域内生长的氧化层较厚，即形成用于器件隔离的场氧化层6。
16、氮化硅薄膜上生长的氧化层较薄，用腐蚀液方法(湿法)予以去除。随后，用腐蚀液方法(湿法)去除氮化硅薄膜，并用腐蚀液方法(湿法)去除有源区域上的氧化层薄膜。至此，晶体管的剖面示意图如图5所示。
17、用热氧化的方法生长一二氧化硅薄膜，为牺牲氧化层。
18、用腐蚀液方法(湿法)去除步骤17中生长的二氧化硅薄膜。
19、用热氧化的方法生长一二氧化硅薄膜，为栅氧化层19。
20、用LPCVD方法淀积一多晶薄膜。
21、用三氯氧磷掺杂的方法对步骤20中淀积的多晶薄膜进行高浓度的磷掺杂。随后用腐蚀液方法(湿法)去除掺杂后表面的磷硅玻璃。
22、对晶片进行光刻，用光刻胶掩蔽多晶图形(包括栅多晶4及场多晶18区域以及多晶连线)。其中，光刻胶必须对有源区20进行一定距离的覆盖，例如6微米，在漏端N+扩散层22在所有工艺完成以后，即除去包括所有工艺步骤在内的所有热过程所致的横向扩散，使漏端N+扩散层22边缘距鸟嘴21边缘的距离在2微米或3.5微米或5微米。
23、用等离子刻蚀的方法将光刻胶未掩蔽区域的多晶去除。
24、用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶.至此，晶体管剖面示意图如图6所示。
25、对晶片进行光刻，用光刻胶掩蔽晶体管源端P+区域7，并对整个晶片进行一定条件的N型杂质的离子注入。注入时的晶体管剖面示意图如图7所示。
26、用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶。
27、对晶片进行光刻，用光刻胶掩蔽晶体管源漏N+区域8及22，并对整个晶片进行一定条件的P型杂质的离子注入。注入时的晶体管剖面示意图如图8所示。
28、用等离子去胶方法(干法)及腐蚀液方法(湿法)去除光刻胶。
29、用纯氮气热扩散的方法对晶片进行热退火。
30、完成以后所有后道工艺步骤，包括引线孔工艺模块、金属布线模块及钝化与压点工艺模块。这些工艺模块中的所有热过程都会对晶体管漏端N+形成横向扩散，即包括在步骤22中所述的横向扩散中。当所有工艺步骤完成之后，晶体管的剖面示意图如图2所示，其中引线孔、金属连线及钝化压点均做简化示意。至此，漏端N+扩散层22距鸟嘴21边缘的距离为分别2微米、3.5微米或5微米。均有良好的效果。

Claims (2)

1、一种提高表面降场型LDMOS器件耐压的工艺，其特征在于：表面降场型LDMOS器件中的场多晶区域(18)覆盖有源区(20)，N+扩散层(22)在注入元素横向扩散工艺完成以后其边缘与鸟嘴(21)边缘分离。
2、根据权利要求书1中所述的工艺，其特征是所述N+扩散层(22)在注入元素横向扩散工艺完成以后其边缘与鸟嘴(21)边缘分离的距离Y为2～5微米，且Y＝X1-X2，其中X1为场多晶区域(18)覆盖有源区(20)的长度，X2为N+扩散层22因所有热工艺过程所致的横向扩散距离。
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