DE3340567A1

DE3340567A1 - Spannungswandlerschaltung

Info

Publication number: DE3340567A1
Application number: DE19833340567
Authority: DE
Inventors: Shigeru Atsumi; Sumio Tokyo Tanaka
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-11-12
Filing date: 1983-11-09
Publication date: 1984-05-24
Also published as: US4574273A; DE3340567C2; JPS5990292A

Description

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Spannungswandlerschaltung

Die Erfindung betrifft eine Spannungswandlerschaltung, insbesondere zur Umwandlung oder Umsetzung eines Binärsignals in ein solches einer höheren Spannung. 15

Bei einem leistungslosen bzw. nicht-flüchtigen Halbleiterspeicher, der als Speicherzellen MOS-Transistoren mit freischrebendem bzw. erdfreien (floating) gate verwendet, wird für das Einschreiben von Daten eine höhere Spannung als eine normale Datenlesespannung benutzt. Letztere beträgt z.B. +5 V, während die Dateneinschreibspannung etwa +20 V beträgt.

Das Dateneinschreibsignal wird durch Spannungsumwandlung des Lesesignals erhalten.

Fig. 1 veranschaulicht eine Schaltung, die durch Abwandlung der Schaltung gemäß Fig. 4 von "ISSCC DIGEST OF TECHNICAL PAPERS", Februar 1982, S. 1983, zur Lieferung eines Binärsignals einer höheren Spannung erhalten wurde. Der Ausdruck "Binärsignal höherer Spannung" bezieht sich dabei auf ein Signal, bei dem eine einer logischen "0" entsprechende Spannung dieselbe ist wir diejenige entsprechend-einer logischen "0" des binären Eingangssignals, während eine Spannung

entsprechend einer logischen "1" höher ist als die jenige entsprechend der logischen "1" des binären Eingangssignals. Beim vorliegenden Beispiel sind eine Spannung entsprechend einer logischen "1" des binären Eingangssignals auf z.B. 5 V, eine Spannung entsprechend einer logischen "1" des Binärsignals höherer Spannung auf z.B. 21 V und eine Spannung entsprechend einer logischen "0" sowohl für das binäre Eingangssignal als auch für das Binärsignal höherer Spannung jeweils auf 0 V gesetzt.

Eine Spannung Vcc gemäß Fig. 1 ist als Stromversorgungsspannung für Datenauslesung auf +5 V gesetzt.

Eine Spannung Ppp als Versorgungsspannung für Dateneinschreibung ist auf +21 V gesetzt. Gemäß Fig. 1 wird ein Binärsignal S1 einem Inverter 11 eingegeben, der mit der Versorgungsspannung Vcc gespeist wird. Wenn das Binärsignal S auf eine logische "0" (Massepegel, d.h. 0 V) gesetzt wird, wird sein invertiertes Signal S auf eine logische "1" geführt (Spannung Vcc).

Das Signal Έ wird an die Sourceelektrode eines n-Kanal MOS-Transistors 12 angelegt, an dessen Gate normalerweise die Versorgungsspannung Vcc anliegt. Ein Schaltungspunkt (Verzweigung) 13, an welchen die Drainelektrode des MOS-Transistors 12 angeschlossen ist, liegt an einer Spannung (Vcc-Vth), die durch Subtrahieren einer Schwellenwertspannung Vth des MOS-Transistors 12 von der Versorgungsspannung Vcc erhalten wird. Die am Schaltungspunkt 13 liegende Spannung wird einem CMOS-Inverter 16 aufgeprägt, welcher die Versorgungsspannung Vpp abnimmt und aus einem p-Kanal-MOS-Transistor 14 sowie einem n-Kanal-MOS-Transistor 15 besteht. Wenn die Schwellenwertspannung des CMOS-

Inverters 16 entwurfsmäßig niedriger gewählt ist als die Spannung (Vcc-Vth), fällt eine an einer Spannungsaus gangsklemme 17, die mit der Ausgangsklemme des CMOS-Inverters 16 verbunden ist, anliegende Spannung auf 0 V ab. Dabei wird ein p-Kanal-MQS-Transistor 18, der zwischen eine mit der Versorgungsspannung Vpp beschickte Klemme und den Schaltungspunkt 13 eingeschaltet ist und der an seiner Gateelektrode die an der Ausgangsklemme 17 anliegende Spannung abnimmt, durchgeschaltet, so daß die Spannung am Schaltungspunkt 13 ansteigt. Wenn die Spannung am Schaltungspunkt 13 die Spannung (Vcc-Vth) übersteigt, sperrt der Transistor 12, und die Spannung am Schaltungspunkt 13 steigt auf die Spannung Vpp an. Letztere wird dann an die Gateelektrode des im CMOS-Inverters 16 enthaltenen p-Kanal-MOS-Transistors 14 angelegt, so daß dieser sperrt. Infolgedessen geht die Spannung an der Spannungsausgangsklemme 17 auf eine Größe nahe OV über.

In diesem Zustand nimmt das Binärsignal S den logischen Pegel "1" an. Das invertierte Ausgangssignal S des Inverters 11 geht auf den logischen Pegel "0".

Der MOS-Transistor 12 wird dann durchgeschaltet, so daß die Spannung am Schaltungspunkt 13 von der Spannung Vpp abfällt. Wenn die Spannung am Schaltungspunkt 13 unter die Schwellenwertspannung des CMOS-Inverters 16 abfällt, wird der Ausgangspegel des Inverters 16 invertiert, so daß die Spannung an der Ausgangsklemme 17 in Richtung auf die Spannung Vpp ansteigt. Dabei verringert sich die Stromzufuhrleistung des MOS-Transistors 18 ebenso wie die Spannung am Schaltungspunkt 13. Als Ergebnis wird die Spannung an der Spannungsausgangsklemme 17 schließlich auf die ♦

Spannung Vpp stabilisiert.

Zum unverzögerten Erhöhen der Spannung an der Ausgangsklemme 17 auf die Spannung Vpp muß die am Schaltungspunkt 13 anliegende Spannung unverzögert bzw. augenblicklich verringert werden. Zu diesem Zweck muß der Wirkleitwert (conductance) des MOS-Transistors 12 ausreichend größer sein als derjenige des MOS-Transistors 18.

Bei der Schaltung nach Fig. 1 kann aus dem binären Eingangssignal S ein Binärsignal höherer Spannung gewonnen werden.

Bei der bisherigen Schaltung nach Fig. 1 steigt die Spannung am Schaltungspunkt 13 unmittelbar nach dem Invertieren des Binärsignals vom logischen Pegel "1" auf den logischen Pegel ¹¹O" auf die Spannung (Vcc-Vth) an. Die Ansteuerleistung (driving capacity) des n-Kanal-MOS-Transistors 15 ist im Vergleich zu dem Fall, in welchem die Stromversorgungsspannung Vcc unmittelbar an seine Gateelektrode angelegt wird, unzureichend. Infolgedessen verlängert sich in nachteiliger Weise die Zeit, die nötig ist, um die Spannung an der Ausgangsklemme 17 auf 0 V zu führen. Dies wird dann von Bedeutung, wenn die bisherige Schaltung unter Bedingungen betrieben wird, bei denen die Stromversorgungsspannung Vcc verringertist. Neben diesem Nachteil wird die Spannung an der Ausgangsklemme 17 auf eine gegebene Größe stabilisiert, und sie kann nicht auf genau 0 V gesetzt werden, wenn die Versorgungsspannung Vcc nicht einwandfrei eingestellt (set) ist.

Um die Spannung am Schaltungspunkt 13 der bisherigen Schaltung unverzögert zu verringern, muß das Wirkleitwertverhältnis zwischen den Transistoren 12 und 18 auf eine vorbestimmte Größe oder darüber festgelegt werden. Aus diesem Grund ist diese bisherige Schaltung in nachteiliger Weise verschiedenen Konstruktions- und Fertigungseinschränkungen unterworfen.

Im Hinblick auf die geschilderten Gegebenheiten liegt damit der Erfindung die Aufgabe zugrunde, eine Spannungswandlerschaltung zu schaffen, mit welcher ein Massespannungspegel (0 V) eines Binärsignals höherer Spannung unabhängig von einem Stromversorgungs-Spannungsbereich unverzögert bzw. augenblicklich und in stabiler Weise erhalten werden kann und bei welcher die Konstruktions- und Fertigungseinschränkungen gemildert sind.

Diese Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Merkmale gelöst.

Gegenstand der Erfindung ist damit eine Spannungswandlerschaltung mit einem Eingang zur Abnahme eines binären Eingangssignals, einer mit dem Eingang verbundenen Torsteuereinheit zur Lieferung eines binären Ausgangssignals entsprechend dem binären Eingangssignals, einer mit der Torsteuereinheit verbundenen und zwei Eingangsklemmen aufweisenden Invertereinheit zur Umsetzung des von der Torsteuereinheit über erste und zweite Eingangsklemme gelieferten binären Ausgangssignal in ein Binärsignal höherer Spannung, wobei die Invertereinheit eine Ausgangsklemme zur Lieferung des umgesetzten Binärsignals höherer Spannung aufweist, einer an die erste Eingangsklemme der Inver-

tereinheit, deren Ausgangsklemme und eine Klemme, an welcher eine höhere Spannung anliegt, angeschlossenen Rückkopplungseinheit, um einen Spannungspegel eines Eingangssignals an der ersten Eingangskiemme der Invertereinheit auf eine höhere Spannung zu setzen oder zu bringen (to be set), wenn der Spannungspegel des Binärsignals höherer Spannung einen gegebenen Spannungspegel erreicht, und einer zwischen die Torsteuereinheit und die erste Eingangsklemme der Invertereinheit eingeschaltete Einrichtung zur elektrischen Trennung der Torsteuereinheit und der zweiten Eingangsklemme der Invertereinheit von der höheren Spannung.

Bei der erfindungsgemäßen Spannungswandlerschaltung kann der Massepegel des Ausgangssignals von der Spannungswandlerschaltung ohne Beeinflussung durch die Stromversorgungsspannung unverzögert stabilisiert werden. Außerdem können dabei die Konstruktions- und Fertigungseinschränkungen gemildert werden. Wenn die Spannungswandlerschaltung für die Einschreiboperation bei einem löschbaren PROM (EPROM) benutzt wird, läßt sich somit eine Dateneinschreibung mit hoher Geschwindigkeit durchführen.

Im folgenden ist eine bevorzugte Ausführungsform der Erfindung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Schaltbild einer bisherigen Spannungswandlerschaltung und

Fig. 2 ein Schaltbild einer Spannungwandlerschaltung

gemäß einer Ausführungsform der Erfindung. 35

yl /TO.

Das besondere Merkmal der Schaltung gemäß Fig. 2 besteht darin, daß die Gateelektrode eines n-Kanal-MOS-Transistors 15 nicht mit einem Schaltungspunkt 13, sondern mit der Ausgangsklemme eines Inverters I1 verbunden ist. Bei der Schaltung gemäß Fig. 2 sind die den Teilen von Fig. 1 entsprechenden Teile mit denselben Bezugsziffern wie vorher bezeichnet. Die erfindungsgemäße Spannungswandlerschaltung ist wie folgt aufgebaut: Die Source- oder Drainelektrode eines n-Kanal-MOS-Transistors 12 ist an die Ausgangsklemme des Inverters 11 angeschlossen, an die ein Binärsignal S angelegt wird. Die Gateelektrode des Transistors 12 ist mit einer Klemme verbunden, an welcher die Stromversorgungsspannung Vcc anliegt. Die Sourceelektrode eines p-Kanal-MOS-Transistors 14 ist mit einer Klemme verbunden, an welcher eine Stromversorgungsspannung Vpp anliegt, während seine Drainelektrode mit einer Spannungsausgangsklemme 17 und seine Gateelektrode mit einem Schaltungspunkt 13 verbunden sind, an den die Drain- oder Sourceelektrode des MOS-Transistors 12 angeschlossen ist. Die Drainelektrode eines n-Kanal-MOS-Transistors 15 ist mit der Spannungsausgangsklemme 17 verbunden, während seine Sourceelektrode mit einer Klemme, an der eine Massepegelspannung (0 V) anliegt, und seine Gateelektrode mit der Ausgangsklemme des Inverters 11 verbunden sind. Die Sourceelektrode eines p-Kanal-MOS-Transistors 18 ist mit einer Klemme verbunden, an welcher die Stromversorgungsspannung Vpp anliegt, während seine Drainelektrode mit dem Schaltungspunkt 13 verbunden ist und seine Gateelektrode an die Spannungsausgangsklemme 17 angeschlossen ist. Die Sperr-Gateelektroden (back gates) der MOS-Transistoren 12 und 15 sind mit Klemmen verbunden, an denen die Masse-,

pegelspannung anliegt. Die Sperr-Gateelektroden (back gates) der MOS-Transistoren 14 und 18 sind an Klemmen angeschlossen, an denen die Stromversorgungsspannung Vpp anliegt.

Wenn bei der erfindungsgemäßen Spannungswandlerschaltung das Binärsignal S auf den logischen Pegel "0" ge setzt ist, d.h. wenn ein invertiertes Signal S den logischen Pegel "1" besitzt, wird auf dieselbe Weise, wie bei der bisherigen Schaltung, eine Spannung am Schaltungspunkt 13 auf eine Spannung (Vcc - Vth) gesetzt bzw. geführt. In diesem Zustand bleibt der p-Kanal-MOS-Transistor 14 durchgeschaltet. Hierbei wird die dem logischen "1" entsprechende Spannung (d.h. die Spannung Vcc) unmittelbar an die Gateelektrode des n-Kanal-MOS-Transistors 15 angelegt, so daß dessen Ansteuerleistung (driving capacity) im Vergleich zur bisherigen Schaltung um eine der Schwellenwertspannung Vth entsprechende Spannung erhöht wird. Infolgedessen wird der MOS-Transistor 15 schnell durchgeschaltet. Die Spannung an der Spannungsausgangsklemme 17 verringert sich schneller als bei der bisherigen Schaltung auf 0 V. Der p-Kanal-MOS-Transistor 18 schaltet durch, so daß die Spannung am Schaltungspunkt 13 auf die Spannung Vpp ansteigt, während der p-Kanal-MOS-Transistor sperrt. Infolgedessen wird die Spannung an der Spannungsausgangsklemme 17 dicht an 0 V herangeführt.

Wenn dabei das Binärsignal S den logischen Pegel "1" besitzt, wird die Spannung Vcc von Anfang an an den n-Kanal-MOS-Transistor 15 angelegt. Die Spannung an der Ausgangsklemme 17 wird daher schnell auf 0 V gesetzt bzw. gebracht. Auch wenn die Stromversorgungs Spannung Vcc auf einen niedrigen Spannungspegel ge_#-

setzt ist, wird sie an die Gateelektrode des n-Kanal-MOS-Transistors 15 angelegt. Die Spannung an der Spannungsausgangsklemme 17 kann demzufolge über einen weiteren Bereich der Stromversorgungsspannung als bei der bisherigen Schaltung auf 0 V stabilisiert werden.

Es sei nun angenommen, daß das Binärsignal S auf den logischen Pegel "1" übergeht. Das invertierte Signal 's geht (dabei) auf den logischen Pegel "0" über. Der MOS-Transistor 12 schaltet durch, und die Spannung am Schaltungspunkt 13 fällt ab. Wenn diese Spannung die Schwellenwertspannung des p-Kanal-MOS-Transistors 14 unterschreitet, beginnt dieser durchzuschalten.

der
' Zwischenzeitlich wird/ n-Kanal-MOS-Transistor 15 mit einer höheren Geschwindigkeit als der MOS-Transistor 14 betätigt. Der n-Kanal-MOS-Transistor 15 sperrt unmittelbar nach dem übergang des Signals S auf den logischen Pegel "0". Wenn daher der MOS-Transistor 14 durchzuschalten beginnt, steigt die Spannung an der Ausgangsklemme 17 schnell in Richtung auf die Stromversorgungsspannung Vpp an. Der MOS-Transistor 18 sperrt augenblicklich, wodurch die Spannung am Schaltungspunkt 13 in Richtung auf 0 V verringert wird. Um unter diesen Bedingungen die Spannung am Schaltungspunkt 13 zu verringern und die Spannung an der Spannungsausgangsklemme 17 zu erhöhen, muß der Wirkleitwert des MOS-Transistors 12 größer sein als derjenige des MOS-Transistors 18. Der MOS-Transistor 15 wird jedoch nach Maßgabe einer Gate-Vorspannung von 0 V gesperrt, so daß der MOS-Transistor 18 schneller als bei der bisherigen Schaltung in den Sperrzustand versetzt wird. Aus diesem Grund kann ein Hochgeschwindigkeitsbetrieb auch dann gewähr leistet werden, wenn die Wirkleitwerte der MOS-»

BAD ORIGINAL

Transistoren 12 und 18 geringfügig variieren.

Bei der beschriebenen Ausführungsform wird der Inverter 11 als Torsteuereinheit (gate means) verwendet. Die Torsteuereinheit ist jedoch nicht auf diese Anordnung bechränkt. Beispielsweise kann für diesen Zweck auch ein UND-, NAND-, ODER- oder NOR-Glied, dessen Eingangsklemmen kurzgeschlossen sind, oder ein Puffer verwendet werden. Bei Verwendung eines UND- oder ODER-Glieds liefert jedoch die Spannungswandlerschaltung eine Binärsignal höherer Spannung, das in Bezug auf das binäre Eingangssignal invertiert ist.

Bei der beschriebenen Ausführungsform werden p-Kanal- und n-Kanal-MOS-Transistoren als Invertereinheit, ein p-Kanal-MOS-Transistor als Rückkopplungseinheit und ein n-Kanal-MOS-Transistor als Trenneinheit verwendet.

Die Invertereinheit und die Trenneinheit sind jedoch nicht auf die beschriebene Anordnung beschränkt. Beispielsweise können die Kanaltypen der MOS-Transistoren umgekehrt sein, oder es kann ein bipolarer Transistor verwendet werden.

Bei der beschriebenen Ausführungsform sind weiterhin die Stromversorgungsspannug Vcc auf etwa +5 V und die Stromversorgungsspannung Vpp auf etwa 21 V eingestellt. Die Spannungen sind jedoch nicht auf diese Werte beschränkt. Neben der Verwendung für die erwähnte EPROM-Einschreibschaltungsanordnung kann die erfindungsgemäße Spannungswandlerschaltung auf eine beliebige Schaltungsanordnung angewandt werden, um ein binäres Eingangssignal in ein Binärsignal einer höheren

Spannung umzuwandeln. ,

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Claims

Patentansprüche

(j). Spannungswandlerschaltung mit einem Eingang zur Abnahme eines binären Eingangssignals, einer an den Eingang angeschlossenen TorSteuereinheit (gate means) zur Lieferung eines binären Ausgangssignals entsprechend dem binären Eingangssignal, einer Invertereinheit mit einer mit der Torsteuereinheit verbundenen Eingangsklemme zur Umwandlung des von der Torsteuereinheit über die Eingangsklemme gelieferten binären Ausgangssignals in ein Binärsignal höherer Spannung, wobei die Invert er einheit eine Ausgangsklemme zur Lieferung des umgesetzten Binärsignals höherer Spannung aufweist, einer mit der Eingangsklemme, der Ausgangsklemme der Invertereinheit und einer Klemme, an welcher eine den hohen Pegel des binären Eingangssignals überseigende hohe Spannung anliegt, verbundenen Rückkopplungseinheit, um einen Spannungspegel eines Eingangssignals an der Eingangsklemme der Invertereinheit auf die hohe Spannung zu setzen, wenn ein Spannungspegel des Binärsignals höherer Spannung einen vorgegebenen Spannungspegel erreicht, und einer zwischen die Torsteuer- und die Invertereinheit eingeschalteten Trenneinheit zur elektrischen Trennung der Torsteuereinheit von der hohen Spannung,

dadurch gekennzeichnet, daß die Invertereinheit (14, 15) eine erste und eine zweite Eingangsklemme aufweist, von denen die erste mit der Trenneinheit (12) und die zweite mit der Torsteuereinheit (11) verbunden ist, und daß

die Rückkopplungseinheit den Spannungspegel des Eingangssignals an der ersten Eingangsklemme der Invertereinheit (14, 15) auf die hohe Spannung setzt oder führt, wenn der Spannungspegel· des Binärsignals höherer Spannung den vorgegebenen Spannungspegel erreicht.
2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die TorSteuereinheit ein Inverter ist.
3. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Invertereinheit einen p-Kanal-MOS-Transistor, dessen Sourceelektrode mit einer Klemme, an der die hohe Spannung anliegt, dessen Drainelektrode mit der Ausgangsklemme und dessen Gatelektrode mit der ersten Eingangsklemme verbunden sind, und einen n-Kanal-MOS-Transistor umfaßt, dessen Drainelektrode mit der Ausgangsklemme, dessen Sourceelektrode mit einer Klemme, an der eine Massepegelspannung anliegt, unddessen Gateelektrode mit der zweiten Eingangsklemme verbunden sind.
4. Schaltung nach Anspruch 1, dadurch gekennzeichent, daß die Rückkopplungseinheit einen p-Kanal-MOS-Transistor aufweist, dessen Sourceelektrode mit einer die hohe Spannung führenden Klemme, dessen Drainelektrode mit der ersten Eingangsklemme der Invertereinheit und dessen Gateelektrode mit der Ausgangsklemme der

Invertereinheit verbunden sind. .

BAD
5. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Trenneinheit einen n-Kanal-MOS-Transistor aufweist, dessen Sourceelektrode mit der Torsteuer- ^ einheit und dessen Drainelektrode mit der ersten Eingangsklemme der Invertereinheit verbunden sind und dessen Gateelektrode eine konstante Spannung abnimmt.
6. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Trenneinheit einen n-Kanal-MOS-Transistor aufweist, dessen Drainelektrode mit der TorSteuereinheit und dessen Sourceelektrode mit der ersten Eingangsklemme der Invertereinheit verbunden sind und dessen Gateelektrode eine konstante Spannung abnimmt.