JPS63257323A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPS63257323A JPS63257323A JP62092214A JP9221487A JPS63257323A JP S63257323 A JPS63257323 A JP S63257323A JP 62092214 A JP62092214 A JP 62092214A JP 9221487 A JP9221487 A JP 9221487A JP S63257323 A JPS63257323 A JP S63257323A
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- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置からなるレベルシフト回路に関し、
特に少ない半導体素子で高速に動作するレベルシフト回
路に関する。
特に少ない半導体素子で高速に動作するレベルシフト回
路に関する。
従来、半導体装置の回路において、接地電位の他に２種
類以上の異なった電圧源が存在し、半導体装置内部にお
いて、信号の電圧レベルを変換する場合に、レベルシフ
ト回路が用いられる。
類以上の異なった電圧源が存在し、半導体装置内部にお
いて、信号の電圧レベルを変換する場合に、レベルシフ
ト回路が用いられる。
第５図は従来の相補型の絶縁ゲート電圧効果トランジス
タ（以下ＭＯ３ＦＥＴという）で構成されたレベルシフ
ト回路の一例の回路図を示す、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ Ｊ ｓとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
ｓ ２でインバータ回路を構成し、このＭＯ８ＦＥＴＭ
１＋ノソＦＥＴ型圧源■。ｏに、Ｎ型ＭＯ８ＦＥＴＭ１
□のソースは接地電位Ｖ５ｇに接続される。また、Ｐｆ
ｆｉＭＯ３ＦＥＴ Ｍ、３とＮ型Ｍ、ＯＳＦＥＴＭ１
４を直列に接続し、これらＭＯＳＦＥＴＭ＋３のソース
は電圧源■ｃｃよりも高電圧の電圧源ＶＰＰニ、ＭＯＳ
ＦＥＴ Ｍｌ４（７）Ｖ−スは接地電位Ｖｓｓに、ま
たゲートはインバータ回路の出力Ａ２に接続される。Ｐ
型ＭＯ３ＦＥＴ Ｍ、、とＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ １６を直列に接続しこれらＭＯＳＦＥＴ Ｍｌ
５のソースは電圧源ＶｐｐＧ、：、ＭＯＳＦＥＴ Ｍ
ｌ６のソースは接地電位に接続され、Ｐ型ＭＯ９ＦＥＴ
Ｍｌ、とＭｌ、のゲートは相互のドレインに交差接
続される。さらに、Ｐ型ＭＯ３ＦＥＴ ＭＢ２とＮ型
ＭＯＳＦＥＴ ＭＢ２でインバータ回路を構成し、こ
のインバータ回路の入力を接続点Ａ２に、出力をＮ型の
Ｍ ＯＳ ’Ｆ Ｅ Ｔ Ｍ １６のゲートに接続し
ている。
タ（以下ＭＯ３ＦＥＴという）で構成されたレベルシフ
ト回路の一例の回路図を示す、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ Ｊ ｓとＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
ｓ ２でインバータ回路を構成し、このＭＯ８ＦＥＴＭ
１＋ノソＦＥＴ型圧源■。ｏに、Ｎ型ＭＯ８ＦＥＴＭ１
□のソースは接地電位Ｖ５ｇに接続される。また、Ｐｆ
ｆｉＭＯ３ＦＥＴ Ｍ、３とＮ型Ｍ、ＯＳＦＥＴＭ１
４を直列に接続し、これらＭＯＳＦＥＴＭ＋３のソース
は電圧源■ｃｃよりも高電圧の電圧源ＶＰＰニ、ＭＯＳ
ＦＥＴ Ｍｌ４（７）Ｖ−スは接地電位Ｖｓｓに、ま
たゲートはインバータ回路の出力Ａ２に接続される。Ｐ
型ＭＯ３ＦＥＴ Ｍ、、とＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ １６を直列に接続しこれらＭＯＳＦＥＴ Ｍｌ
５のソースは電圧源ＶｐｐＧ、：、ＭＯＳＦＥＴ Ｍ
ｌ６のソースは接地電位に接続され、Ｐ型ＭＯ９ＦＥＴ
Ｍｌ、とＭｌ、のゲートは相互のドレインに交差接
続される。さらに、Ｐ型ＭＯ３ＦＥＴ ＭＢ２とＮ型
ＭＯＳＦＥＴ ＭＢ２でインバータ回路を構成し、こ
のインバータ回路の入力を接続点Ａ２に、出力をＮ型の
Ｍ ＯＳ ’Ｆ Ｅ Ｔ Ｍ １６のゲートに接続し
ている。
次に、この回路の動作を説明する。
第６図は第５図のレベルシフト回路の動作タイミンクを
示す電圧波形図である。このレベルシフト回路への入力
信号ＩＮがハイレベル（Ｖｃｃ）の場合には接点Ａ２は
ロウレベル（ＯＶ）であり、Ｎ型ＭＯＳＦＥＴ Ｍｌ
４は非導通状態で、接点Ｂ２はＰ型ＭＯ３ＦＥＴ Ｍ
ｌ３を介して電源ＶｐＰにチャージアップされる。また
、接点Ｃ２はハイレベル（Ｖｃｃ）でＮ型ＭＯ５’ＦＥ
Ｔ Ｍｌ６は導通状態になり、レベルシフト回路の出
力ＯＵＴはロウレベル（ＯＶ）となっている（タイミン
グｔｓｘ）。
示す電圧波形図である。このレベルシフト回路への入力
信号ＩＮがハイレベル（Ｖｃｃ）の場合には接点Ａ２は
ロウレベル（ＯＶ）であり、Ｎ型ＭＯＳＦＥＴ Ｍｌ
４は非導通状態で、接点Ｂ２はＰ型ＭＯ３ＦＥＴ Ｍ
ｌ３を介して電源ＶｐＰにチャージアップされる。また
、接点Ｃ２はハイレベル（Ｖｃｃ）でＮ型ＭＯ５’ＦＥ
Ｔ Ｍｌ６は導通状態になり、レベルシフト回路の出
力ＯＵＴはロウレベル（ＯＶ）となっている（タイミン
グｔｓｘ）。
次に、この回路の入力ＩＮがハイレベル（Ｖｃｃ）から
ロウレベル（ＯＶ）に変化すると、接点Ａ２はハイレベ
ル（Ｖｃｃ）に、接点Ｃ２はロウレベル（ＯＶ ） ！
、：変化し、ＭＯＳＦＥＴ Ｍｌは導通状態、ＭＯＳ
ＦＥＴ Ｍ、６は非導通状態となる。接点Ｂ２の電圧
は、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ４が導通状態に
なることで低下し、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ Ｉｂ
が非導通状態となり、接点Ｂ２の電圧が低下することで
、ＭＯＳＦＥＴ Ｍｌ５が導通状態になり、レベルシフ
ト回路の出力ＯＵＴはＶｐｐまで上昇する（タイミング
ｔ３２）。
ロウレベル（ＯＶ）に変化すると、接点Ａ２はハイレベ
ル（Ｖｃｃ）に、接点Ｃ２はロウレベル（ＯＶ ） ！
、：変化し、ＭＯＳＦＥＴ Ｍｌは導通状態、ＭＯＳ
ＦＥＴ Ｍ、６は非導通状態となる。接点Ｂ２の電圧
は、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ４が導通状態に
なることで低下し、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ Ｉｂ
が非導通状態となり、接点Ｂ２の電圧が低下することで
、ＭＯＳＦＥＴ Ｍｌ５が導通状態になり、レベルシフ
ト回路の出力ＯＵＴはＶｐｐまで上昇する（タイミング
ｔ３２）。
この従来の回路構成では、レベルシフト回路への入力Ｉ
Ｎがハイレベル（Ｖｃｃ）からロウレベル（ＯＶ）に変
化した場合に、Ｐ型のＭＯＳＦＥＴＭｉｓのしきい値電
圧ｖＴｐ（ｖ）とすると、Ｐ型のＭＯＳＦＥＴ Ｍｌ
のゲートである出力電圧ＯＵＴが、ＶＰＰ−Ｉ Ｖｔｐ
ｌ （ｖ）になるまで導通状Ｂ’ｔ ｃｌ＞ テ、Ｐ
型ＭＯ８ＦＥＴ Ｍｌ３とＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ｌ ４を介してＶｐｐからＶＳＳに貫通電流が
流れ、また、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １３の電流
供給能力を大きくすると、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
１４が導通状態となった時、接点Ｂ２の電位を十分に
低くできない。
Ｎがハイレベル（Ｖｃｃ）からロウレベル（ＯＶ）に変
化した場合に、Ｐ型のＭＯＳＦＥＴＭｉｓのしきい値電
圧ｖＴｐ（ｖ）とすると、Ｐ型のＭＯＳＦＥＴ Ｍｌ
のゲートである出力電圧ＯＵＴが、ＶＰＰ−Ｉ Ｖｔｐ
ｌ （ｖ）になるまで導通状Ｂ’ｔ ｃｌ＞ テ、Ｐ
型ＭＯ８ＦＥＴ Ｍｌ３とＮ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ｌ ４を介してＶｐｐからＶＳＳに貫通電流が
流れ、また、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １３の電流
供給能力を大きくすると、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
１４が導通状態となった時、接点Ｂ２の電位を十分に
低くできない。
このなめ、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｓ ３と
Ｍｌ、の電流供給能力は低く設定されるため、・レベル
シフト回路の出力ＯＵＴがロウレベル（ＯＶ）から、Ｖ
ＰＰレベルになるまでには、比較的長い時間を必要とす
る。
Ｍｌ、の電流供給能力は低く設定されるため、・レベル
シフト回路の出力ＯＵＴがロウレベル（ＯＶ）から、Ｖ
ＰＰレベルになるまでには、比較的長い時間を必要とす
る。
上述した従来のレベルシフト回路は、出力にハイレベル
の電位を供給するＭＯＳＦＥＴの電流供給能力を低く設
定しであるため、レベルシフト回路への入力が変化して
カ〒ら、出力がロウレベルからハイレベルになるまで、
長い時間を必要とし、高速の動作が要求される回路には
適さないという欠点がある。
の電位を供給するＭＯＳＦＥＴの電流供給能力を低く設
定しであるため、レベルシフト回路への入力が変化して
カ〒ら、出力がロウレベルからハイレベルになるまで、
長い時間を必要とし、高速の動作が要求される回路には
適さないという欠点がある。
本発明の目的はこれらの問題点を解決し、入力信号の反
転信号をＭＯＳＦＥＴを介して出力に接続することによ
り、高速の動作を実現し、かつ回路を構成するＭＯＳＦ
ＥＴの素子数を削減したレベルシフト回路を提供するこ
とにある。
転信号をＭＯＳＦＥＴを介して出力に接続することによ
り、高速の動作を実現し、かつ回路を構成するＭＯＳＦ
ＥＴの素子数を削減したレベルシフト回路を提供するこ
とにある。
本発明のレベルシフト回路の構成は、共通接続されたゲ
ートを入力端子とし、共通接続されたドレインを出力端
とし、各ソースを第１および第２電圧源に接続した第１
および第２導電型の第１および第２のＭＯＳＦＥＴから
なるインバータを備え、第１導電型の第３のＭＯＳＦＥ
Ｔのソースを前記第１電圧源の電圧以上の高電圧の第３
電圧源に接続し、第２の導電型の第４のＭＯＳＦＥＴの
ソースを前記第２電圧源に、そのドレインを前記第３の
ＭＯＳＦＥＴのドレインに、そのゲートを前記インバー
タ回路の出力に接続し、第１導電型の第５のＭＯＳＦＥ
Ｔのソースを前記第３電圧源に、そのゲートを前記第３
．第４のＭＯＳＦＥＴのドレインの接続点に接続し、第
２導電型の第６のＭＯＳＦＥＴのゲートを前記第１電圧
源に、そのソースを前記インバータ回路の出力に、その
ドレインを前記第５のＭＯＳＦＥＴのドレインに接続し
、このドレインの接続点を出力端子としたことを特徴と
する。
ートを入力端子とし、共通接続されたドレインを出力端
とし、各ソースを第１および第２電圧源に接続した第１
および第２導電型の第１および第２のＭＯＳＦＥＴから
なるインバータを備え、第１導電型の第３のＭＯＳＦＥ
Ｔのソースを前記第１電圧源の電圧以上の高電圧の第３
電圧源に接続し、第２の導電型の第４のＭＯＳＦＥＴの
ソースを前記第２電圧源に、そのドレインを前記第３の
ＭＯＳＦＥＴのドレインに、そのゲートを前記インバー
タ回路の出力に接続し、第１導電型の第５のＭＯＳＦＥ
Ｔのソースを前記第３電圧源に、そのゲートを前記第３
．第４のＭＯＳＦＥＴのドレインの接続点に接続し、第
２導電型の第６のＭＯＳＦＥＴのゲートを前記第１電圧
源に、そのソースを前記インバータ回路の出力に、その
ドレインを前記第５のＭＯＳＦＥＴのドレインに接続し
、このドレインの接続点を出力端子としたことを特徴と
する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を相補型ＭＯ３ＦＥＴで実現
した回路図である０本実施例は、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｓ ｓとＮ！！！ＭＯ３ＦＥＴ Ｍ、２
でインバータ回路を構成し、Ｐ型ＭＯ３ＦＥＴＭ１１の
ソースは第１の電圧源ＶＣＯに、Ｎ型ＭＯＳＦＥＴ
Ｍ１□のソースは第２の電圧源（以下接地電位Ｖｓｓと
いう）に接続される。また、Ｐ型ＭＯ３ＦＥＴ Ｍｌ
とＮ型Ｍ’０ＳＦＥＴ Ｍｌ４とを直列に接続し、こ
れらＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｒ Ｓのソースは第
１の電圧源ＶＣＣよりも高電圧の第３の電圧源ＶＰＰに
、ＭＯＳＦＥＴ Ｍ、４のソースは接地電位Ｖｓｓに
、ゲートはインバータ回路の出力Ａ１に接続される。ま
た、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌｓとＮ型ＭＯ
ＳＦＥＴ Ｍｌ６を直列に接続し、これらＭＯＳＦＥ
Ｔ Ｍｌ、のソースを第３の電圧源Ｖｐｐに、ＭＯＳ
ＦＥＴ Ｍｌ６のゲートを第１の電圧源ＶＣＯに、ド
レインをインバータ回路の出力Ａ！に接続し、これらＭ
ＯＳＦＥＴ Ｍ、３とＭｌ’ｌのゲートは相互のドレ
インに交差接続される。
した回路図である０本実施例は、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｓ ｓとＮ！！！ＭＯ３ＦＥＴ Ｍ、２
でインバータ回路を構成し、Ｐ型ＭＯ３ＦＥＴＭ１１の
ソースは第１の電圧源ＶＣＯに、Ｎ型ＭＯＳＦＥＴ
Ｍ１□のソースは第２の電圧源（以下接地電位Ｖｓｓと
いう）に接続される。また、Ｐ型ＭＯ３ＦＥＴ Ｍｌ
とＮ型Ｍ’０ＳＦＥＴ Ｍｌ４とを直列に接続し、こ
れらＭ ＯＳ Ｆ Ｅ Ｔ Ｍ ｒ Ｓのソースは第
１の電圧源ＶＣＣよりも高電圧の第３の電圧源ＶＰＰに
、ＭＯＳＦＥＴ Ｍ、４のソースは接地電位Ｖｓｓに
、ゲートはインバータ回路の出力Ａ１に接続される。ま
た、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌｓとＮ型ＭＯ
ＳＦＥＴ Ｍｌ６を直列に接続し、これらＭＯＳＦＥ
Ｔ Ｍｌ、のソースを第３の電圧源Ｖｐｐに、ＭＯＳ
ＦＥＴ Ｍｌ６のゲートを第１の電圧源ＶＣＯに、ド
レインをインバータ回路の出力Ａ！に接続し、これらＭ
ＯＳＦＥＴ Ｍ、３とＭｌ’ｌのゲートは相互のドレ
インに交差接続される。
次に、本実施例の回路動作を説明する。
第２図は第１図の回路の動作を示す電圧波形図である。
まず、初期状態として、レベルシフト回路の入力信号Ｉ
Ｎがハイレベル（Ｖｅｃ）、接点Ａ１はロウレベル（０
■）、接点Ｂ１はＶｐｐ（■）、レベルシフト回路の出
力はロウレベル（ＯＶ）とする（ｔｘｔ）。
Ｎがハイレベル（Ｖｅｃ）、接点Ａ１はロウレベル（０
■）、接点Ｂ１はＶｐｐ（■）、レベルシフト回路の出
力はロウレベル（ＯＶ）とする（ｔｘｔ）。
次に、レベルシフト回路への入力信号ＩＮがハイレベル
（Ｖｃｃ）からロウレベル（０■）に変化すると、接点
Ａ１はＰ型のＭＯＳＦＥＴ Ｍｌ、によりＶｃｏまで
チャージアップされる。そのためＮ型のＭ ＯＳ Ｆ
Ｅ Ｔ Ｍ ｔ ４は導体状態になり、接点Ｂ１の電
位は低下し、同時にＮ型のＭＯ３ＦＥＴＭ１６のゲート
にはＶ（Ｈｃが印加されているので、導通状態になって
いる。Ｎ型のＭＯ３ＦＥＴＭ１６のバックバイアス特性
を考慮したしきい値電圧をＶｔ５（Ｖ）とすると、レベ
ルシフト回路の出力信号ＯＵＴは、Ｎ型のＭ ＯＳ Ｆ
Ｅ Ｔ Ｍ ｉ ｂを介してＶＣＣＶＴＮ（Ｖ）ま
で高速にチャージアップされる。
（Ｖｃｃ）からロウレベル（０■）に変化すると、接点
Ａ１はＰ型のＭＯＳＦＥＴ Ｍｌ、によりＶｃｏまで
チャージアップされる。そのためＮ型のＭ ＯＳ Ｆ
Ｅ Ｔ Ｍ ｔ ４は導体状態になり、接点Ｂ１の電
位は低下し、同時にＮ型のＭＯ３ＦＥＴＭ１６のゲート
にはＶ（Ｈｃが印加されているので、導通状態になって
いる。Ｎ型のＭＯ３ＦＥＴＭ１６のバックバイアス特性
を考慮したしきい値電圧をＶｔ５（Ｖ）とすると、レベ
ルシフト回路の出力信号ＯＵＴは、Ｎ型のＭ ＯＳ Ｆ
Ｅ Ｔ Ｍ ｉ ｂを介してＶＣＣＶＴＮ（Ｖ）ま
で高速にチャージアップされる。
その後、接点Ｂ１の電位が低くなり、Ｐ型のＭ ＯＳ
Ｆ Ｅ Ｔ Ｍ ｓ ｓが導通状態になることで、レ
ベルシフト回路の出力信号はＶｐｐ（Ｖ）までチャージ
アップされる（ｔｔ２）− 次に、レベルシフト回路の入力ＩＮ、がロウレベル（Ｏ
Ｖ）からハイレベル（Ｖｃｃ）に変化すると、接点Ａ１
はロウレベル（０■）になり、Ｎ型のＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｌ ４が非導通状態となり、またレベルシ
フト回路の出力信号はＮ型のＭＯＳＦＥＴ Ｍｌ６と
Ｍｌ２を介してＯＶまでディスチャージされ、Ｐ型のＭ
ＯＳＦＥＴ Ｍｓｓが導通状態になり、接点Ｂ１をＶ
ＰＰまでチャージアップし、Ｐ型のＭＯＳＦＥＴ Ｍ
ｌ５は非導通状態となる（ｔ１３）＋１ 第３図は本実施例を浮遊ゲートと制御ゲートの２層ゲー
ト構造を有するＭＯＳＦＥＴをメモリ素子Ｍ２ｏとした
不揮発性半導体メモリの行デコーダに用いた場合の回路
図である。アドレス信号ＡＤｌ、ＡＤ２・・・ＡＤ、が
入力されるプリデコーダ−２１の出力をレベルシフト回
路２０の入力ＩＮ、に接続し、このレベルシフト回路２
０の出力を行デコーダ２２のメモリ素子Ｍ２ｏの共通ゲ
ートとして動作する行線Ｗ２に接続している。
Ｆ Ｅ Ｔ Ｍ ｓ ｓが導通状態になることで、レ
ベルシフト回路の出力信号はＶｐｐ（Ｖ）までチャージ
アップされる（ｔｔ２）− 次に、レベルシフト回路の入力ＩＮ、がロウレベル（Ｏ
Ｖ）からハイレベル（Ｖｃｃ）に変化すると、接点Ａ１
はロウレベル（０■）になり、Ｎ型のＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ ｌ ４が非導通状態となり、またレベルシ
フト回路の出力信号はＮ型のＭＯＳＦＥＴ Ｍｌ６と
Ｍｌ２を介してＯＶまでディスチャージされ、Ｐ型のＭ
ＯＳＦＥＴ Ｍｓｓが導通状態になり、接点Ｂ１をＶ
ＰＰまでチャージアップし、Ｐ型のＭＯＳＦＥＴ Ｍ
ｌ５は非導通状態となる（ｔ１３）＋１ 第３図は本実施例を浮遊ゲートと制御ゲートの２層ゲー
ト構造を有するＭＯＳＦＥＴをメモリ素子Ｍ２ｏとした
不揮発性半導体メモリの行デコーダに用いた場合の回路
図である。アドレス信号ＡＤｌ、ＡＤ２・・・ＡＤ、が
入力されるプリデコーダ−２１の出力をレベルシフト回
路２０の入力ＩＮ、に接続し、このレベルシフト回路２
０の出力を行デコーダ２２のメモリ素子Ｍ２ｏの共通ゲ
ートとして動作する行線Ｗ２に接続している。
本実施例に用いられるメモリ素子Ｍ２ｏは、第４図（Ａ
）、（Ｂ）、（Ｃ）にその断面図、シンボル図および特
性図が示される。
）、（Ｂ）、（Ｃ）にその断面図、シンボル図および特
性図が示される。
このメモリ素子Ｍ２ｏは、Ｐ型基板３１上にＮ＋型のソ
ース・ドレイン拡散層３２．３３を設け、さらに基板上
に絶縁層３６により外部から電気的に絶縁された浮遊ゲ
ート３４と、メモリ素子に流れる電流を制御するための
制御ゲート３５を設けて構成される。
ース・ドレイン拡散層３２．３３を設け、さらに基板上
に絶縁層３６により外部から電気的に絶縁された浮遊ゲ
ート３４と、メモリ素子に流れる電流を制御するための
制御ゲート３５を設けて構成される。
このメモリ素子Ｍ２ｏは、浮遊ゲート３４が電気的に中
性状態の時は、第４図（Ｃ）の特性線Ｘのように、低い
制御ゲート電圧（例えば２Ｖ）で導通状態になり、制御
ゲートとドレインに高電圧（例えば２０Ｖ）を印加する
と、浮遊ゲートに電子が注入され、第４図（Ｃ）の特性
線Ｙのように高い制御ゲート電圧（例えば８Ｖ）を印加
しないと導通状態にならず、このしきい値電圧の変化を
利用して情報を記憶させる。
性状態の時は、第４図（Ｃ）の特性線Ｘのように、低い
制御ゲート電圧（例えば２Ｖ）で導通状態になり、制御
ゲートとドレインに高電圧（例えば２０Ｖ）を印加する
と、浮遊ゲートに電子が注入され、第４図（Ｃ）の特性
線Ｙのように高い制御ゲート電圧（例えば８Ｖ）を印加
しないと導通状態にならず、このしきい値電圧の変化を
利用して情報を記憶させる。
このようなメモリ素子を用いた不揮発性半導体メモリの
行デコーダ２２に、レベルシフト回路２０を用いた場合
、情報の読み出し動作時には、Ｐ型のＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ Ｉ ＳとＭｌ５のソースの電圧を通常の動
作電圧ｖｃｃとすることにより、アドレスデータ２１に
よって選択される行線を高速にチャージアップすること
が可能である。また、情報の書込み動作時には、Ｐ型の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｒ ｓとＭｌ、のソース
の電圧を情報の書込み動作電圧Ｖｐｐとすることにより
、アドレスデータによって選択される行線を高速にＶＰ
Ｐまでチャージアップできる。
行デコーダ２２に、レベルシフト回路２０を用いた場合
、情報の読み出し動作時には、Ｐ型のＭ ＯＳ Ｆ Ｅ
Ｔ Ｍ Ｉ ＳとＭｌ５のソースの電圧を通常の動
作電圧ｖｃｃとすることにより、アドレスデータ２１に
よって選択される行線を高速にチャージアップすること
が可能である。また、情報の書込み動作時には、Ｐ型の
Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｒ ｓとＭｌ、のソース
の電圧を情報の書込み動作電圧Ｖｐｐとすることにより
、アドレスデータによって選択される行線を高速にＶＰ
Ｐまでチャージアップできる。
以上説明したように、本発明のレベルシフト回路は、高
速に動作し、さらに従来の回路と比較して少ない半導体
素子数で実現できるため、高速動作が要求される不揮発
性半導体メモリの行デコーダなどにも適用できる効果が
ある。
速に動作し、さらに従来の回路と比較して少ない半導体
素子数で実現できるため、高速動作が要求される不揮発
性半導体メモリの行デコーダなどにも適用できる効果が
ある。
第１図は本発明の一実施例を相補型ＭＯＳＦＥＴで実現
した回路図、第２図は第１図の回路の動作タイミングを
示す電圧波形図、第３図は本実施例のレベルシフト回路
を不揮発性半導体メモリの行デコーダに適用した回路図
、第４図（ａ）。 （ｂ）、（Ｃ）は第３図のメモリ素子Ｍ２ｏの模式的断
面図、そのシンボル図およびその特性図、第５図は従来
のレベルシフト回路の一例の回路図、第６図は第５図の
レベルシフト回路の動作を示す電圧波形図である。 １０・・・インバータ回路、１１・・・入力端子、１２
・・・出力端子、２０・・・レベルシフト回路、２１・
・・プリデコーダ、２２・・・行デコーダ、３１・・・
Ｐ型基板、３２．３３・・・拡散層、３４・・・浮遊ゲ
ート、３５・・・制御ゲート、３６・・・絶縁層、Ｍｌ
、〜Ｍ！６゜ＭＢ２．３２−Ｍｏ Ｓ Ｆ ＥＴ、 Ｍ
２６−・・メモリ素子、ＡＤ、、ＡＤ２．ＡＤ、 ・・
・アドレス信号、Ｗ２−・・行線。 ’ｆ−、（−目
した回路図、第２図は第１図の回路の動作タイミングを
示す電圧波形図、第３図は本実施例のレベルシフト回路
を不揮発性半導体メモリの行デコーダに適用した回路図
、第４図（ａ）。 （ｂ）、（Ｃ）は第３図のメモリ素子Ｍ２ｏの模式的断
面図、そのシンボル図およびその特性図、第５図は従来
のレベルシフト回路の一例の回路図、第６図は第５図の
レベルシフト回路の動作を示す電圧波形図である。 １０・・・インバータ回路、１１・・・入力端子、１２
・・・出力端子、２０・・・レベルシフト回路、２１・
・・プリデコーダ、２２・・・行デコーダ、３１・・・
Ｐ型基板、３２．３３・・・拡散層、３４・・・浮遊ゲ
ート、３５・・・制御ゲート、３６・・・絶縁層、Ｍｌ
、〜Ｍ！６゜ＭＢ２．３２−Ｍｏ Ｓ Ｆ ＥＴ、 Ｍ
２６−・・メモリ素子、ＡＤ、、ＡＤ２．ＡＤ、 ・・
・アドレス信号、Ｗ２−・・行線。 ’ｆ−、（−目
Claims (1)
- 共通接続されたゲートを入力端子とし、共通接続された
ドレインを出力端とし、各ソースを第１および第２電圧
源に接続した第１および第２導電型の第１および第２の
ＭＯＳＦＥＴからなるインバータを備え、第１導電型の
第３のＭＯＳＦＥＴのソースを前記第１電圧源の電圧以
上の高電圧の第３電圧源に接続し、第２の導電型の第４
のＭＯＳＦＥＴのソースを前記第２電圧源に、そのドレ
インを前記第３のＭＯＳＦＥＴのドレインに、そのゲー
トを前記インバータ回路の出力に接続し、第１導電型の
第５のＭＯＳＦＥＴのソースを前記第３電圧源に、その
ゲートを前記第３、第４のＭＯＳＦＥＴのドレインの接
続点に接続し、第２導電型の第６のＭＯＳＦＥＴのゲー
トを前記第１電圧源に、そのソースを前記インバータ回
路の出力に、そのドレインを前記第５のＭＯＳＦＥＴの
ドレインに接続し、このドレインの接続点を出力端子と
したことを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092214A JPS63257323A (ja) | 1987-04-14 | 1987-04-14 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092214A JPS63257323A (ja) | 1987-04-14 | 1987-04-14 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63257323A true JPS63257323A (ja) | 1988-10-25 |
| JPH0569327B2 JPH0569327B2 (ja) | 1993-09-30 |
Family
ID=14048189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092214A Granted JPS63257323A (ja) | 1987-04-14 | 1987-04-14 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63257323A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990292A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | 電圧変換回路 |
-
1987
- 1987-04-14 JP JP62092214A patent/JPS63257323A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5990292A (ja) * | 1982-11-12 | 1984-05-24 | Toshiba Corp | 電圧変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0569327B2 (ja) | 1993-09-30 |
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