JPH08102653A - 半導体集積回路の出力回路 - Google Patents
半導体集積回路の出力回路Info
- Publication number
- JPH08102653A JPH08102653A JP6237478A JP23747894A JPH08102653A JP H08102653 A JPH08102653 A JP H08102653A JP 6237478 A JP6237478 A JP 6237478A JP 23747894 A JP23747894 A JP 23747894A JP H08102653 A JPH08102653 A JP H08102653A
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- JP
- Japan
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- circuit
- mos transistor
- semiconductor integrated
- vth
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Abstract
(57)【要約】
【目的】出力レベルの低下を防止し、５Ｖ系デバイスと
のインターフェースをとることを可能にした半導体集積
回路の出力回路を提供する。 【構成】第１のＭＯＳトランジスタ１を２入力のニュー
ロンＭＯＳトランジスタで形成し、かつ該２入力のうち
一方のゲートに前記出力制御回路３からの信号φ1を供
給し、他方のゲートに前記ニューロンＭＯＳトランジス
タの閾値ＶTHを変化させるための制御電圧ＶEを供給し
た。
のインターフェースをとることを可能にした半導体集積
回路の出力回路を提供する。 【構成】第１のＭＯＳトランジスタ１を２入力のニュー
ロンＭＯＳトランジスタで形成し、かつ該２入力のうち
一方のゲートに前記出力制御回路３からの信号φ1を供
給し、他方のゲートに前記ニューロンＭＯＳトランジス
タの閾値ＶTHを変化させるための制御電圧ＶEを供給し
た。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の出力
回路に関するものであり、Ｈ出力レベルの低下を防止
し、５Ｖ系デバイスと低電圧系デバイスとのインターフ
ェースを可能にした半導体集積回路の出力回路に関す
る。
回路に関するものであり、Ｈ出力レベルの低下を防止
し、５Ｖ系デバイスと低電圧系デバイスとのインターフ
ェースを可能にした半導体集積回路の出力回路に関す
る。
【０００２】
【従来の技術】従来、ＤＲＡＭの出力回路は、図３に示
すように、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に第
１，第２のＮチャネル型ＭＯＳトランジスタ１，２を互
いに直列接続し、該ＭＯＳトランジスタ１，２のゲート
に出力制御回路３の出力信号φ1，φ2を供給していた。
上記のように、出力バッファとして２つのＮチャネル型
ＭＯＳトランジスタ１，２を用いているのは、一般にＤ
ＲＡＭの場合、出力端子４は入力端子と兼用されてお
り、規格上ＤＲＡＭの電源電圧Ｖｃｃ以上の入力電圧が
印加されることが許容されていることから、ＣＭＯＳ形
式の出力バッファでは、ダイオードの順方向電流が流れ
てしまうからである。
すように、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に第
１，第２のＮチャネル型ＭＯＳトランジスタ１，２を互
いに直列接続し、該ＭＯＳトランジスタ１，２のゲート
に出力制御回路３の出力信号φ1，φ2を供給していた。
上記のように、出力バッファとして２つのＮチャネル型
ＭＯＳトランジスタ１，２を用いているのは、一般にＤ
ＲＡＭの場合、出力端子４は入力端子と兼用されてお
り、規格上ＤＲＡＭの電源電圧Ｖｃｃ以上の入力電圧が
印加されることが許容されていることから、ＣＭＯＳ形
式の出力バッファでは、ダイオードの順方向電流が流れ
てしまうからである。
【０００３】上記の出力回路は、出力禁止状態において
（＊ＤＥＳ信号がＬレベル）、出力信号φ1，φ2は、い
ずれもＬレベルとなり、ＭＯＳトランジスタ１，２はオ
フする。また、出力可能状態において（＊ＤＥＳ信号が
Ｈレベル）、φ1＝Ｄ，φ2＝＊Ｄとなり、データＤが出
力端子４に出力される。しかしながら、近年、ＤＲＡＭ
の電源電圧Ｖｃｃが従来の５Ｖから３．３Ｖへ低電圧化
される傾向にあることに伴い、出力レベルの低下が問題
となっている。いま、出力信号φ1がＨレベルのとき、
第１のＮチャネル型ＭＯＳトランジスタ１は、オン状態
となるが、Ｈレベル出力電圧ＶOHは、ＭＯＳトランジス
タの閾値ＶTH分だけ低下してしまう。すなわち、ＶOH＝
Ｖｃｃ−ＶTH と表される。ところで、５Ｖ系のデバイ
ス（例えば、マイクロプロセッサ）とのインターフェー
スをとる場合、規格上Ｈレベル出力電圧ＶOHとして、
２．４Ｖが要求されている。したがって、Ｖｃｃが３．
３Ｖという低電圧のＤＲＡＭでは、ＶOH＝２．６Ｖとな
り、バラツキや温度特性等を考慮すると上記規格を保証
することができない。そこで、かかる問題を解決するた
めに、図４に示すような出力回路が考えられた。本回路
は、出力信号φ1を昇圧した信号φ1’を第１のＮチャネ
ル型ＭＯＳトランジスタ１のゲートに供給したものであ
る。これにより、出力レベルの低下が防止されるので、
５Ｖ系デバイスとのインターフェースをとることが可能
になる。
（＊ＤＥＳ信号がＬレベル）、出力信号φ1，φ2は、い
ずれもＬレベルとなり、ＭＯＳトランジスタ１，２はオ
フする。また、出力可能状態において（＊ＤＥＳ信号が
Ｈレベル）、φ1＝Ｄ，φ2＝＊Ｄとなり、データＤが出
力端子４に出力される。しかしながら、近年、ＤＲＡＭ
の電源電圧Ｖｃｃが従来の５Ｖから３．３Ｖへ低電圧化
される傾向にあることに伴い、出力レベルの低下が問題
となっている。いま、出力信号φ1がＨレベルのとき、
第１のＮチャネル型ＭＯＳトランジスタ１は、オン状態
となるが、Ｈレベル出力電圧ＶOHは、ＭＯＳトランジス
タの閾値ＶTH分だけ低下してしまう。すなわち、ＶOH＝
Ｖｃｃ−ＶTH と表される。ところで、５Ｖ系のデバイ
ス（例えば、マイクロプロセッサ）とのインターフェー
スをとる場合、規格上Ｈレベル出力電圧ＶOHとして、
２．４Ｖが要求されている。したがって、Ｖｃｃが３．
３Ｖという低電圧のＤＲＡＭでは、ＶOH＝２．６Ｖとな
り、バラツキや温度特性等を考慮すると上記規格を保証
することができない。そこで、かかる問題を解決するた
めに、図４に示すような出力回路が考えられた。本回路
は、出力信号φ1を昇圧した信号φ1’を第１のＮチャネ
ル型ＭＯＳトランジスタ１のゲートに供給したものであ
る。これにより、出力レベルの低下が防止されるので、
５Ｖ系デバイスとのインターフェースをとることが可能
になる。
【０００４】
【発明が解決しようとする課題】ところで、上記の出力
回路では、昇圧回路５を設ける必要があるが、昇圧回路
５の回路構成が複雑であるために、ＤＲＡＭのチップ面
積が増大する欠点がある。また、昇圧回路５は、一般に
容量結合効果を利用して昇圧しているので、昇圧された
レベルは浮遊状態となり、リーク電流によって昇圧レベ
ルが低下してしまうおそれがある。さらに、第１のＮチ
ャンネル型ＭＯＳトランジスタ１のゲートに過大な電圧
がかかり、ゲート酸化膜の信頼性を悪化させるおそれも
ある。
回路では、昇圧回路５を設ける必要があるが、昇圧回路
５の回路構成が複雑であるために、ＤＲＡＭのチップ面
積が増大する欠点がある。また、昇圧回路５は、一般に
容量結合効果を利用して昇圧しているので、昇圧された
レベルは浮遊状態となり、リーク電流によって昇圧レベ
ルが低下してしまうおそれがある。さらに、第１のＮチ
ャンネル型ＭＯＳトランジスタ１のゲートに過大な電圧
がかかり、ゲート酸化膜の信頼性を悪化させるおそれも
ある。
【０００５】本発明は、上記の課題に鑑みてなされたも
のであり、回路を複雑にすることなく、出力レベルの低
下を防止し、５Ｖ系デバイスとのインターフェースをと
ることを可能にした半導体集積回路の出力回路を提供す
ることを目的としている。
のであり、回路を複雑にすることなく、出力レベルの低
下を防止し、５Ｖ系デバイスとのインターフェースをと
ることを可能にした半導体集積回路の出力回路を提供す
ることを目的としている。
【０００６】
【課題を解決するための手段】本発明は、図１に示すよ
うに、第１の電源Ｖｃｃと第２の電源Ｖｓｓとの間にＮ
チャネル型の第１のＭＯＳトランジスタ１とＮチャネル
第２のＭＯＳトランジスタ２とを互いに直列接続し、出
力禁止状態（＊ＤＥＳ＝Ｌ）では前記両ＭＯＳトランジ
スタ１，２のゲートにＬレベルの信号を供給して両ＭＯ
Ｓトランジスタ１，２をオフさせ、かつ出力可能状態
（＊ＤＥＳ＝Ｈ）では前記第１，第２のＭＯＳトランジ
スタ１，２のゲートにそれぞれ出力データＤと反転出力
データ＊Ｄとを供給する出力制御回路３を備える半導体
集積回路の出力回路において、前記第１のＭＯＳトラン
ジスタ１を２入力のニューロンＭＯＳトランジスタで形
成し、該２入力のうち一方のゲートに前記出力制御回路
３からの信号φ1を供給し、他方のゲートに前記ニュー
ロンＭＯＳトランジスタの閾値ＶTHを変化させるための
制御電圧ＶEを供給した。ニューロンＭＯＳトランジス
タとは、フローティングゲートＦＧと、そのフローティ
ングゲートＦＧ上に絶縁膜を介して設けた複数の入力ゲ
ートを有するＭＯＳトランジスタであって、２入力のニ
ューロンＭＯＳトランジスタは、図２に示すように、２
つの電気的に分離したゲートＣＧ1，ＣＧ2を有してい
る。
うに、第１の電源Ｖｃｃと第２の電源Ｖｓｓとの間にＮ
チャネル型の第１のＭＯＳトランジスタ１とＮチャネル
第２のＭＯＳトランジスタ２とを互いに直列接続し、出
力禁止状態（＊ＤＥＳ＝Ｌ）では前記両ＭＯＳトランジ
スタ１，２のゲートにＬレベルの信号を供給して両ＭＯ
Ｓトランジスタ１，２をオフさせ、かつ出力可能状態
（＊ＤＥＳ＝Ｈ）では前記第１，第２のＭＯＳトランジ
スタ１，２のゲートにそれぞれ出力データＤと反転出力
データ＊Ｄとを供給する出力制御回路３を備える半導体
集積回路の出力回路において、前記第１のＭＯＳトラン
ジスタ１を２入力のニューロンＭＯＳトランジスタで形
成し、該２入力のうち一方のゲートに前記出力制御回路
３からの信号φ1を供給し、他方のゲートに前記ニュー
ロンＭＯＳトランジスタの閾値ＶTHを変化させるための
制御電圧ＶEを供給した。ニューロンＭＯＳトランジス
タとは、フローティングゲートＦＧと、そのフローティ
ングゲートＦＧ上に絶縁膜を介して設けた複数の入力ゲ
ートを有するＭＯＳトランジスタであって、２入力のニ
ューロンＭＯＳトランジスタは、図２に示すように、２
つの電気的に分離したゲートＣＧ1，ＣＧ2を有してい
る。
【０００７】
【作用】本発明によれば、第１のＭＯＳトランジスタ１
を可変閾値の機能を有するニューロンＭＯＳトランジス
タで形成しているので、制御電圧ＶEを変えることによ
り、出力禁止状態（＊ＤＥＳ＝Ｌ）では、閾値ＶTHを比
較的高く設定し、出力可能状態（＊ＤＥＳ＝Ｈ）では、
閾値ＶTHを低く設定することができ、これにより、出力
レベルの低下を防止することができる。
を可変閾値の機能を有するニューロンＭＯＳトランジス
タで形成しているので、制御電圧ＶEを変えることによ
り、出力禁止状態（＊ＤＥＳ＝Ｌ）では、閾値ＶTHを比
較的高く設定し、出力可能状態（＊ＤＥＳ＝Ｈ）では、
閾値ＶTHを低く設定することができ、これにより、出力
レベルの低下を防止することができる。
【０００８】
【実施例】次に、本発明の一実施例に係る半導体集積回
路の出力回路を図１および図２を参照しながら説明す
る。本発明の特徴は、図１に示すように、第１のＭＯＳ
トランジスタ１を２入力のニューロンＭＯＳトランジス
タで形成し、該２入力のうち一方のゲートに前記出力制
御回路３からの信号φ1を供給し、他方のゲートに前記
ニューロンＭＯＳトランジスタの閾値ＶTHを変化させる
ための制御電圧ＶEを供給した点にある。ニューロンＭ
ＯＳトランジスタについては、例えば、「電子通信学会
技報（TECHNICAL REPORT OF IEICE CPSY93-6, FTS93-6,
ICD93-6(1993-06)」に詳しく記載されているので、以下
で同文献を引用して説明する。 ニューロンＭＯＳトラ
ンジスタは、フローティングゲートＦＧと、そのフロー
ティングゲートＦＧ上に絶縁膜を介して設けた複数の入
力ゲートを有するＭＯＳトランジスタであって、２入力
のニューロンＭＯＳトランジスタは、図２に示すよう
に、２つの電気的に分離したゲートＣＧ1，ＣＧ2を有し
ている。ここで、ゲートＣＧ1，ＣＧ2における電位をＶ
1，Ｖ2とすると、Ｖ1端子から見たトランジスタの閾値
は、Ｖ2によって自在に変化させられる。この可変閾値
の機能は、フローティングゲートＦＧへの電荷注入を利
用して実現しているのではなく、単に制御電極でフロー
ティングゲートＦＧの電位を制御し、もう一方の端子Ｖ
1から見た、見かけ上の閾値を変化させているにすぎな
い。したがって、ニューロンＭＯＳトランジスタがオン
する条件は、次式で与えられる。
路の出力回路を図１および図２を参照しながら説明す
る。本発明の特徴は、図１に示すように、第１のＭＯＳ
トランジスタ１を２入力のニューロンＭＯＳトランジス
タで形成し、該２入力のうち一方のゲートに前記出力制
御回路３からの信号φ1を供給し、他方のゲートに前記
ニューロンＭＯＳトランジスタの閾値ＶTHを変化させる
ための制御電圧ＶEを供給した点にある。ニューロンＭ
ＯＳトランジスタについては、例えば、「電子通信学会
技報（TECHNICAL REPORT OF IEICE CPSY93-6, FTS93-6,
ICD93-6(1993-06)」に詳しく記載されているので、以下
で同文献を引用して説明する。 ニューロンＭＯＳトラ
ンジスタは、フローティングゲートＦＧと、そのフロー
ティングゲートＦＧ上に絶縁膜を介して設けた複数の入
力ゲートを有するＭＯＳトランジスタであって、２入力
のニューロンＭＯＳトランジスタは、図２に示すよう
に、２つの電気的に分離したゲートＣＧ1，ＣＧ2を有し
ている。ここで、ゲートＣＧ1，ＣＧ2における電位をＶ
1，Ｖ2とすると、Ｖ1端子から見たトランジスタの閾値
は、Ｖ2によって自在に変化させられる。この可変閾値
の機能は、フローティングゲートＦＧへの電荷注入を利
用して実現しているのではなく、単に制御電極でフロー
ティングゲートＦＧの電位を制御し、もう一方の端子Ｖ
1から見た、見かけ上の閾値を変化させているにすぎな
い。したがって、ニューロンＭＯＳトランジスタがオン
する条件は、次式で与えられる。
【０００９】 φF＝（Ｃ1Ｖ1＋Ｃ2Ｖ2）/（Ｃ1＋Ｃ2）＞ ＶTH ・・・・・・（１） ここで、φFは、フローティングゲートＦＧの電位、Ｃ
1，Ｃ2は、それぞれゲートＣＧ1，ＣＧ2とフローティン
グゲートＦＧとの結合容量である。したがって、端子Ｖ
1から見た閾値ＶTH'は、次式で与えられる。 ＶTH'＝（１＋Ｃ1／Ｃ2)ＶTH − （Ｃ1／Ｃ2)Ｖ2 ・・・・（２） 上記の結果を図１に示した本実施例に適用すると、第１
のＭＯＳトランジスタ１の閾値ＶTH'は、次式で表され
る。
1，Ｃ2は、それぞれゲートＣＧ1，ＣＧ2とフローティン
グゲートＦＧとの結合容量である。したがって、端子Ｖ
1から見た閾値ＶTH'は、次式で与えられる。 ＶTH'＝（１＋Ｃ1／Ｃ2)ＶTH − （Ｃ1／Ｃ2)Ｖ2 ・・・・（２） 上記の結果を図１に示した本実施例に適用すると、第１
のＭＯＳトランジスタ１の閾値ＶTH'は、次式で表され
る。
【００１０】 ＶTH'＝（１＋Ｃ1／Ｃ2)ＶTH − （Ｃ1／Ｃ2)ＶE ・・・・（３） よって、制御電圧ＶEを変えることにより、出力禁止状
態（＊ＤＥＳ＝Ｌ）では、閾値ＶTH'を比較的高く設定
し、出力可能状態（＊ＤＥＳ＝Ｈ）では、閾値ＶTH'を
低く設定することができ、これにより、出力レベルの低
下を防止することができる。
態（＊ＤＥＳ＝Ｌ）では、閾値ＶTH'を比較的高く設定
し、出力可能状態（＊ＤＥＳ＝Ｈ）では、閾値ＶTH'を
低く設定することができ、これにより、出力レベルの低
下を防止することができる。
【００１１】最も簡単に制御電圧ＶEを作り出すには、
出力禁止状態（＊ＤＥＳ＝Ｌ）でＶE＝０Ｖとし、出力
可能状態（＊ＤＥＳ＝Ｈ）では、ＶE＝Ｖｃｃとするこ
とである。。。すなわち、この場合、制御電圧ＶEは＊
ＤＥＳ信号と同一信号を用いることができる。このとき
（Ｃ1／Ｃ2)、結合容量比を以下ように設定することに
より、出力可能状態（＊ＤＥＳ＝Ｈ）の閾値ＶTH'を０
Ｖに設定することが可能である。いま、ＶTH'＝０Ｖ，
ＶE＝Ｖｃｃを（３）式に代入し、（Ｃ1／Ｃ2)について
解くと、次式が得られる。
出力禁止状態（＊ＤＥＳ＝Ｌ）でＶE＝０Ｖとし、出力
可能状態（＊ＤＥＳ＝Ｈ）では、ＶE＝Ｖｃｃとするこ
とである。。。すなわち、この場合、制御電圧ＶEは＊
ＤＥＳ信号と同一信号を用いることができる。このとき
（Ｃ1／Ｃ2)、結合容量比を以下ように設定することに
より、出力可能状態（＊ＤＥＳ＝Ｈ）の閾値ＶTH'を０
Ｖに設定することが可能である。いま、ＶTH'＝０Ｖ，
ＶE＝Ｖｃｃを（３）式に代入し、（Ｃ1／Ｃ2)について
解くと、次式が得られる。
【００１２】 （Ｃ1／Ｃ2) ＝ＶTH ／（Ｖｃｃ−ＶTH） ・・・・・（４） また、出力禁止状態（＊ＤＥＳ＝Ｌ）における閾値ＶT
H'は、（３）式において、ＶE＝０Ｖを代入することに
より、次式で与えられる。 ＶTH'＝（１＋Ｃ1／Ｃ2)ＶTH ・・・・・（５） 以下で、具体例を示す。ＶTH＝０．７Ｖ，Ｖｃｃ＝３．
３Ｖとすると、（４）式より、必要な結合容量比は（Ｃ
1／Ｃ2) ＝０．２７となる。また、このとき出力禁止状
態（＊ＤＥＳ＝Ｌ）における閾値ＶTH'は、（５）式よ
り、０．８９Ｖとなる。したがって、本実施例では、制
御電圧ＶEを上記のように、変化させることにより、出
力可能状態における第１のＭＯＳトランジスタの閾値を
従来の０．７Ｖから０Ｖに下げることができるので、出
力レベルの低下を防止し、電源電圧に等しい３．３Ｖの
Ｈレベル出力電圧を得ることが可能になり、５Ｖ系デバ
イスとのインターフェースを実現することができる。ま
た、出力禁止状態（＊ＤＥＳ＝Ｌ）における閾値ＶTH'
は従来より高くなるので、トランジスタのオフリーク電
流を低減できる利点もある。
H'は、（３）式において、ＶE＝０Ｖを代入することに
より、次式で与えられる。 ＶTH'＝（１＋Ｃ1／Ｃ2)ＶTH ・・・・・（５） 以下で、具体例を示す。ＶTH＝０．７Ｖ，Ｖｃｃ＝３．
３Ｖとすると、（４）式より、必要な結合容量比は（Ｃ
1／Ｃ2) ＝０．２７となる。また、このとき出力禁止状
態（＊ＤＥＳ＝Ｌ）における閾値ＶTH'は、（５）式よ
り、０．８９Ｖとなる。したがって、本実施例では、制
御電圧ＶEを上記のように、変化させることにより、出
力可能状態における第１のＭＯＳトランジスタの閾値を
従来の０．７Ｖから０Ｖに下げることができるので、出
力レベルの低下を防止し、電源電圧に等しい３．３Ｖの
Ｈレベル出力電圧を得ることが可能になり、５Ｖ系デバ
イスとのインターフェースを実現することができる。ま
た、出力禁止状態（＊ＤＥＳ＝Ｌ）における閾値ＶTH'
は従来より高くなるので、トランジスタのオフリーク電
流を低減できる利点もある。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
第１のＭＯＳトランジスタ１を可変閾値の機能を有する
ニューロンＭＯＳトランジスタで形成しているので、制
御電圧ＶEを変えることにより、出力禁止状態（＊ＤＥ
Ｓ＝Ｌ）では、閾値ＶTHを比較的高く設定し、出力可能
状態（＊ＤＥＳ＝Ｈ）では、閾値ＶTHを低く設定するこ
とができ、出力レベルの低下を防止することができる。
これにより、５Ｖ系デバイスと低電圧系デバイスとのイ
ンターフェースをとることが可能になる。
第１のＭＯＳトランジスタ１を可変閾値の機能を有する
ニューロンＭＯＳトランジスタで形成しているので、制
御電圧ＶEを変えることにより、出力禁止状態（＊ＤＥ
Ｓ＝Ｌ）では、閾値ＶTHを比較的高く設定し、出力可能
状態（＊ＤＥＳ＝Ｈ）では、閾値ＶTHを低く設定するこ
とができ、出力レベルの低下を防止することができる。
これにより、５Ｖ系デバイスと低電圧系デバイスとのイ
ンターフェースをとることが可能になる。
【００１４】また、本発明の出力回路は、第１のＭＯＳ
トランジスタ１を可変閾値の機能を有するニューロンＭ
ＯＳトランジスタで置き換えるだけで構成できるので、
従来のように昇圧回路を使用する必要がなく、回路構成
が簡単になるとともに、ゲートに高電圧がかからないの
で、高信頼性を確保できる利点も有している。
トランジスタ１を可変閾値の機能を有するニューロンＭ
ＯＳトランジスタで置き換えるだけで構成できるので、
従来のように昇圧回路を使用する必要がなく、回路構成
が簡単になるとともに、ゲートに高電圧がかからないの
で、高信頼性を確保できる利点も有している。
【図１】本発明の一実施例に係る半導体集積回路の出力
回路を示す回路図である。
回路を示す回路図である。
【図２】ニューロンＭＯＳトランジスタを説明する図で
ある。
ある。
【図３】従来例に係る半導体集積回路の出力回路を示す
回路図である。
回路図である。
【図４】従来例に係る半導体集積回路の出力回路を示す
回路図である。
回路図である。
１ 第１のＭＯＳトランジスタ ２ 第２のＭＯＳトランジスタ ３ 出力制御回路 ４ 出力端子 ５ 昇圧回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｅ 19/0952 Ｈ０３Ｋ 19/094 Ｚ
Claims (1)
- 【請求項１】 第１の電源と第２の電源の間にＮチャネ
ル型の第１のＭＯＳトランジスタとＮチャネル第２のＭ
ＯＳトランジスタとを互いに直列接続し、出力禁止状態
では前記第１，第２のＭＯＳトランジスタのゲートにＬ
レベルの信号を供給して両ＭＯＳトランジスタをオフさ
せ、かつ出力可能状態では前記第１，第２のＭＯＳトラ
ンジスタのゲートにそれぞれ出力データＤと反転出力デ
ータ＊Ｄとを供給する出力制御回路を備える半導体集積
回路の出力回路において、前記第１のＭＯＳトランジス
タを２入力ゲートのニューロンＭＯＳトランジスタで形
成し、かつ該２入力のうち一方のゲートに前記出力制御
回路からの信号を供給し、他方のゲートに前記ニューロ
ンＭＯＳトランジスタの閾値を変化させるための制御電
圧を供給することを特徴とする半導体集積回路の出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237478A JPH08102653A (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6237478A JPH08102653A (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路の出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08102653A true JPH08102653A (ja) | 1996-04-16 |
Family
ID=17015927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6237478A Pending JPH08102653A (ja) | 1994-09-30 | 1994-09-30 | 半導体集積回路の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08102653A (ja) |
-
1994
- 1994-09-30 JP JP6237478A patent/JPH08102653A/ja active Pending
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