JPH07182865A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【構成】データの読出し時に、メモリセル１からビット
線１０と反転ビット線１１に読み出された電圧をセンス
アンプ１２により増幅し、読出しゲート１５、１６のス
イッチングを行うことにより、読出し用トランジスタ１
８、１９を介して接続されたリード／ライトデータバス
１３、１４と、読出し時にオンされる制御トランジスタ
１７を介して接地された接地電位とのスイッチングを行
なってリード／ライトデータバス１３、１４に読出し電
圧を発生させ、データの書込み時に、リード／ライトデ
ータバス１３、１４から入力された書き込み電圧を読出
し用トランジスタ１８、１９、書込み用トランジスタ２
０、２１及びセンスアンプ１２を介してメモリセル１に
供給する。 【効果】 読出し及び書込み動作を高速に行なうことが
でき、レイアウト面積を減少させことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、ビット線とデータバス間に読出しゲート構造
を有するトランジスタが接続された半導体記憶装置に関
する。

【０００２】

【従来の技術】従来、電気信号（電圧）としてデータの
読出し及び書込みを行ない、データを記憶する半導体記
憶装置は、例えば図３に示すように、読出し動作時にメ
モリセル（図示せず）からビット線３０と反転ビット線
３１に読み出された電圧を増幅して出力すると共に、書
込み動作時に書込み電圧をビット線３０と反転ビット線
３１を介してメモリセルに供給するセンスアンプ３２
と、読出し動作時に読出し電圧を出力すると共に、書込
み動作時に書込み電圧を入力するリード／ライトデータ
バス３３、３４と、上記センスアンプ３２とリード／ラ
イトデータバス３３、３４のスイッチングを行なうトラ
ンスファゲート３５、３６とを備えていた。

【０００３】そして、この図３に示す半導体記憶装置で
は、データの読出し動作は、メモリセルに記憶されたデ
ータを読出し電圧としてビット線３０及び反転ビット線
３１に読出し、この読み出された読出し電圧をセンスア
ンプ３２により増幅し、トランスファゲート３５、３６
を介してリード／ライトデータバス３３、３４に供給す
ることにより行ない、データの書込み動作は、リード／
ライトデータバス３３、３４からの書込み電圧をトラン
スファゲート３５、３６を介してセンスアンプ３２に供
給し、この書込み電圧をビット線３０及び反転ビット線
３１を介してメモリセルに供給することにより行なって
いた。

【０００４】また、動作を高速化するために、例えば図
４に示すように、メモリセルからビット線４０と反転ビ
ット線４１に読み出された電圧を増幅して出力すると共
に、書込み電圧をビット線４０と反転ビット線４１を介
してメモリセルに供給するセンスアンプ４２と、読出し
電圧を出力するリードデータバス４３、４４と、書込み
電圧を入力するライトデータバス４５、４６と、上記セ
ンスアンプ４２で増幅された電圧によりスイッチングを
行なう読出しゲート４７、４８と、この読出しゲート４
７、４８とリードデータバス４３、４４とのスイッチン
グを行なうリードトランスファゲート４９、５０と、ラ
イトデータバス４５、４６からの書込み電圧をセンスア
ンプ４２に供給するライトトランスファゲート５１、５
２とを備えた半導体記憶装置が知られていた。

【０００５】そして、この図４に示す半導体記憶装置で
は、読出し動作時は、メモリセルに記憶されたデータを
ビット線４０及び反転ビット線４１に電圧として読出
し、この電圧をセンスアンプ４２で増幅して読出しゲー
ト４７、４８のゲートに供給し、読出しゲート４７、４
８によりリードトランスファゲート４９、５０を介して
接続されたリードデータバス４３、４４と接地電位のス
イッチングを行ない、読出し電流によりリードデータバ
ス４３、４４に読出し電圧を発生させてデータの読出し
を行なっていた。また、書込み動作時は、ライトデータ
バス４５、４６から供給された書込み電圧をライトトラ
ンスファゲート５１、５２を介してセンスアンプ４２に
供給し、センスアンプ４２からビット線４０及び反転ビ
ット線４１を介して書込み電圧をメモリセルに供給して
データの書込みを行なっていた。

【０００６】さらに、例えば図５に示すように、メモリ
セルから読み出されたビット線６０と反転ビット線６１
間の電圧を増幅するセンスアンプ６２と、読出し電圧を
出力すると共に書込み電圧を入力するリード／ライトデ
ータバス６３、６４と、上記センスアンプ６２で増幅さ
れた電圧によりスイッチングを行なう読出しゲート６
５、６６と、この読出しゲート６５、６６と上記リード
／ライトデータバス６３、６４とのスイッチングを行な
うリードトランスファゲート６７、６８と、上記リード
／ライトデータバス６３、６４からの書込み電圧をセン
スアンプ６２に供給するライトトランスファゲート６
９、７０とを備え、上記図４に示す半導体記憶装置のリ
ードライトデータバス４３、４４とライトデータバス４
５、４６を読出し及び書込み動作時に共用のリード／ラ
イトデータバス６３、６４としてレイアウト面積を減少
させた半導体記憶装置が知られていた。

【０００７】

【発明が解決しようとする課題】しかしながら、上述の
図３に示す半導体記憶装置では、ビット線３０及び反転
ビット線３１にリード／ライトデータバス３３、３４の
容量が付加され、一般にメモリセルの容量が小さいこと
から、読出し電圧の立ち上がりが遅く、高速動作が困難
である問題があった。

【０００８】また、上述の図４に示す半導体記憶装置で
はセンスアンプ４２の出力により読出しゲート４７、４
８のスイッチングを行なってデータを読出しているた
め、リードイネーブル信号を高速化しても、ビット線４
０及び反転ビット線４１の情報を破壊せず、高速動作が
可能である反面、書込み動作時の書込み電圧の供給をラ
イトデータバス４５、４６を介して行なっているため、
読出し用と書込み用の２つのデータバスを必要とし、レ
イアウト面積が大きくなり、高集積化してデータの記憶
容量を増加させる上で問題があった。

【０００９】さらに、上述の図５に示す半導体記憶装置
は、ライトトランスファゲート６９、７０のゲートオー
バラップ容量及びジャンクション容量がリード／ライト
データバス６３、６４に付加され、これらの容量により
電圧の立ち上がりが遅くなり、高速化が困難である問題
があった。

【００１０】本発明は、上述のような問題点に鑑みてな
されたものであり、読出し及び書込み動作を高速に行な
うことができ、レイアウト面積を減少させことができる
半導体記憶装置の提供を目的とする。

【００１１】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明に係る半導体記憶装置は、ビット線とデー
タバス間に読出しゲート構造を有するトランジスタが接
続された半導体記憶装置において、読出しゲート構造を
有するトランジスタのソースまたはドレインと接地との
間に設けられ、データの書込み動作時にオフとされる制
御トランジスタと、読出しゲート構造を有するトランジ
スタとデータバス間に設けられ、読出し動作時及び書込
み動作時に読出し要求信号によりオンされる読出し用ト
ランジスタと、読出しゲート構造を有するトランジスタ
の前段に設けられ、書込み要求信号によりオンされ、ビ
ット線と読出し用トランジスタとのスイッチングを行な
う書込み用トランジスタを備えることを特徴とする。

【００１２】また、本発明に係る半導体記憶装置は、ビ
ット線及び反転ビット線とデータバス間にそれぞれ接続
された読出しゲート構造を有するトランジスタのソース
またはドレインと接地との間に設けられ、データの書込
み動作時にオフとされる制御トランジスタと、読出しゲ
ート構造を有する各トランジスタとデータバス間に設け
られ、読出し動作時及び書込み動作時に読出し要求信号
によりオンされる読出し用トランジスタと、読出しゲー
ト構造を有する各トランジスタの前段に設けられ、書込
み要求信号によりオンされ、ビット線及び反転ビット線
と読出し用トランジスタとのスイッチングを行なう書込
み用トランジスタを備えることを特徴とする。

【００１３】

【作用】本発明に係る半導体記憶装置では、データの読
出し動作時に、読出し用トランジスタに読出し要求信号
が供給されると、この読出し要求信号によって読出し用
トランジスタがオンとなる。また、制御トランジスタが
オンとなる。そして、ビット線の電圧に応じて読出しゲ
ート構造を有するトランジスタがオンとなると、データ
バスが読出し用トランジスタと制御トランジスタを介し
て接地電位に接続されて読出し電流が流れ、この読出し
電流によりデータバスの電圧が変動してデータの読出し
が行なわれる。

【００１４】一方、データの書込み動作時に、書込みト
ランジスタに書込み要求信号が供給されると、この書込
み要求信号によって書込み用トランジスタがオンとな
る。また、読出し要求信号によって読出し用トランジス
タがオンとなる。そして、書込み電圧がデータバスから
入力されると、この書込み電圧が読出し用トランジスタ
と書込み用トランジスタを介してビット線に供給され
る。このとき、制御トランジスタはオフとされているの
で、データバスからの書込み電圧によって読出しゲート
構造を有するトランジスタには電流が流入せず、書込み
電圧を高速にビット線に供給することができる。

【００１５】また、本発明に係る半導体記憶装置では、
データの読出し動作時に、各読出し用トランジスタに読
出し要求信号が供給されると、この読出し要求信号によ
って各読出し用トランジスタがオンとなる。また、制御
トランジスタがオンとなる。そして、ビット線及び反転
ビット線の電圧に応じて読出しゲート構造を有するトラ
ンジスタがオンとなると、データバスが読出し用トラン
ジスタと制御トランジスタを介して接地電位に接続され
て読出し電流が流れ、この読出し電流によりデータバス
の電圧が変動してデータの読出しが行なわれる。

【００１６】一方、データの書込み動作時に、各書込み
トランジスタに書込み要求信号が供給されると、この書
込み要求信号によって各書込み用トランジスタがオンと
なる。また、読出し要求信号によって各読出し用トラン
ジスタがオンとなる。そして、書込み電圧がデータバス
から入力されると、この書込み電圧が各読出し用トラン
ジスタと各書込み用トランジスタを介してビット線及び
反転ビット線に供給される。このとき、制御トランジス
タはオフとされているので、データバスからの書込み電
圧によって各読出しゲート構造を有するトランジスタに
は電流が流入せず、書込み電圧を高速にビット線及び反
転ビット線に供給することができる。

【００１７】

【実施例】以下、本発明に係る半導体記憶装置の好適な
実施例を図面を参照しながら詳細に説明する。この実施
例は、本発明を、データを記憶するメモリセルを容量素
子で構成した所謂ＤＲＡＭに適用したものである。

【００１８】この半導体記憶装置は、図１に示すよう
に、データを記憶するメモリセル１と、このメモリセル
１から読出した電圧を出力すると共に、書込み電圧をメ
モリセル１に供給するビット線１０及び反転ビット線１
１と、このビット線１０と反転ビット線１１に読み出さ
れた電圧を増幅して出力すると共に、入力した書込み電
圧をビット線１０及び反転ビット線１１を介してメモリ
セル１に供給するセンスアンプ１２と、読出し電圧を出
力すると共に、書込み電圧を入力するリード／ライトデ
ータバス１３、１４と、上記センスアンプ１２により増
幅されたビット線１０と反転ビット線１１の電圧により
スイッチングを行なう読出しゲート（読出しゲート構造
を有するトランジスタ）１５、１６と、この読出しゲー
ト１５、１６のドレインと接地との間に設けられ、デー
タの書込み動作時にオフとされる制御トランジスタ１７
と、上記読出しゲート１５、１６と上記データバス１
３、１４間に設けられ、読出し動作時及び書込み動作時
に読出し要求信号によりオンされる読出し用トランジス
タ１８、１９と、上記読出しゲート１５、１６の前段に
設けられ、書込み要求信号によりオンされ、上記センス
アンプ１２にデータバス１３、１４から入力された書込
み電圧を供給する書込み用トランジスタ２０、２１とを
備えている。

【００１９】そして、データの読出し動作時には、図２
に示すように、制御トランジスタ１７のゲートに供給さ
れる制御信号φ₁ がハイレベルとなり、制御トランジス
タ１７がオンとなり、読出しゲート１５、１６のドレイ
ンが、制御トランジスタ１７を介して接地された状態と
なる。また、読出し用トランジスタ１８、１９のゲート
に供給される読出し要求信号ＲＤＥがハイレベルになる
と、読出し用トランジスタ１８、１９がオンとなる。

【００２０】メモリセル１は、記憶しているデータに応
じた読出し電圧をビット線１０及び反転ビット線１１に
供給する。このビット線１０及び反転ビット線１１に供
給される電圧は、メモリセル１に記憶されているデータ
に応じて一方がハイレベルで他方がローレベルとなる。
例えばメモリセル１に”１”が記憶されているときは、
ビット線１０がハイレベル、反転ビット線１１がローレ
ベルの電圧となる。また、例えばメモリセル１に”０”
が記憶されているときは、ビット線１０がローレベル、
反転ビット線１１がハイレベルの電圧となる。

【００２１】センスアンプ１２は、ビット線１０及び反
転ビット線１１間の電圧を増幅し、読出しゲート１５、
１６のゲートに供給する。

【００２２】読出しゲート１５、１６は、センスアンプ
１２から供給される電圧に応じてスイッチング動作を行
なう。例えばセンスアンプ１２から、読出しゲート１５
のゲートにはハイレベルの電圧が供給され、読出しゲー
ト１５がオンとなり、読出しゲート１６のゲートにはロ
ーレベルの電圧が供給され、読出しゲート１６はオフと
なる。

【００２３】ここで、読出しゲート１５がオンとなる
と、データバス１３から、読出し用トランジスタ１８
と、読出しゲート１５及び制御トランジスタ１７を介し
て読出し電流が流れる。また、読出しゲート１６がオン
となると、データバス１４から、読出し用トランジスタ
１９と、読出しゲート１６及び制御トランジスタ１７を
介して読出し電流が流れる。これの読出し電流によりデ
ータバス１３、１４の電圧が変動し、データの読出しが
行なわれる。

【００２４】具体的には、例えば読出しゲート１５、１
６に供給される電圧が各々ハイレベル、ローレベルであ
るときは、読出しゲート１５がオン、読出しゲート１６
がオフとなり、データバス１３から、読出し用トランジ
スタ１８、読出しゲート１５及び制御トランジスタ１７
を介して読出し電流が流れる。そして、データバス１３
の抵抗等によってデータバス１３の電圧が低下し、デー
タバス１３の電圧が、データバス１４の電圧に対してロ
ーレベルとなる。

【００２５】また、読出しゲート１５、１６に供給され
る電圧が各々ローレベル、ハイレベルであるときは、読
出しゲート１５がオフ、読出しゲート１６がオンとな
り、データバス１４から、読出し用トランジスタ１９、
読出しゲート１６及び制御トランジスタ１７を介して読
出し電流が流れる。そして、データバス１４の電圧が低
下し、データバス１３の電圧が、データバス１４の電圧
に対してハイレベルとなる。かくして、メモリセル１に
記憶されたデータに対応する読出し電圧がデータバス１
３、１４に出力される。

【００２６】データの書込み動作時には、上述の図２に
示すように、制御トランジスタ１７に供給される制御信
号φ₁ がローレベルとなり、制御トランジスタ１７がオ
フとなる。すなわち、読出しゲート１５、１６のドレイ
ンが接地されていない状態となる。また、読出し用トラ
ンジスタ１８、１９のゲートに供給される読出し要求信
号ＲＤＥがハイレベルとなり、読出し用トランジスタ１
８、１９がオンとなる。また、書込み用トランジスタ２
０、２１のゲートに供給される書込み要求信号ＷＤＥが
ハイレベルとなって、書込み用トランジスタ２０、２１
がオンとなる。

【００２７】そして、データバス１３、１４に書込み電
圧が供給されると、センスアンプ１２は、読出し用トラ
ンジスタ１８、１９及び書込み用トランジスタ２０、２
１を介して書込み電圧を入力し、ビット線１０及び反転
ビット線１１に供給してメモリセル１にデータの書込み
を行なう。例えばデータバス１３にローレベル、データ
バス１４にハイレベルの書込み電圧が供給されると、セ
ンスアンプ１２は、ビット線１０にハイレベル、反転ビ
ット線１１にローレベルの電圧を供給し、メモリセル１
に”０”が記憶される。

【００２８】このとき、制御トランジスタ１７はオフと
なっているので、データバス１３、１４からの書込み電
圧によって読出しゲート１５、１６のソースには電流が
流入しない。

【００２９】以上の説明から明らかなように、この半導
体記憶装置は、データの書込み動作時に制御トランジス
タ１７をオフすることにより、読出しゲート１５、１６
にデータバス１３、１４から電流が流入しない構成とす
ることができ、読出し及び書込み動作時のデータバスを
共用としているので、従来の読出し用データバスと書込
み用データバスを備えた半導体記憶装置に比してレイア
ウト面積を減少させることができる。また、書込み用ト
ランジスタ２０、２１と読出し用トランジスタ１８、１
９をデータバス１３、１４に対して直列に配置すること
により、書込み用トランジスタ２０、２１のゲートオー
バーラップ容量とジャンクション容量がデータバス１
３、１４に付加されず、従来の書込み用トランジスタと
読出し用トランジスタをデータバスに対して並列に設け
た構成の半導体記憶装置に比して、データバス１３、１
４に付加される容量が低減でき、読出し及び書込み動作
の高速化が可能となる。

【００３０】なお、本発明は上述の実施例に限定される
ものではなく、例えば反転ビット線１１を設けず、ビッ
ト線１０のみとして、読出しゲートと、制御トランジス
タと、読出し用トランジスタと、書込み用トランジスタ
を備える構成としてもよい。この場合、データの読出し
及び書込み動作は、接地電位とデータバスの電位の差に
基づいて行なう。また、本発明の適用対象は、上述のＤ
ＲＡＭに限らず、データを電気信号として記憶する装置
であればＳＲＡＭ、フラッシュメモリ等にも適用できる
ことは勿論である。

【００３１】

【発明の効果】上述の説明で明らかなように、本発明で
は、ビット線とデータバス間に読出しゲート構造を有す
るトランジスタが接続された半導体記憶装置において、
読出しゲート構造を有するトランジスタのソースまたは
ドレインが、データの書込み動作時にオフとされる制御
トランジスタを介して接地電位に接続されると共に、読
出しゲート構造を有するトランジスタの前段に書込み要
求信号によりオンされる書込み用トランジスタを備え、
読出しゲート構造を有するトランジスタとデータバス間
に、読出し動作時及び書込み動作時に読出し要求信号に
よりオンされる読出し用トランジスタを備えることによ
り、データバスに書込み用トランジスタのゲートオーバ
ラップ容量及びジャンクション容量が付加されず、読出
し及び書込み動作を高速に行なうことができ、また、読
出し動作時及び書込み動作時に使用するデータバスを共
用しているので、従来に比してレイアウト面積を減少さ
せることができる。

【００３２】また、本発明では、ビット線及び反転ビッ
ト線とデータバス間に読出しゲート構造を有するトラン
ジスタが接続された半導体記憶装置において、ビット線
及び反転ビット線とデータバス間にそれぞれ接続された
読出しゲート構造を有するトランジスタのソースまたは
ドレインと接地との間に設けられ、データの書込み動作
時にオフとされる制御トランジスタと、読出しゲート構
造を有する各トランジスタとデータバス間に設けられ、
読出し動作時及び書込み動作時に読出し要求信号により
オンされる読出し用トランジスタと、読出しゲート構造
を有する各トランジスタの前段に設けられ、書込み要求
信号によりオンされ、ビット線及び反転ビット線と読出
し用トランジスタとのスイッチングを行なう書込み用ト
ランジスタを備えることにより、データバスに書込み用
トランジスタのゲートオーバラップ容量及びジャンクシ
ョン容量が付加されず、読出し及び書込み動作を高速に
行なうことができ、また、読出し及び書込み動作時に使
用するデータバスを共用しているので、従来に比してレ
イアウト面積を減少させることができる。

【図面の簡単な説明】

【図１】本発明を適用した半導体記憶装置の要部の構成
を示す回路図である。

【図２】上記の半導体記憶装置の動作を説明するための
図である。

【図３】従来の半導体記憶装置の要部の構成を示す回路
図である。

【図４】従来の半導体記憶装置の要部の構成を示す回路
図である。

【図５】従来の半導体記憶装置の要部の構成を示す回路
図である。

【符号の説明】

１・・・メモリセル １０・・・ビット線 １１・・・反転ビット線 １２・・・センスアンプ １３、１４・・・データバス １５、１６・・・読出しゲート １７・・・制御トランジスタ １８、１９・・・読出し用トランジスタ ２０、２１・・・書込み用トランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ビット線とデータバス間に読出しゲート
   構造を有するトランジスタが接続された半導体記憶装置
   において、 上記読出しゲート構造を有するトランジスタのソースま
   たはドレインと接地との間に設けられ、データの書込み
   動作時にオフとされる制御トランジスタと、 上記読出しゲート構造を有するトランジスタとデータバ
   ス間に設けられ、読出し動作時及び書込み動作時に読出
   し要求信号によりオンされる読出し用トランジスタと、 上記読出しゲート構造を有するトランジスタの前段に設
   けられ、書込み要求信号によりオンされ、ビット線と読
   出し用トランジスタとのスイッチングを行なう書込み用
   トランジスタを備えることを特徴とする半導体記憶装
   置。
2. 【請求項２】 ビット線及び反転ビット線とデータバス
   間にそれぞれ接続された読出しゲート構造を有するトラ
   ンジスタのソースまたはドレインと接地との間に設けら
   れ、データの書込み動作時にオフとされる制御トランジ
   スタと、 上記読出しゲート構造を有する各トランジスタと上記デ
   ータバス間に設けられ、読出し動作時及び書込み動作時
   に読出し要求信号によりオンされる読出し用トランジス
   タと、 上記読出しゲート構造を有する各トランジスタの前段に
   設けられ、書込み要求信号によりオンされ、ビット線及
   び反転ビット線と読出し用トランジスタとのスイッチン
   グを行なう書込み用トランジスタを備えることを特徴と
   する請求項１記載の半導体記憶装置。