JPS62231494A - デコ−ダドライバ回路 - Google Patents
デコ−ダドライバ回路Info
- Publication number
- JPS62231494A JPS62231494A JP61073947A JP7394786A JPS62231494A JP S62231494 A JPS62231494 A JP S62231494A JP 61073947 A JP61073947 A JP 61073947A JP 7394786 A JP7394786 A JP 7394786A JP S62231494 A JPS62231494 A JP S62231494A
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- JP
- Japan
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- level
- transistor
- drive signal
- source electrode
- driver circuit
- Prior art date
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデコーダドライバ回路に関し、特に、高速動作
時の非選択状態における誤動作を防止したデコーダドラ
イバ回路に関する。
時の非選択状態における誤動作を防止したデコーダドラ
イバ回路に関する。
従来のデコーダドライバ回路の構成を第３図に示す。こ
のデコーダドライバ回路はゲート電極にプリチャージ信
号Ｐが入力するトランジスタＱ１と、接点Ｎ１とアース
間に並列に接続されてＮＯＲ回路を形成し、各ゲートに
論理入力信号α。、α、−・−・α、（例えば、アドレ
ス選択信号）が入力するトランジスタ群Ｑ ｏ Ｉ ％
Ｑ ｏ ｚ−−−−−−Ｑ ｏ ｎと、接点Ｎ、とＮ
２の間に位置するトランジスタＱ２と、接点Ｎ２にゲー
ト電極を接続され、ドレイン電極に駆動信号φ１Ｎが入
力するとともにソース電極から駆動信号φ。。、を出力
するトランジスタＱ。
のデコーダドライバ回路はゲート電極にプリチャージ信
号Ｐが入力するトランジスタＱ１と、接点Ｎ１とアース
間に並列に接続されてＮＯＲ回路を形成し、各ゲートに
論理入力信号α。、α、−・−・α、（例えば、アドレ
ス選択信号）が入力するトランジスタ群Ｑ ｏ Ｉ ％
Ｑ ｏ ｚ−−−−−−Ｑ ｏ ｎと、接点Ｎ、とＮ
２の間に位置するトランジスタＱ２と、接点Ｎ２にゲー
ト電極を接続され、ドレイン電極に駆動信号φ１Ｎが入
力するとともにソース電極から駆動信号φ。。、を出力
するトランジスタＱ。
を備えている。
以上の構成において、その操作を説明するに、トランジ
スタＱ、のゲート電極にｒＨＪのプリチャージ信号Ｐを
与え、トランジスタ群Ｑ ｏ ＋ −、Ｑ ０２−−−
−−− Ｑ ｏ ｎのゲート電極に全てがｒＬＪの論理
人力信号α。、α１−・−・−α７を与え、かつ、トラ
ンジスタＱ、のドレイン電極にｒＬＪの駆動信号φ１Ｈ
を与えてリセット状態とする。このリセット状態ではト
ランジスタ群Ｑｏｔ、Ｑ 、 ２−一−−−−Ｑ 、
、のＮＯＲ出力によって節点Ｎ ＋ 、 Ｎ ｚは「１
１」の状態をとっている。
スタＱ、のゲート電極にｒＨＪのプリチャージ信号Ｐを
与え、トランジスタ群Ｑ ｏ ＋ −、Ｑ ０２−−−
−−− Ｑ ｏ ｎのゲート電極に全てがｒＬＪの論理
人力信号α。、α１−・−・−α７を与え、かつ、トラ
ンジスタＱ、のドレイン電極にｒＬＪの駆動信号φ１Ｈ
を与えてリセット状態とする。このリセット状態ではト
ランジスタ群Ｑｏｔ、Ｑ 、 ２−一−−−−Ｑ 、
、のＮＯＲ出力によって節点Ｎ ＋ 、 Ｎ ｚは「１
１」の状態をとっている。
（１）選択状態（第４図（ａ））
プリチャージ信号ＰがｒＨＪからｒＬＪに立ち下がり、
トランジスタ群Ｑ０いＧｌｏｚ−・・・・ＱＯｆｉに全
てがｒＬＪの選択論理入力信号α。、αＩ−−’−α。
トランジスタ群Ｑ０いＧｌｏｚ−・・・・ＱＯｆｉに全
てがｒＬＪの選択論理入力信号α。、αＩ−−’−α。
が与えられると、ＮＯＲ出力によって節点Ｎ、が「Ｈ」
になり、トランジスタＱ２のドレイン、ソース電極間の
セルフプート効果によって節点Ｎ２のレベルが電源電圧
ＶＣＣ以上に持ち上げられる。トランジスタＱ３のトレ
イン電極の駆動信号φ１Ｎのレベルが「Ｈ」になると、
節点Ｎ２のレベルに基づいてトランジスタＱ３のソース
電極から駆動信号φ１Ｎと同じレベルの駆動信号φ。０
．が出力される。
になり、トランジスタＱ２のドレイン、ソース電極間の
セルフプート効果によって節点Ｎ２のレベルが電源電圧
ＶＣＣ以上に持ち上げられる。トランジスタＱ３のトレ
イン電極の駆動信号φ１Ｎのレベルが「Ｈ」になると、
節点Ｎ２のレベルに基づいてトランジスタＱ３のソース
電極から駆動信号φ１Ｎと同じレベルの駆動信号φ。０
．が出力される。
（２）非選択状態（第４図（ｂ））
プリチャージ信号Ｐが「Ｈ」から「Ｌ」に立ち下がり、
トランジスタ群Ｑｏ８、ＱＯＺ・・−・−Ｑ０７に何れ
か１つ以上の信号がｒＨＪの非選択論理入力信号α。、
α１−・−α７が与えられると、ＮＯＲ出力によって接
点Ｎ、のレベルが立ち下がるため、節点Ｎ２のレベルも
立ち下がり、トランジスタＱ、のドレイン電極の駆動信
号φ１ＮのレベルがｒＨＪになっても節点Ｎ２のレベル
に基づいてトランジスタＱ３のソース電極の駆動信号φ
。。□のレベルはｒＬＪである。
トランジスタ群Ｑｏ８、ＱＯＺ・・−・−Ｑ０７に何れ
か１つ以上の信号がｒＨＪの非選択論理入力信号α。、
α１−・−α７が与えられると、ＮＯＲ出力によって接
点Ｎ、のレベルが立ち下がるため、節点Ｎ２のレベルも
立ち下がり、トランジスタＱ、のドレイン電極の駆動信
号φ１ＮのレベルがｒＨＪになっても節点Ｎ２のレベル
に基づいてトランジスタＱ３のソース電極の駆動信号φ
。。□のレベルはｒＬＪである。
しかし、従来のデコーダドライバ回路によれば、論理入
力信号α。、α、・−・・−・α７に応じて内部接点Ｎ
２のレベルが変化するタイミングと駆動信号φ１Ｎが与
えられるタイミングが非常に接近する高速動作において
は、選択状態から非選択状態に変化するとき内部節点Ｎ
２のレベルが十分低下していないときに駆動信号φＩＮ
が立ち上ると（第４図（ｂｌの破線）、選択状態のとき
にオンになっていた出力制御用トランジスタＱ、がオフ
にならないため、駆動信号φ。ＵＴのレベルが上昇する
ことがある。その後、内部接点Ｎ、のレベルが低下し′
て出力制御用トランジスタＱ３がオフになっても
駆動信号φ。ｕｔのレベルが浮いたままになるため（第
４図（ｂｌの破線）、そのレベルがある値に達している
と誤動作の原因になるという不都合がある。
力信号α。、α、・−・・−・α７に応じて内部接点Ｎ
２のレベルが変化するタイミングと駆動信号φ１Ｎが与
えられるタイミングが非常に接近する高速動作において
は、選択状態から非選択状態に変化するとき内部節点Ｎ
２のレベルが十分低下していないときに駆動信号φＩＮ
が立ち上ると（第４図（ｂｌの破線）、選択状態のとき
にオンになっていた出力制御用トランジスタＱ、がオフ
にならないため、駆動信号φ。ＵＴのレベルが上昇する
ことがある。その後、内部接点Ｎ、のレベルが低下し′
て出力制御用トランジスタＱ３がオフになっても
駆動信号φ。ｕｔのレベルが浮いたままになるため（第
４図（ｂｌの破線）、そのレベルがある値に達している
と誤動作の原因になるという不都合がある。
本発明は上記に鑑みてなされたものであり、出力制御用
トランジスタがオフになったとき駆動１３号φ。Ｕ７の
レベルが浮いたままの状態にならないようにして誤動作
を適格に防止するため、内部節点Ｎ２と出力制御用トラ
ンジスタＱ３のソース電極とゲート電極の間に駆動信号
φ。ＵＴのレベルに応じて作動するトランジスタＱ４を
設けてトランジスタＱ４が作動することによって内部接
点Ｎ２の電位のレベル低下に基づいて駆動信号φ。ＬＩ
Ｔのレベルを低下させるデコーダドライバ回路を提供す
るものである。
トランジスタがオフになったとき駆動１３号φ。Ｕ７の
レベルが浮いたままの状態にならないようにして誤動作
を適格に防止するため、内部節点Ｎ２と出力制御用トラ
ンジスタＱ３のソース電極とゲート電極の間に駆動信号
φ。ＵＴのレベルに応じて作動するトランジスタＱ４を
設けてトランジスタＱ４が作動することによって内部接
点Ｎ２の電位のレベル低下に基づいて駆動信号φ。ＬＩ
Ｔのレベルを低下させるデコーダドライバ回路を提供す
るものである。
以下、本発明によりデコーダドライバ回路を詳細に説明
する。
する。
第１図は本発明の一実施例の要部を示し、ゲート電極に
論理入力信号φ、が入力され、ドレイン電極に入力され
た駆動信号φ１．をソース電極より駆動信号φ。ｕｔと
して出力する出力制御トランジスタＱ３と、ゲート電極
とドレイン電極がトランジスタＱ、のソース電極に接続
され、ソース電極がトランジスタＱＪのゲート電極に接
続されたトランジスタＱ４より構成されている。
論理入力信号φ、が入力され、ドレイン電極に入力され
た駆動信号φ１．をソース電極より駆動信号φ。ｕｔと
して出力する出力制御トランジスタＱ３と、ゲート電極
とドレイン電極がトランジスタＱ、のソース電極に接続
され、ソース電極がトランジスタＱＪのゲート電極に接
続されたトランジスタＱ４より構成されている。
第２図（ａ）は本発明の一実施例の全体を示す。
ここで、第１図で説明した部分を除くと、他の構成は第
３図と同一であるため、重複する説明は省略する 以上の構成において、その操作を説明する。
３図と同一であるため、重複する説明は省略する 以上の構成において、その操作を説明する。
まず、リセットは従来と同様に行われる。
（１）選択状態
全てｒＬＪの論理入力信号α。、α８−・・・・・−α
０がトランジスタ群Ｑ０いＱ （１２−・・−Ｑ。、ｌ
に入力すると、内部節点Ｎ２がｒＨＪとなってトランジ
スタＱ、のソース電極よりドレイン電極の駆動信号φ１
Ｎと同レベルの駆動信号φ。Ｕ。
０がトランジスタ群Ｑ０いＱ （１２−・・−Ｑ。、ｌ
に入力すると、内部節点Ｎ２がｒＨＪとなってトランジ
スタＱ、のソース電極よりドレイン電極の駆動信号φ１
Ｎと同レベルの駆動信号φ。Ｕ。
が出力される。駆動信号φ。ｕＴが「［Ｉ」になってト
ランジスタＱ４が作動しても内部接点Ｎ２も「Ｉ（」で
あるため、駆動信号φ。ＬＩＴは「Ｈ」を保持する。
ランジスタＱ４が作動しても内部接点Ｎ２も「Ｉ（」で
あるため、駆動信号φ。ＬＩＴは「Ｈ」を保持する。
（２）非選択状Ｂ（第２図（ｂ））
プリチャージ信号ＰがｒＨＪからｒＬＪに立ち下がり、
トランジスタ群Ｑ０いＱ 、 、−−−−−−−ＱＯｌ
に何れか１つ以上の信号がｒＨＪの非選択論理人力信号
α。、α１−−−・α７が与えられると、ＮＯＲ出力に
よって節点Ｎ１のレベルが立ち下がるため、節点Ｎ２の
レベルも立ち下がり始める。このとき、内部節点Ｎ２の
レベルが十分に引き落とされる前に駆動信号φ１Ｎが立
ち上ると、駆動信号φ。Ｕ７のレベルはそれに応じて立
ち上り始め、内部接点Ｎ２のレベル低下によって出力制
御用トランジスタＱ、が作動を停止したとき駆動信号φ
。。アのレベルによってトランジスタＱ４を作動させる
。このとき、内部接点Ｎ２のレベルは下降を続けている
ため、それによって駆動信号φ０ＬＩＴのレベルを引き
下げる。第２図（ａｌにおいてトランジスタＱ４のソー
ス電極は内部節点Ｎ２に接続されているが、内部接点Ｎ
、に接続した場合でも同様に動作できる。
トランジスタ群Ｑ０いＱ 、 、−−−−−−−ＱＯｌ
に何れか１つ以上の信号がｒＨＪの非選択論理人力信号
α。、α１−−−・α７が与えられると、ＮＯＲ出力に
よって節点Ｎ１のレベルが立ち下がるため、節点Ｎ２の
レベルも立ち下がり始める。このとき、内部節点Ｎ２の
レベルが十分に引き落とされる前に駆動信号φ１Ｎが立
ち上ると、駆動信号φ。Ｕ７のレベルはそれに応じて立
ち上り始め、内部接点Ｎ２のレベル低下によって出力制
御用トランジスタＱ、が作動を停止したとき駆動信号φ
。。アのレベルによってトランジスタＱ４を作動させる
。このとき、内部接点Ｎ２のレベルは下降を続けている
ため、それによって駆動信号φ０ＬＩＴのレベルを引き
下げる。第２図（ａｌにおいてトランジスタＱ４のソー
ス電極は内部節点Ｎ２に接続されているが、内部接点Ｎ
、に接続した場合でも同様に動作できる。
以上説明したように、本発明のデコーダドライバ回路に
よれば、内部節点Ｎ２と出力制御用トランジスタＱ、の
ソース電極との間に、駆動信号φ。ｕ７のレベルに応じ
て作動するトランジスタＱ４を設けて、内部節点Ｎ２の
レベル低下に基づいて駆動信号φ。Ｕアのレベルを低下
させるようにしたため、出力制御用トランジスタＱ３が
オフになったときに、駆動信号φ。ＵＴのレベルが浮い
たままになることによって生じる誤動作を適格に防止す
ることができる。
よれば、内部節点Ｎ２と出力制御用トランジスタＱ、の
ソース電極との間に、駆動信号φ。ｕ７のレベルに応じ
て作動するトランジスタＱ４を設けて、内部節点Ｎ２の
レベル低下に基づいて駆動信号φ。Ｕアのレベルを低下
させるようにしたため、出力制御用トランジスタＱ３が
オフになったときに、駆動信号φ。ＵＴのレベルが浮い
たままになることによって生じる誤動作を適格に防止す
ることができる。
第１図は本発明の一実施例の要部を示す回路図、第１図
（ａｌは本発明の一実施例の全体を示す回路図、第２図
（ｂｌは本発明の動作を示す波形図、第３図は従来のデ
コーダドライバ回路を示した回路図、第４図（ａｌは従
来のデコーダドライバ回路の選択状態の動作を示す波形
図、第４図（ｂ）は非選択状態の動作を示す波形図。 符号の説明 α。、αヨー・αヨ・−・−・−デコーダ入力信号αｉ
・−一−−−用番目のデコーダ入力信号Ｐ・−−−−一
−プリチャージ信号 φＩ Ｎ−−一・−人力駆動信号 φ。ＵＴ −・−出
力駆動信号φ、−・−・論理入力信号
（ａｌは本発明の一実施例の全体を示す回路図、第２図
（ｂｌは本発明の動作を示す波形図、第３図は従来のデ
コーダドライバ回路を示した回路図、第４図（ａｌは従
来のデコーダドライバ回路の選択状態の動作を示す波形
図、第４図（ｂ）は非選択状態の動作を示す波形図。 符号の説明 α。、αヨー・αヨ・−・−・−デコーダ入力信号αｉ
・−一−−−用番目のデコーダ入力信号Ｐ・−−−−一
−プリチャージ信号 φＩ Ｎ−−一・−人力駆動信号 φ。ＵＴ −・−出
力駆動信号φ、−・−・論理入力信号
Claims (1)
- 【特許請求の範囲】 駆動信号をドレイン電極に入力してゲート 電極に与えられる信号のレベルに応じて前記駆動信号を
ソース電極から出力する出力制御用トランジスタを備え
たデコーダドライバ回路において、 前記ゲート電極と前記ソース電極の間に前 記ソース電極から出力される信号レベルに応じて作動す
るトランジスタを設け、該ソース電極の出力信号のレベ
ルが所定の値に達したとき作動して前記ソース電極の信
号レベルを前記ゲート電極の信号レベルと同レベルにす
ることを特徴とするデコーダドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073947A JPS62231494A (ja) | 1986-03-31 | 1986-03-31 | デコ−ダドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073947A JPS62231494A (ja) | 1986-03-31 | 1986-03-31 | デコ−ダドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62231494A true JPS62231494A (ja) | 1987-10-12 |
Family
ID=13532797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073947A Pending JPS62231494A (ja) | 1986-03-31 | 1986-03-31 | デコ−ダドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62231494A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298895A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| US9888237B2 (en) | 2002-01-25 | 2018-02-06 | Microsoft Technology Licensing, Llc | Video coding |
-
1986
- 1986-03-31 JP JP61073947A patent/JPS62231494A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04298895A (ja) * | 1991-03-26 | 1992-10-22 | Nec Ic Microcomput Syst Ltd | 半導体記憶回路 |
| US9888237B2 (en) | 2002-01-25 | 2018-02-06 | Microsoft Technology Licensing, Llc | Video coding |
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