KR100641356B1 - 반도체 메모리 장치의 내부 전원전압 발생회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 내부 전원전압 발생회로를 공개한다. 그 회로는 복수개의 메모리 셀 어레이 뱅크들, 복수개의 메모리 셀 어레이 뱅크들의 적어도 2개 이상의 메모리 셀 어레이 뱅크들이 순차적으로 활성화되어 내부 전원전압의 레벨이 강하가 예상되는 경우에 소정 시간 동안 펄스 신호를 발생하기 위한 내부 전원전압 레벨 강하 검출 및 펄스 발생수단, 기준전압과 내부 전원전압을 비교하여 비교 출력신호를 발생하기 위한 비교기, 비교 출력신호에 응답하여 내부 전원전압을 구동하여 복수개의 메모리 셀 어레이 뱅크들로 제공하기 위한 드라이버, 및 펄스 신호에 응답하여 내부 전원전압의 레벨을 상승하기 위하여 비교 출력신호의 레벨을 제어하는 내부 전원전압 제어수단으로 구성되어 있다. 따라서, 하나의 뱅크에 대한 리스토어 동작이 완료되기 전에 다른 뱅크에 대한 센싱 동작이 시작되더라도 내부 전원전압 레벨 강하를 보상해 주게 됨으로써 리스토어 동작이 정확하게 수행될 수 있다. 또한, 리스토어 동작 수행 기간이 짧아지게 됨으로써 고주파수 동작시에 오동작할 우려가 없다.

Description

반도체 메모리 장치의 내부 전원전압 발생회로{Internal voltage generator of a semiconductor memory device}
도1은 종래의 반도체 메모리 장치의 내부 전원전압 발생회로의 실시예의 회로도이다.
도2는 뱅크 인터리브 동작 수행시에 도1에 나타낸 회로의 내부 전원전압 레벨 변동을 나타내는 타이밍도이다.
도3은 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로의 실시예의 회로도이다.
도4는 뱅크 인터리브 동작 수행시에 도3에 나타낸 회로의 내부 전원전압 레벨 변동을 나타내는 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 뱅크 인터리브 동작시에 내부 전원전압 레벨을 빠르게 회복할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로에 관한 것이다.
반도체 메모리 장치의 뱅크 인터리브(interleave) 동작은 하나의 뱅크에 대 한 로우 어드레스 스트로우브 신호(RAS)가 액티브되고 난 후 다른 하나의 뱅크에 대한 로우 어드레스 스트로우브 신호(RAS)가 발생될 때까지의 시간 지연(tRRD)을 가지고 동작이 이루어진다. 지연 시간(tRRD)은 스펙에 의해서 규정되며 클럭신호의 주기가 짧아지게 되면 지연 시간(tRRD)도 짧아지게 된다.
종래의 반도체 메모리 장치의 내부 전원전압 발생회로는 기준전압과 내부 전원전압을 비교하기 위한 비교기와 내부 전원전압을 구동하기 위한 내부 전원전압 구동회로로 구성되어 있다.
만일 내부 전원전압 구동회로가 PMOS트랜지스터로 구성되어 있다면 비교기는 기준전압과 내부 전원전압을 비교함에 의해서 내부 전원전압이 기준전압보다 높으면 출력 전압을 높이고 내부 전원전압이 기준전압보다 낮으면 출력 전압을 낮추게 된다. 그리고, PMOS트랜지스터는 비교기의 출력 전압이 높으면 PMOS트랜지스터를 통하여 흐르는 전류를 줄이고, 비교기의 출력전압이 낮으면 PMOS트랜지스터를 통하여 흐르는 전류를 크게 한다. 이와같은 동작을 수행함에 의해서 내부 전원전압이 항상 일정 레벨을 유지하도록 한다.
그런데, 종래의 반도체 메모리 장치는 뱅크 인터리브 동작시에 하나의 뱅크가 액티브되면 액티브된 뱅크내의 메모리 셀들이 리스토어(restore)동작을 수행하게 된다. 리스토어 동작이란 리플레쉬 동작 때와 동일한 방법으로 워드 라인에 연결된 메모리 셀들이 비트 라인 센스 증폭기에 의해서 데이터를 증폭한 후 다시 저장하는 것을 말한다. 따라서, 이 동작을 수행할 때 내부 전원전압이 사용되기 때문에 내부 전원전압 레벨이 떨어지게 된다.
그리고, 지연 시간(tRRD) 후에 다른 뱅크가 액티브되면 액티브된 뱅크내의 메모리 셀들 또한 리스토어 동작을 수행하게 된다. 그런데, 첫 번째 액티브된 뱅크의 리스토어 동작이 끝나기 전에 두 번째 액티브된 뱅크의 센싱 동작이 수행되면 내부 전원전압 레벨이 떨어져 있는 상태에서 리스토어 동작이 이루어지므로 정확한 리스토어 동작이 이루어질 수 없게 된다는 문제점이 있다.
즉, 종래의 반도체 메모리 장치는 뱅크 인터리브 동작 수행시에 두 개 이상의 뱅크 액티브 센싱 동작이 동시에 수행되는 구간이 발생되게 됨으로 인해서 내부 전원전압 레벨이 복구되는 시간이 느려지게 된다는 문제점이 있다.
본 발명의 목적은 뱅크 인터리브 동작 수행시에 내부 전원전압 레벨을 빠르게 복구할 수 있는 반도체 메모리 장치의 내부 전원전압 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로는 복수개의 메모리 셀 어레이 뱅크들, 상기 복수개의 메모리 셀 어레이 뱅크들의 적어도 2개 이상의 메모리 셀 어레이 뱅크들이 순차적으로 활성화되어 내부 전원전압의 레벨이 강하가 예상되는 경우에 소정 시간 동안 펄스 신호를 발생하기 위한 내부 전원전압 레벨 강하 검출 및 펄스 발생수단, 기준전압과 상기 내부 전원전압을 비교하여 비교 출력신호를 발생하기 위한 비교기, 상기 비교 출력신호에 응답하여 상기 내부 전원전압을 구동하여 상기 복수개의 메모리 셀 어레이 뱅크들로 제공하기 위한 드라이버, 및 상기 펄스 신호에 응답하여 상기 내부 전원전압의 레벨을 상승하기 위하여 상기 비교 출력신호의 레벨을 제어하는 내부 전원전압 제어수단을 구비한 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로를 설명하기 전에 종래의 반도체 메모리 장치의 내부 전원전압 발생회로를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 내부 전원전압 발생회로의 실시예의 회로도로서, 비교기(10), 및 PMOS트랜지스터(P)로 구성되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
비교기(10)는 기준전압(VREF)과 내부 전원전압(VINT)을 비교하여 내부 전원전압(VINT)이 기준전압(VREF)보다 높으면 출력전압을 높이고, 내부 전원전압(VINT)이 기준전압(VREF)보다 낮으면 출력전압을 낮춘다.
PMOS트랜지스터(P)는 비교기(10)의 출력전압이 높으면 내부 전원전압(VINT) 발생 단자로 적은 전류를 구동하고, 비교기(10)의 출력전압이 낮으면 내부 전원전압(VINT) 발생 단자로 많은 전류를 구동한다.
이와같은 방법으로 내부 전원전압(VINT)을 일정한 레벨로 유지한다.
도2는 뱅크 인터리브 동작 수행시의 도1에 나타낸 회로의 내부 전원전압 레벨 변동을 나타내는 것으로, 두 개의 메모리 셀 어레이 뱅크(A, B)를 액티브하는 경우의 내부 전원전압 레벨 변동을 나타내는 것이다.
먼저, 메모리 셀 어레이 뱅크(A)에 대한 로우 어드레스 스트로우브 신호(RAS_a)가 발생되면, 소정 시간 후에 메모리 셀 어레이 뱅크(A)내의 메모리 셀들에 대한 센싱 동작이 수행된다. 센싱 동작 수행시에 내부 전원전압(VINT) 레벨이 떨어지게 된다. 도2에서, VINT_a로 나타내었다.
그리고, 지연 시간(tRRD) 후에 메모리 셀 어레이 뱅크(B)에 대한 로우 어드레스 스트로우브 신호(RAS_b)가 발생되면, 소정 시간 후에 메모리 셀 어레이 뱅크(B)내의 메모리 셀들에 대한 센싱 동작이 수행된다. 도2에서, VINT_b로 나타내었다.
그런데, 메모리 셀 어레이 뱅크(A)에 대한 리스토어 동작이 완료되기 전에 메모리 셀 어레이 뱅크(B)에 대한 센싱 동작이 수행되게 되면 내부 전원전압(VINT) 레벨로 회복되는 시간이 길어지게 된다. 도2에서, VINT_ab로 나타낸 바와 같이 메모리 셀 어레이 뱅크(A, B)에 대한 센싱 동작이 동시에 이루어지는 구간에서 내부 전원전압(VINT) 레벨이 떨어지게 됨으로써 내부 전원전압(VINT) 레벨로 회복되는 시간이 느려지게 된다.
따라서, 하나의 뱅크에 대한 리스토어 동작이 완료되기 전에 다른 뱅크에 대한 센싱 동작이 시작되게 되면 정확한 리스토어 동작을 수행할 수 없게 된다는 문제점이 있다.
또한, 리스토어 동작 수행 기간이 길어지게 됨으로써 고주파수 동작시에 오동작할 우려가 있다.
도3은 본 발명의 반도체 메모리 장치의 내부 전원전압 발생회로의 실시예의 회로도로서, 도2에 나타낸 내부 전원전압 발생회로에 NAND게이트(NA1)와 인버터(I1)로 구성된 내부 전원전압 레벨 강하 검출수단(20), 인버터들(I2, I3, I4, I5), NAND게이트(NA2), 저항들(R1, R2, R3), 및 캐패시터들(C1, C2, C3)로 구 성된 펄스발생회로(22), 및 NMOS트랜지스터(N)를 추가하여 구성되어 있다.
도3에 나타낸 회로는 내부 전원전압 레벨이 강하되는 경우에 소정 시간 동안 PMOS트랜지스터(P)의 게이트 전압을 낮추기 위한 회로 구성을 도2에 나타낸 내부 전원전압 발생회로에 추가한 것이다.
그리고, 도3에 나타낸 회로는 실시예의 회로 구성으로, 두 개의 메모리 셀 어레이 뱅크들(A, B)(미도시)로 구성된 반도체 메모리 장치의 내부 전원전압 발생회로를 나타낸 것이다.
즉, 두 개의 메모리 셀 어레이 뱅크들(A, B)의 비트 라인 센스 증폭기들(미도시)을 제어하기 위한 제어신호들(PS_a, PS_b)이 발생되는 것을 검출하여 내부 전원전압 레벨의 강하를 검출하는 것을 나타낸 것이다.
그러나, 만일 네 개의 메모리 셀 어레이 뱅크들(A, B, C, D)로 구성되는 경우에는 내부 전원전압 레벨 강하 검출회로가 두 개씩의 메모리 셀 어레이 뱅크들((A, B), (A, C), (A, D), (B, C), (B, D), (C, D))의 비트 라인 센스 증폭기들을 제어하기 위한 두 개씩의 제어신호들((PS_a, PS_b), (PS_a, PS_c), (PS_a, PS_d), (PS_b, PS_c), (PS_b, PS_d), (PS_c, PS_d))을 각각 논리곱하고, 논리곱된 신호들을 논리합하도록 구성하면 된다.
즉, 네 개의 메모리 셀 어레이 뱅크들(A, B, C, D)로 구성되는 경우에는 6가지의 경우중 한가지 경우에 해당되면 내부 전원전압 레벨 강하 검출신호를 발생하도록 내부 전원전압 레벨 강하 검출회로를 구성하면 된다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
두 개의 메모리 셀 어레이 뱅크들(A, B)(미도시) 각각의 비트 라인 센스 증폭기들(미도시)을 제어하기 위한 제어신호들(PS_a, PS_b)이 각각 "하이"레벨이 되면 내부 전원전압 레벨 강하 검출회로(20)는 "하이"레벨의 신호를 발생한다. 펄스 발생회로(22)는 내부 전원전압 레벨 강하 검출회로(20)로부터 출력되는 "하이"레벨의 신호에 응답하여 "하이"레벨로 천이하고, 인버터들(I2, I3, I4, I5)과 저항들(R1, R2, R2), 및 캐패시터들(C1, C2, C3)에 의해서 소정 시간 지연된 후 "로우"레벨로 천이하는 펄스 신호를 발생한다. 즉, 펄스 발생회로(22)의 펄스폭은 인버터들(I2, I3, I4)과 저항들(R1, R2, R2), 캐패시터들(C1, C2, C3)의 지연 시간에 의해서 결정된다.
NMOS트랜지스터(N)는 "하이"레벨의 펄스 발생회로(22)의 출력신호에 응답하여 소정 시간 동안 온되어 PMOS트랜지스터(P)의 게이트의 전압을 낮춰주게 된다.
따라서, 내부 전원전압 레벨이 강하되는 구간에서 PMOS트랜지스터(P)의 게이트 전압을 소정 시간 동안 낮추어 내부 전원전압(VINT) 발생단자로 더 많은 전류를 흘려주게 된다. 소정 시간은 내부 전원전압(VINT)이 외부 전원전압(VEXT)으로 상승되지 않을 정도의 시간으로 설정된다.
도4는 뱅크 인터리브 동작 수행시의 도3에 나타낸 회로의 내부 전원전압 레벨 변동을 나타내는 것으로, 도2에 나타낸 것과 마찬가지로 두 개의 메모리 셀 어레이 뱅크(A, B)를 액티브하는 경우의 내부 전원전압 레벨 변동을 나타내는 것이다.
먼저, 메모리 셀 어레이 뱅크(A)에 대한 로우 어드레스 스트로우브 신호(RAS_a)가 발생되면, 소정 시간 후에 메모리 셀 어레이 뱅크(A)내의 메모리 셀들에 대한 리스토어 동작이 수행된다. 리스토어 동작 수행시에 내부 전원전압(VINT) 레벨이 떨어지게 된다. 도2에서, VINT_a로 나타내었다.
그리고, 지연 시간(tRRD) 후에 메모리 셀 어레이 뱅크(B)에 대한 로우 어드레스 스트로우브 신호(RAS_b)가 발생되면, 소정 시간 후에 메모리 셀 어레이 뱅크(B)내의 메모리 셀들에 대한 센싱 동작이 수행된다. 도2에서, VINT_b로 나타내었다.
그런데, 메모리 셀 어레이 뱅크(A)에 대한 리스토어 동작이 완료되기 전에 메모리 셀 어레이 뱅크(B)에 대한 센싱 동작이 수행되게 되면 내부 전원전압 레벨의 강하가 있게 되는데 본 발명에서는 이 경우에 내부 전원전압 레벨의 강하를 예상하여 소정 시간 동안 PMOS트랜지스터(P)의 게이트 전압을 낮추어 내부 전원전압(VINT) 레벨을 상승함으로써 내부 전원전압(VINT) 레벨로 회복되는 시간이 짧아지게 된다.
도4에서, VINT_ab로 나타낸 바와 같이 메모리 셀 어레이 뱅크(A, B)에 대한 리스토어 동작이 순차적으로 이루어지는 구간에서 내부 전원전압(VINT) 레벨의 강하가 도2에 나타낸 레벨 강하에 비해서 심하지 않으므로 내부 전원전압(VINT) 레벨로 회복되는 시간이 빨라지게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 하나의 뱅크에 대한 리스토어 동작이 완료되기 전에 다른 뱅크에 대한 센싱 동작이 시작되더라도 내부 전원전압 레벨 강하를 보상해 주게 됨으로써 리스토어 동작이 정확하게 수행될 수 있다.
또한, 리스토어 동작 수행 기간이 짧아지게 됨으로써 고주파수 동작시에 오동작할 우려가 없다.

Claims (4)

  1. 복수개의 메모리 셀 어레이 뱅크들;
    상기 복수개의 메모리 셀 어레이 뱅크들의 적어도 2개 이상의 메모리 셀 어레이 뱅크들이 순차적으로 활성화되어 내부 전원전압의 레벨이 강하가 예상되는 경우에 소정 시간 동안 펄스 신호를 발생하기 위한 내부 전원전압 레벨 강하 검출 및 펄스 발생수단;
    기준전압과 상기 내부 전원전압을 비교하여 비교 출력신호를 발생하기 위한 비교기;
    상기 비교 출력신호에 응답하여 상기 내부 전원전압을 구동하여 상기 복수개의 메모리 셀 어레이 뱅크들로 제공하기 위한 드라이버; 및
    상기 펄스 신호에 응답하여 상기 내부 전원전압의 레벨을 상승하기 위하여 상기 비교 출력신호의 레벨을 제어하는 내부 전원전압 제어수단을 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  2. 제1항에 있어서, 상기 내부 전원전압 레벨 강하 검출 및 펄스 발생수단은
    상기 적어도 2개 이상의 메모리 셀 어레이 뱅크들의 순차적으로 활성화되어 상기 내부 전원전압 레벨이 강하되는 것을 검출하기 위한 내부 전원전압 레벨 강하 검출회로; 및
    상기 내부 전원전압 레벨 강하 검출회로의 출력신호에 응답하여 상기 소정 시간 동안 상기 펄스 신호를 발생하기 위한 펄스 신호 발생회로를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  3. 제1항에 있어서, 상기 드라이버는
    PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
  4. 제3항에 있어서, 상기 내부 전원전압 제어수단은
    상기 펄스 신호에 응답하여 상기 PMOS트랜지스터의 게이트로 접지전압을 인가하기 위한 NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 내부 전원전압 발생회로.
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