KR20030092599A - 실장과 에이티이가 통합된 반도체 소자 테스트 장치 - Google Patents

실장과 에이티이가 통합된 반도체 소자 테스트 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 테스트 장치에 관한 것으로서, CPU와 칩셋으로 구성된 실장 환경에서 평가가 이루어지는 실장 검사와 패턴 프로그래밍이 가능하도록 자체 프로세서를 EPLD안에 설계한 패턴 발생 기판을 이용하여 메모리 패턴 테스트를 가능하게 하여 테스트 패턴을 생성하여 상기 생성된 테스트 패턴을 이용하여 반도체 소자를 테스트하는 자동 검사를 하나의 장비에서 두 가지 공정을 처리하는 실장과 자동 검사가 통합된 반도체 소자 테스트 장치로, 상기 칩셋과 상기 패턴 발생 기판에서 나오는 신호선 사이를 신호의 왜곡 없이 전환해 주는 고속의 스위칭 소자를 이용하여 실장과 자동 검사를 분리시킴으로 두 가지 공정을 동시에 진행하도록 한 것이다.
한 장비에서 두 가지 공정을 동시에 진행하는 장치로서, 테스트 능력의 향상과 동시에 테스트 시간을 단축 시킬 수 있으며 불량 감소와 원가 절감의 효과를 얻을 수 있다.

Description

실장과 에이티이가 통합된 반도체 소자 테스트 장치{PC and ATE integrated Chip Test Equipment}
본 발명은 반도체 소자 테스트를 위해 실장 검사와 패턴 발생 기판을 이용하여 패턴 테스트를 생성하여 메모리로 출력하는 자동 검사가 통합되어 한 장비에서 두 가지 공정을 동시에 처리하는 실장과 ATE가 통합된 반도체 소자 테스트 장치에 관한 것이다.
도 1은 종래기술(한국공개번호 특 제 2001-0004387 호)로 실장 테스트 시
메모리 모듈을 테스트하기 위한 장치가 연동된 시스템의 구성도이다.
상기 시스템은, VIH/VIL 레벨을 사용자가 원하는 레벨로 설정하여 공급하기 위한 프로그래머블전원전압 공급부(110)와, 변경된 레벨을 확인하기 위해 전압을 리드(Read)하는 레벨확인부(120)와, 본격적인 메모리모듈테스트를 시작하기 전에 테스트할 메모리의 어드레스를 지정해주고, VIH 및 VIL의 전압 레벨을 인가할 보드의 I/O 어드레스를 선택해주는 어드레스 입력부(130)와, 상기 어드레스 입력부(130)로부터 VIH 및 VIL의 전압 레벨을 인가할 보드의 I/O 어드레스를 선택해주는 출력신호를 입력받고 전원전압공급부(110)로 부터의 변환된 레벨의 전압과 칩셋부(200)에서 나오는 정상상태의 전압을 선택적으로 출력하기 위한 신호선택부(140)와, 테스트 결과의 패스(Pass) 또는 페일(Fail)여부를 판정하는 테스트 결과확인부(150)와, 정상상태의 전압을 인가해주기 위한 칩셋부(200) 및 테스트를 위한 메모리 모듈부(300)로 구성되어 있다.
레벨확인부(120)는 모두 12비트로 구성되며 먼저 4비트를 리드(Read)한 후 나머지 8비트를 리드(Read)할 수 있는 아날로그-디지털 변환기로 구성되어 있다.
먼저 테스트 시작과 함께 외부에서 인가된 전압이 프로그래머블 전원전압 공급장치부(110)에서 사용자가 원하는 VIH 및 VIL 레벨의 전압으로 변경시키게 되고, 상기와 같은 변경된 전압레벨을 확인하기 위해 아날로그-디지털 변환기로 구성된 레벨 확인부(120)에서 변경된 전압레벨을 확인한 후, 신호 선택부(140)로 인가된다.
다음으로 상기의 신호 선택부(140)에서는 어드레스 입력부(130)에서의 테스트할 메모리의 어드레스와, 변경된 VIH 및 VIL의 전압 레벨을 인가할 보드의 I/O 어드레스를 각각 제1출력신호("가")와 제2출력신호("나")를 통해서 입력받고, 마지막으로 정상상태의 전압과 변환된 레벨값의 전압을 선택적으로 메모리 모듈부(300)에 인가하여 테스트를 수행하게 된다.
상기와 같은 시스템은 메모리 모듈(Memory module)의 실장 테스트 시 메모리에 인가되는 신호의 VIH 및 VIL의 전압 레벨을 프로그래머블하게 변경하여 PC 레벨에서 메모리의 패스(Pass) 및 페일(Fail) 여부를 판별하다는 점에서 의의가 있지만 칩셋이라 불리우는 메모리 컨트롤러가 PC에서 허락하는 CPU명령 외의 메모리를 직접 억세스 할 수가 없기 때문에 본격적인 메모리모듈테스트를 시작하기 전에 테스트할 메모리의 어드레스를 지정해주어야 하므로 실제 소자의 정확한 테스트를 위해원하는 어드레스에 원하는 데이터를 원하는 타이밍으로 억세스하고자 할 때에 많은 어려움이 있었다.
도 2는 또 다른 종래기술(한국공개번호 특 제 2001-0062640호)로 반도체 장치의 테스트 방법으로 전체 시스템 블록도를 나타낸다.
반도체장치(210)를 실장한 실장기기(201)를 동작상태로 하여, 반도체장치(210)의 단자(핀)군의 신호 파형을 소정의 페일 정보를 트리거로 하여 획득하는 로직 애널라이저(202)를 구비하고 있고, 로직 애널라이저(202)에서 취득된 신호 파형 데이터(트레이스 데이터)를 입력하고, 원하는 테스트장치용의 테스트 패턴으로 변환하여 출력하는 패턴 생성장치(203)와, 패턴 생성장치(203)로부터 출력된 테스트 패턴을 이용하여 피측정 디바이스(DUT)(204-1)로서 반도체장치를 테스트함으로써, 실장기기(201)에서의 불량이 재현하는지의 여부를 평가하는 자동 테스트장치(ATE)(204)와, 피측정 디바이스(DUT)(205-1)로서 실장기기(201)에 탑재된 반도체장치(210)와 동일 제품을 테스트하는 양산용의 자동 테스트장치(ATE)(205)를 구비하여 구성되어 있다.
상기 발명은 실장 기기에 탑재된 반도체 장치의 동작 상태의 트레이스 데이터에 의거하여 검사용 테스트 패턴을 작성하여 피측정 디바이스를 테스트하는 것에 관한 것으로 로직 애널라이저에서 추출할 수 있는 데이터는 실장에서 발생하는 타이밍 패턴의 아주 일부밖에는 추출할 수 없고 설령 추출한다해도 실장과 ATE간의 테스트 환경이 너무 다르기 때문에 재현성이 없고 가격 또한 비싸다는 단점이 있었다.
본 발명은 상기와 같은 문제점을 해결하고자 하는 것으로서,
본 발명의 목적은 종래의 두 공정을 하나의 장치에서 처리하는 실장과 ATE가 통합된 반도체 소자 테스트 장치를 설계하고자 한 것이다.
본 발명의 다른 목적은 두 가지 공정을 동시에 진행함으로써, 테스트 능력의 향상과 동시에 테스트 시간을 단축하고자 하는 것이다.
본 발명의 또 다른 목적은 실장과 ATE의 장점을 살려 불량의 감소와 원가를 절감시키고자 하는 것이다.
도 1은 종래의 메모리 모듈 테스트 시스템의 구성도.
도 2는 종래의 반도체 장치의 테스트 시스템의 전체 블록도.
도 3은 본 발명의 실장과 ATE가 통합된 반도체 소자 테스트 장치의 동작을 나타내는 전체 블록도.
*도면의 주요부분에 대한 부호의 설명*
360 : 서버
380 : 패턴 발생 기판 390, 395 : DIMM Slot
436 : 전원 발생부 418 : 클럭 발생기
412 : EPLD 414 : 입력 전원부
416 : 터미네이션 전원부 420 : 플래시 메모리
432 : RS232C 인터페이스 424 : 위상 고정 루프
422 : 터미네이션 저항 470, 472 : 스위칭 소자
460 : 마더보드
상기한 목적을 달성하기 위하여 본 발명은 실제 사용 환경에서 평가가 이루어지는 실장 검사 장치와 테스트 패턴을 이용한 자동 검사 장치(ATE)가 통합된 반도체 소자 테스트 장치에 관한 것이다.
이하에는 첨부한 도면을 참조하여 본 발명을 구체적으로 설명한다.
도 3은 본 발명의 실장과 ATE가 통합된 반도체 소자 테스트 장치의 동작을 나타내는 세부 블록도를 나타낸 것이다.
본 발명은 CPU와 칩셋으로 구성된 마더 보드(460)에서의 실장 검사 장치와실장 환경과 거의 동일한 환경하에서 패턴 프로그래밍이 가능하도록 자체 프로세서를 EPLD(412)안에 설계하여 메모리 패턴 테스트를 가능하게 한 자동 검사 장치가 통합된 것으로, JEDEC 표준으로 구성되어 있는 DIMM Slot(390)에 메모리 모듈을 꽂아서 모듈 테스트를 가능하게 하고 소켓이 장착된 인터페이스 보드를 연결하여 컴포넌트 테스트도 가능하게 설계된 것이다.
더욱 상세하게는 CPU와 CPU와 긴밀하게 연결되어 주변 칩들 간의 자료 이동과 로직을 제어하는 칩셋으로 구성되어 많은 칩들과 부품을 꽂거나 끼울 수 있는 소켓, 슬롯, 그리고 선(케이블)을 연결하는 접속단자 등이 있는 마더 보드(460)에서의 실장 테스트와 서버(360)에서 사용자가 작성한 프로그램을 테스트 보드에 전송하고 패턴 발생 기판(380)에서 프로그램을 실행하여 메모리 테스트를 위한 테스트 패턴을 생성하여 메모리로 출력하여 메모리로 출력하는 패턴 테스트가 통합되어 두 가지 공정을 동시에 실행할 수 있으며, 테스트 한 결과는 서버(360)에서 확인할 수 있도록 되어 있고, 패턴 프로그램이 가능한 자체 프로세서를 EPLD(412)안에 설계하여 메모리 패턴 테스트를 가능하게 하는 패턴 발생 기판 장치(380)에 고속의 스위칭 소자(470, 472)를 연결하여 실장 테스트와 패턴 테스트를 한 장비에서 동시에 처리할 수 있도록 하고, 실장과 ATE에 전원을 공급하는 전원 발생부(436)는 마더보드(460)에 더미 메모리 모듈을 꽂아서 실장 테스트가 끝난 후 실장시스템이 서버역할을 함으로써 전원을 끄지 않고, 곧바로 패턴 테스트로 전환할 수 있도록 한 실장과 ATE가 통합된 반도체 메모리 테스트 장치이다.
도 3에서 나타낸 바와 같이 본 발명은 패턴 발생 기판(380)과 주기판의 마더보드(460)가 각각에 장착된 메모리를 꼽는 DIMM Slot(395)에 의해 연결되어 실장 검사 장치와 자동 검사 장치(ATE)를 동시에 테스트를 한다.
먼저 패턴 발생 기판(380)을 살펴보면, 서버(330)에서 사용자가 작성한 프로그램을 RS232C 인터페이스(332)를 통해서 테스트 보드(360)에 전송하고 패턴 발생 기판(310)에서 프로그램을 실행하여 메모리 테스트를 위한 테스트 패턴을 생성하여 메모리로 출력하여 테스트 한 결과를 받아 서버(330)로 전달할 수 있도록 구성되어 있다.
패턴 발생 기판(380)은 실제 환경과 똑같이 구성된 보드 상에 칩셋 대신 프로그램 가능한 로직 디바이스(412)(이하 EPLD이라고 한다.)를 사용한다.
상기 EPLD(412)는 자체의 패턴 알고리즘을 독자적으로 구현한 하나의 칩으로, 읽기/쓰기가 가능하며, 반도체 소자에 공급되는 신호의 타이밍을 조절한다.
EPLD(412)는 자체의 테스트 언어를 컴파일 해주는 서버(360)와 서버(360)로부터 프로그램을 받아 이를 실행하고 패턴을 생성시켜 메모리에 원하는 타이밍을 발생시키는 자체의 프로세서를 내장하고, 프로그램을 저장할 수 있는 EPLD(412) 백업 메모리로 플래시 메모리(420)와 연결된다.
프로그램 가능한 별도의 전원발생부(PPC)(436)로부터 전압(5V, 3.3V, 2.5V)을 받아 EPLD(412)로 전원을 공급시켜 주는 입력 전원부(414)는 EPLD(412) 뿐만 아니라 메모리, 클럭 발생기(418)등 모든 디바이스에 공급이 된다.
상기 프로그램 가능한 클럭 발생기(418)는 궤환 신호 입출력 단자와 클럭 신호의 타이밍을 조절하고, 실시간 클럭을 생성하여 EPLD(412)에 공급하여 실장 환경과 동일한 구성을 갖는다.
EPLD(412)에서 입력받은 클럭 신호와 궤환 신호 사이의 위상차를 영으로 만드는 위상 고정 루프(424)(PLL)를 사용하여 클럭의 위상을 동기시켜 JEDEC 표준으로 구성되어 있는 DIMM Slot(390)과 연결되어 상기 DIMM Slot(390)에메모리 모듈을 꽂아서 테스트 할 경우 상기 메모리 모듈에도 동기된 위상의 클럭이 입력되어 모듈 테스트를 가능하게 한다. 또한 패턴 발생 기판(380)의 DIMM Slot(390)에 소켓이 장착된 인터페이스 보드를 연결하여 컴포넌트 테스트도 가능하게 한다.
패턴 발생 기판(380)에 사용되는 고속의 EPLD(412)는 터미네이션 저항(422)을 사용하여 임피던스 매칭을 통해 신호의 왜곡을 최소화한다.
터미네이션 저항(422)은 본 발명의 패턴 발생 기판(380)과 같은 실제 신호 전송의 특성에 잘 부합하며 터미네이션 전원부(416)를 통해 10옴에서 100옴 정도의 임피던스를 가진다.
RS232C 인터페이스(432)는 테스트 프로그램을 서버(360)에서 EPLD(412)로 전송하고 테스트 결과를 다시 서버(360)에 전달해 준다.
즉, 패턴 발생 기판(380)은 상기와 같은 구성 요소로 연결되어 메모리 전반에 거쳐 테스트가 가능하고 또한 자체의 테스트 Language와 컴파일러로 프로그램을 가능하게 한다.
EPLD(412)를 이용하여 이 테스트 프로그램을 실행할 수 있는 자체 프로세서를 설계하여 반도체 소자를 실제 사용 환경에서 평가가 이루어지는 동시에 패턴 프로그램을 가능하게 하고, 다수 개의 EPLD(412)를 사용할 경우 다수 개의 메모리 모듈 및 컴포넌트를 테스트도 가능하게 한다.
상기 EPLD(412)를 이용한 패턴 발생 기판(380)과 칩셋을 내장한 마더 보드(460)를 DIMM Slot(395)을 이용하여 서로 연결하고, EPLD(412)에서 나오는 신호선과 마더 보드(460)의 칩셋에서 나오는 신호선 사이를 신호의 왜곡 없이 전환해 주는 고속의 스위칭 소자(470, 472)를 이용하여 한 장비에서 두 가지 공정을 동시에 진행할 수 있도록 분리 시켜 준다.
즉, 고속의 스위칭 소자(470, 472)는 실장 테스트를 할 경우에는 마더 보드(460)의 칩셋 쪽의 고속의 스위칭 소자(472)를 ON시키고 패턴 발생 기판 쪽의 고속의 스위칭 소자(470)은 OFF시켜 자체의 테스트 Language와 컴파일러로 테스트를 하고, 역으로 패턴 발생 기판 쪽의 고속의 스위칭 소자(470)을 ON시키고 마더 보드(460)의 칩셋 쪽 고속의 스위칭 소자(472)를 OFF시켜 반도체 메모리를 테스트하는 자동 테스트 장치에서 이용하는 테스트 패턴을 생성하고 테스트를 행하여 한 장비에서 실장과 ATE의 두 공정을 처리할 수 있다.
이상의 실시 예들은 본원 발명을 설명하기 위한 것으로 본원 발명의 범위는 상기한 실시 예들에 한정되지 않으며 첨부된 청구 범위에 의거하여 정의되는 본원 발명의 범주 내에서 당업자들에 의하여 변형 또는 수정될 수 있다.
본 발명에 의하면, 반도체 소자 테스트를 위해 실장 검사와 패턴 프로그래밍이 가능하도록 자체 프로세서를 설계하여 메모리 패턴 테스트를 가능하게 한 자동 검사가 한 장비에서 두 가지 공정이 가능하도록 통합된 것으로 테스트 능력을 향상시키고 테스트 시간을 단축시킴으로서 원가 절감의 효과를 얻을 수 있으며, 불량 감소의 효과가 있다.

Claims (4)

  1. 반도체 소자를 테스트 하기 위한 장치에 관한 것으로서,
    상기 반도체 소자를 CPU와 칩셋으로 구성된 실장 환경에서 테스트를 실행하는 실장 테스트 장치와;
    상기 반도체 소자를 패턴 프로그래밍이 가능하도록 자체 프로세서를 EPLD안에 설계한 패턴 발생 기판과;
    상기 패턴 발생 기판을 이용하여 테스트 패턴을 생성하여 상기 생성된 테스트 패턴을 이용하여 테스트하는 자동 테스트 장치(ATE)와;
    상기 실장 테스트 장치와 ATE에 전원을 공급하는 전원 발생부를 포함하고, 실장 테스트와 ATE를 동시에 하나의 장비에서 두 가지 공정을 처리하는 실장과 ATE가 통합된 반도체 소자 테스트 장치.
  2. 제 1항에 있어서,
    상기 패턴 발생 기판은 하나의 장비에서 두 가지 공정을 동시에 테스트 할 수 있도록, 상기 패턴 발생 기판과 DIMM Slot으로 연결된 마더보드 내의 칩셋과 상기 EPLD에서 나오는 신호선 사이를 신호의 왜곡 없이 전환하여 분리시켜 주는 고속의 스위칭 소자를 포함하는 것을 특징으로 하는 실장과 ATE가 통합된 반도체 소자 테스트 장치.
  3. 제 1항에 있어서,
    상기 전원 발생부는 실장 시스템과 ATE와 공유하고, 마더보드에 더미 메모리 모듈을 꽂아서 실장 테스트가 끝난 후, 실장시스템이 서버역할을 함으로써 전원을 끄지 않고, 곧바로 패턴 테스트로 전환할 수 있도록 해주는 것을 특징으로 하는 실장과 ATE가 통합된 반도체 소자 테스트 장치.
  4. 제 1항에 있어서,
    상기 패턴 발생 기판은 DIMM Slot를 통해 메모리 모듈을 꽂아서 메모리 모듈 테스트를 가능하게 하고, 소켓이 장착된 인터페이스 보드를 통해서 컴포넌트 테스트도 가능하게 하도록 하고, 메모리를 꼽아 메모리 전반에 거쳐 사용 가능하는 것을 특징으로 한 실장과 ATE가 통합된 반도체 소자 테스트 장치.
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