KR20030092507A

KR20030092507A - 패턴 발생 기판 장치

Info

Publication number: KR20030092507A
Application number: KR1020020030189A
Authority: KR
Inventors: 강종구
Original assignee: 주식회사 유니테스트
Priority date: 2002-05-30
Filing date: 2002-05-30
Publication date: 2003-12-06
Also published as: KR100459867B1

Abstract

본 발명은 반도체 소자 테스트 장치를 위한 패턴 발생 기판 장치에 관한 것으로서, 더욱 상세하게는 전원 발생부에서의 전원을 상기 장치에 공급해 주는 입력 전원부와, 원하는 클럭 주파수를 발생시키는 클럭 발생기와, 클럭의 위상을 동기시키기 위한 위상 고정 루프와, 프로그램 가능한 로직 디바이스(EPLD)와, 더블 인-라인 메모리 모듈(DIMM) 슬롯으로 구성되어 실장환경과 거의 동일한 환경 하에서 ATE(Automatic Test Equipment)처럼 패턴 프로그래밍이 가능하도록 자체 프로세서를 EPLD안에 설계하여 메모리 패턴 테스트를 가능하게 하는 패턴 발생 기판 장치이다.

프로그램 가능한 로직 디바이스(EPLD)를 사용함으로 실장 테스트 시스템이 가지는 칩셋의 한계를 극복하고 한개의 EPLD를 사용하여 여러개의 메모리 컴포넌트 및 모듈을 테스트 할 수 있으며, 다수개의 EPLD를 사용할 경우 더 많은 메모리 모듈 및 컴포넌트를 동시에 테스트 가능하고 가격이 저렴한 본 장치로 원가를 절감 시킬 수 있다.

Description

패턴 발생 기판 장치{Pattern Generation Board Equipment}

본 발명은 반도체 소자 테스트 장치를 위한 패턴 발생 기판 장치로서, 특히 프로그램 가능한 로직 디바이스(EPLD)의 칩을 사용하여 자동 검사 장비(ATE)처럼 패턴 프로그램을 가능하게 하고, 실제 환경과 동일한 보드를 구성함으로써 실장에서 발생하는 불량을 쉽게 재현할 수 있는 패턴 발생 장치에 관한 것이다.

도 1은 종래 기술(한국공개번호 특 제 2000-0040293호)로 메모리 테스트 보드에 관한 것으로 메모리 테스트 보드를 나타낸 구성도이다.

메모리 테스트 보드상에 메모리 모듈(10)을 테스트하기 위해 메모리 모듈의 입출력단(20)과 테스트 장비의 출력단(30)과 테스트 장비의 입력단(40)을 공통으로 출력노드(50)에 연결시킨 후 메모리 모듈의 쓰기 상태에서 데이터를 테스트 장비의 출력단(30)을 통해 출력한다. 그러면 메모리 모듈의 입출력단(20)을 통해 데이터가 입력되고, 메모리 모듈의 읽기 상태에서 메모리 모듈의 입출력단(20)을 통해 데이터가 출력되는 신호는 테스트 장비의 입력단(40)을 통해 입력되어 테스트 장비에서 신호 값을 비교하여 메모리 모듈의 정상작동여부를 검사하게 된다.

이때 출력노드(50)에 정합수단으로서 가변저항(60)을 연결하고, 가변저항(60)에는 출력노드(50)의 전압레벨과 동일한 전압레벨을 유지할 수 있도록 종단전압원(70)을 연결하여 출력노드(50)에 걸리는 신호가 감쇄되는 것을 방지하도록 하였다. 즉, 가변저항이 추가됨으로 인해 데이터의 왜곡이 발생하지 않도록 하기 위해서 출력노드(50)의 전압레벨이 변하지 않도록 하였다.

상기 발명은 실제 사용 환경에서의 평가가 이루어지지만 메모리처럼 많은 셀을 테스트하는 경우 셀 테스트를 위하여 많은 시간이 소요되며 정확한 테스트를 위해 원하는 어드레스에 원하는 데이터를 원하는 타이밍으로 억세스 하지 못하는 단점이 있었다.

도 2은 다른 종래 기술(한국공개번호 특 제 2001-0096954호)로 인터페이스 기판 및 이를 이용한 반도체 집적회로 소자 테스트 방법에 관한 것으로 주기판의 실장 부품과 인터페이스 기판 사이의 연결 관계를 나타내는 블록 회로도이다.

CPU(220)는 인텔 펜티엄 Ⅲ 프로세서이고, 인터페이스 기판(100)에 실장된 반도체 소자는 동기형 디램(SDRAM; Syncronous dynamic random access memory)이다. 클록 드라이버(270)에서 발생한 클록 신호 CLK는 각각 CPU(220)와 칩셋(280; chip set)에 입력된다. 클록 신호 CLK는 칩셋(280)에서 출력되어 CLK 버퍼(290)를 통해 인터페이스 기판(100)에 입력된다. CLK 버퍼(290)에서 인터페이스 기판(100)으로 공급되는 클록 신호는 소켓(160)에 장착된 반도체 소자, 예컨대 동기형 디램 반도체 소자의 동작을 위한 기준 클록 신호이다.

인터페이스 기판으로 입력되는 클록 신호 CLK는 저항 R1을 통해 클록 신호 CLK로서 클록 분배 회로(300)에 입력된다. 클록 신호 CLK는 커패시터 C1을 통해 접지와병렬로 연결된다. 클록 분배 회로(300)는 하나의 클록 신호 CLK를 받아서 여러 개의 클록 신호 Y0-Y8, Y9를 동시에 출력한다. 클록 신호 분배 회로(300)는 테스트하고자 하는 반도체 소자가 실제 사용되는 환경과 동일한 타이밍의 클록신호를 가지도록 하기 위해서, 위상 고정 루프(PLL; phase locked loop) 기술을 사용한다.

레지스터(400)는 테스트할 반도체 소자의 제어 신호 등을 이 소자가 실제 적용되는 환경과 동일한 타이밍 여유를 가지도록 한다. 레지스터 회로(400)는 레지스터 모드로 동작하는 드라이버 IC의 일종인데, 입력 신호를 받아서 출력 신호를 내놓을 때, 실제 받은 입력 신호보다 출력 신호를 더 길게 늘어지게 만든다.

상기 발명은 반도체 소자의 실제 사용 환경에서 공급될 때와 동일한 패턴으로 만들어 준다는 장점이 있지만 회로의 구성이 복잡해지고 칩셋이라 불리우는 메모리 컨트롤러에 의해 정확한 어드레스에 원하는 데이터를 원하는 타이밍으로 억세스하고자 할 때 어려움이 있었다.

본 발명은 상기와 같은 문제점을 해결하고자 하는 것으로서,

본 발명의 목적은 자체의 테스트 Language와 컴파일러로 프로그램을 작성 하여 프로그램 가능한 로직 디바이스(EPLD)안에 구현된 자체 프로세서를 사용하여 패턴 생성의 알고리즘을 구현하는 것이다.

본 발명의 다른 목적은 반도체 소자를 실제 사용 환경과 동일한 환경에서 평가가 이루어지도록 하는 동시에, 자동 테스트가 가능하도록 패턴 프로그램을 생성하는 독자적인 프로세서를 설계하도록 하는 것이다.

본 발명의 또 다른 목적은 실장 테스트와 자동 테스트의 장점을 살려 실장에서 발생하는 불량을 최소화시키는 동시에 값비싼 자동 테스트 장치를 대체해 원가를 절감시키는 것이다.

도 1은 종래 실장 환경에서의 메모리 테스트 보드.

도 2는 종래 주기판의 실장 부품과 인터페이스 기판 사이의 개략 블록도.

도 3은 본 발명의 패턴 발생 기판 전체 블록도.

*도면의 주요부분에 대한 부호의 설명*

310 : 패턴 발생 기판 312 : EPLD

314 : 입력 전원부 316 : 터미네이션 전원부

318 : 클럭 발생기 320 : 플래시 메모리

322 : 터미네이션 저항 324 : 위상 고정 루프

326 : DIMM Slot 330 : 서버

332 : RS232C 인터페이스 336 : 전원 발생부

340 : 인터페이스 보드 342 : 메모리

360 : 테스트 보드

상기한 목적을 달성하기 위하여 본 발명은 반도체 소자 테스트 장치를 위한 패턴 발생 기판 장치에 관한 것이다.

본 발명은 프로그램 가능한 전원 발생부에서 전원을 공급받아 상기 패턴 발생 기판 장치에 전원을 공급하는 입력 전원부와 패턴 프로그램을 내장한 프로그램 가능한 로직 디바이스(EPLD)와 상기 EPLD에 클럭 신호를 보내는 클럭 발생기와 상기 클럭신호를 실제 사용되는 환경과 동일한 타이밍 클럭 신호를 만들어 상기 EPLD에 보내는 위상고정 루프 (PLL)와 상기 EPLD에 프로그램을 전송해주고 테스트 결과를 받아 보내주는 등 서버와의 통신을 위한 RS232C 인터페이스와 연결되어 있는 것을 특징으로 하는 패턴 발생 기판 장치이다.

이하에는 첨부한 도면을 참조하여 본 발명을 구체적으로 설명한다.

도 3은 본 발명이 제시하는 패턴 발생 기판 블록도로서, 인터페이스 보드(340)와 연결하여 나타낸 실시예이다. 서버(330)와 인터페이스 기판(340) 사이에 테스트 프로그램을 실행할 수 있는 자체 프로세서를 설계한 EPLD(312)의 칩을 사용한 패턴 발생 기판(310)이다.

본 발명은 크게 타이밍 패턴을 생성시켜 주는 테스트 보드(360) 부분과 사용자가 작성한 프로그램을 컴파일해서 이를 테스트 보드로 전송하여 테스트를 시작하고 결과를 받아 분석하는 서버(330) 부분으로 구성된다.

더욱 상세하게는 서버(330)에서 사용자가 작성한 프로그램을 RS232C 인터페이스(332)를 통해서 테스트 보드(360)에 전송하고, 패턴 발생 기판 장치(310)에서 메모리 테스트를 위한 테스트 패턴을 생성하여 메모리로 출력하여 테스트 한 결과를 받아 서버(330)로 전달할 수 있도록 구성되어 있는 것이다.

본 발명의 패턴 발생 기판 장치(310)는 실제 환경과 똑같이 구성된 보드 상에 칩셋 대신 프로그램 가능한 로직 디바이스(312)(이하 EPLD이라고 한다.)를 사용한다.

상기 EPLD(312)는 패턴 알고리즘을 생성하는 프로그램을 설계하여 내장한 하나의 칩으로, 읽기/쓰기가 가능하며, 반도체 소자에 공급되는 신호의 타이밍을 조절한다.

즉, EPLD(312)는 자체의 테스트 언어를 컴파일 해주는 서버(330)와 서버(330)로부터 프로그램을 받아 실행하고, 패턴을 생성시켜 메모리에 원하는 타이밍을 발생시키는 자체의 패턴 알고리즘을 구현할 수 있는 프로세서를 내장하고, 프로그램을 저장할 수 있는 EPLD(312) 백업 메모리로 플래시 메모리(320)와 연결되어 있다.

프로그램 가능한 전원발생부(336)로부터 전압(5V, 3.3V, 2.5V)을 받아 EPLD(312)로 전원을 공급시켜 주는 입력 전원부(314)는 EPLD(312) 뿐만 아니라 메모리(342)(DUT), 클럭 생성기(318)등 모든 디바이스에 공급이 된다.

상기 프로그램 가능한 클럭 생성기(318)는 궤환 신호 입출력 단자와 클럭 신호의 타이밍을 조절하고, 실시간 클럭을 생성하여 EPLD(312)에 공급하여 실장 환경과 동일한 구성을 갖는다.

EPLD(312)에서 입력받은 클럭 신호와 궤환 신호 사이의 위상차를 영으로 만드는 위상 고정 루프(324)(PLL)는 DIMM (Dual In-line Memory Module)Slot(326)을 통해 동일한 신호를 인터페이스 보드(340)에 전달한다.

상기 DIMM Slot(326)은 JEDEC 표준으로 구성되어 있으므로 DIMM Slot(326)에 메모리 모듈을 꽂아서 모듈 테스트를 가능하게 하고 또한, 소켓이 장착된 인터페이스 기판(340)과 연결하여 컴포넌트 테스트도 가능하게 한다.

패턴 발생 기판(310)에 사용되는 고속의 EPLD(312)는 터미네이션 저항(322)을 사용하여 빠른 신호가 터미네이션 저항(322)에 충돌하여 스폰지와 같은 역할을 수행하여 반사를 없앨 수 있을 만큼의 신호를 흡수하여 임피던스 매칭을 통해 신호의 왜곡을 최소화하여 상기 DIMM Slot(326)을 통해 신호를 보낸다.

터미네이션 저항(322)은 본 발명의 패턴 발생 기판(310)과 같은 실제 신호 전송의 특성에 잘 부합하며 터미네이션 전원부(316)를 통해 10옴에서 100옴 정도의 임피던스를 가진다.

RS232C 인터페이스(332)는 테스트 프로그램을 서버(330)에서 EPLD(312)로 전송하고 테스트 결과를 다시 서버(330)에 전달해 준다.

즉, 패턴 발생 기판(310)은 상기와 같은 구성 요소로 연결되어 메모리 전반에 거쳐 테스트가 가능하고 또한, 자체의 테스트 Language와 컴파일러로 도 프로그램을 가능하게 한다.

EPLD(312)를 이용하여 이 테스트 프로그램을 실행할 수 있는 자체 프로세서를 설계하여, 반도체 소자를 실제 사용 환경에서 자체의 테스트 Language와 컴파일러로 평가가 이루어지는 동시에, ATE처럼 패턴 프로그램을 이용하여 자동 테스트가 가능하도록 하며, 다수 개의 EPLD(312)를 사용할 경우 다수 개의 메모리 모듈 및 컴포넌트를 테스트 할 수 있다.

이상의 실시 예들은 본원 발명을 설명하기 위한 것으로 본원 발명의 범위는 상기한 실시 예들에 한정되지 않으며 첨부된 청구 범위에 의거하여 정의되는 본원 발명의 범주 내에서 당업자들에 의하여 변형 또는 수정될 수 있다.

본 발명에 의하면, 실장 검사 장치와 자동 검사 장치(ATE)의 장점을 살려 실장 환경과 똑같이 구성된 보드 상에 칩셋 대신 프로그램 가능한 디바이스(EPLD)를 사용하여 이에 ATE처럼 자동 테스트가 가능하도록 패턴 프로그램을 가능하도록 독자적인 프로세서를 설계하여 실장 상황에서 패턴 테스트를 가능하게 하여 메모리처럼 많은 셀을 테스트하는 경우 테스트 시간을 감소시키며, 가격이 저렴한 프로그램 가능한 디바이스(EPLD)를 사용함으로써 원가 비용이 절감되며, 실장 불량의 감소로 반도체 소자의 생산성이 향상되는 효과가 있다.

Claims

반도체 소자를 자동 테스트 하기 위해 제공되는 패턴을 생성하는 패턴 발생 기판 장치로서,

상기 반도체 소자를 테스트 하기 위해 테스트 패턴 알고리즘을 구현하는 프로세서를 내장한 프로그램 가능한 로직 디바이스(EPLD)와;

상기 EPLD에 전원 발생부에서 출력된 전원을 공급하는 입력 전원부와;

상기 EPLD에 클럭 신호를 보내는 클럭 발생기와;

상기 클럭 발생기에서 출력된 클럭 신호로 동일한 타이밍 클럭 신호를 만들어 상기 EPLD로 보내는 위상 고정 루프(PLL)와;

상기 EPLD에서 보내진 신호를 실장 환경과 동일하게 하기 위해 임피던스 매칭으로 신호의 왜곡을 최소화하는 터미네이션 저항과;

상기 터미네이션 저항에 전원을 공급하는 터미네이션 전원부와;

상기 위상 고정 루프의 클럭 신호를 받고 터미네이션 저항을 통한 신호를 전달하기 위해 메모리를 꽂을 수 있는 DIMM Slot을 포함하고, 상기 각 구성들이 실장환경과 동일하다는 것을 특징으로 하는 패턴 발생 기판 장치.
제 1항에 있어서,

상기 EPLD는 자체의 테스트 언어를 컴파일 해주는 서버와 상기 서버로부터받은 프로그램으로, DIMM Slot을 통해 입력된 반도체 소자를 테스트하도록 하는 패턴 프로그램을 생성하여 메모리에 원하는 타이밍을 발생시키는 자체의 프로세서를 내장하고, 상기 패턴 프로그램으로 상기 입력된 소자를 테스트하며, 상기 패턴 프로그램을 저장할 수 있는 백업 메로리인 플래시 메모리를 포함하고, 상기 EPLD에 프로그램을 전송해주고 테스트 결과를 받아 보내주는 상기 서버와의 통신을 위한 RS232C 인터페이스와 연결되는 것을 특징으로 하는 패턴 발생 기판 장치.
제 1항에 있어서,

상기 위상 고정 루프(PLL)는 실제 환경과 동일한 타이밍 클럭 신호로, 상기 클럭 신호의 왜곡(Skew)과 지터(Jitter)를 최소화하는 것을 특징으로 하는 패턴 발생 기판 장치.
제 1항에 있어서,

상기 DIMM Slot은 JEDEC 표준을 따르며, 메모리 모듈을 꽂아서 메모리 모듈 테스트를 가능하게 하고, 소켓이 장착된 인터페이스 보드를 통해서 컴포넌트 테스트도 가능하도록 하고, 메모리 소자 전반에 거쳐 사용 가능한 것을 특징으로 하는 패턴 발생 기판 장치.