KR20030017412A - 메모리 장치 및 메모리 시스템 - Google Patents

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Abstract

데이터 버스에 접속하여 사용하는 메모리 장치에 있어서, 메모리 장치는 액티브 종단 회로가 전기적으로 액티브 상태로 되는 경우에 메모리 장치를 종단시키고, 액티브 종단 회로가 전기적으로 인액티브 상태로 되는 경우에는 메모리 장치를 종단시키지 않는 액티브 종단 회로를 구비한다. 메모리 장치는 액티브 종단 회로를 제어하여 그 액티브 종단 회로를 전기적으로 액티브 상태 또는 인액티브 상태로 되게하는 제어 회로를 더 구비한다.

Description

메모리 장치 및 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM}
본 발명은 고속으로 동작가능한 메모리 장치, 및 이러한 타입의 복수의 메모리 장치를 구비하는 메모리 시스템에 관한 것이다.
최근에, 메모리 장치들을 고집적화하는 한편, 고속 및 저신호 진폭으로 그 메모리 장치들을 동작시키기 위한 인터페이스를 개발하였다. 이러한 인터페이스를 위한 규격으로서, SSTL (Stub Series Termination Logic) 이 제안되어 있다.메모리 장치들 중 하나인 DRAM (Dynamic Random Access Memory) 을 고속으로 동작시키기 위하여, 각 클록의 상승 에지 및 하강 에지에 동기하여 데이터의 입/출력을 행함으로써, 데이터 레이트가 2 배가 되는 DDR (Double Data Rate) 솔루션도 제안되어 있다.
상술한 동작을 수행하는 메모리 시스템은 복수의 메모리 모듈들을 마더 보드상에 서로 공간을 두어 병렬로 배열한 구성을 가진다. 이 경우에, 메모리 모듈들은 각각 복수의 커넥터를 통하여 마더 보드상에 탑재된다. 각 메모리 모듈을 마더 보드에 고정시키기 위하여, 각 커넥터는 메모리 모듈을 수용하기 위한 슬롯을 가진다. 각 슬롯에는, 메모리 모듈과의 전기적 접속을 위한 복수의 단자 Pl 이 배열되어 있다. 한편, 메모리 모듈의 전면 및/또는 후면에는, 복수의 메모리 장치, 및 레지스터들과 같은 복수의 버퍼들이 제공된다. 그 메모리 장치들 및 레지스터들은 메모리 모듈의 단부에 형성된 복수의 단자를 통하여 커넥터들에 전기적으로 접속된다.
상기 타입의 메모리 시스템들 중 하나는 메모리 모듈상의 메모리 장치들을 제어하기 위하여, 마더보드상에 탑재되며 칩 세트로 지칭되는 콘트롤러를 더 구비한다. 이 메모리 시스템에 있어서, 데이터 버스, 명령 어드레스 버스, 및 클록 버스 (이하의 설명에서는, 이들 버스를 총칭하여 단지 버스라고 지칭한다) 를 마더 보스상에 배열한다. 이들 버스를 통하여, 콘트롤러는 메모리 모듈들상의 메모리 장치들과 레지스터들에 전기적으로 접속된다.
예를 들어, 상술된 버스들은 다음의 방식으로 접속된다. 데이터 버스와클록 버스를 콘트롤러로부터 메모리 모듈상의 메모리 장치들에 직접 접속한다. 한편, 명령 어드레스 버스를 레지스터들을 통하여 메모리 모듈상의 메모리 장치들에 접속한다.
또한, SSTL 규격에 따르는 메모리 시스템은 메모리 장치들로서의 각 메모리 모듈내의 DRAM 들이 스터브 pl 들을 통하여 커넥터에 접속되는 구성을 가진다. 특정예로서, 커넥터의 슬롯에 고정된 메모리 모듈의 양측에, 메모리 장치들로서 DRAM 들을 탑재한 메모리 시스템이 개시되어 있다. 상기 메모리 모듈의 양측에 탑재된 DRAM들은 스터브들을 통하여 데이터 버스에 접속되어 있다.
이러한 타입의 메모리 시스템으로는, 입/출력을 보다 고속으로 하기 위하여, 클록 버스에 100 ㎒ 이상 (예를 들어, 133 ㎒) 의 주파수를 가진 클록들을 공급하는 것이 고려되고 있다. 이 경우, 판독/기록시의 데이터 레이트는, DDR을 채용하는 경우에, 200 ㎒ 이상이 된다. 최근에는, 200 내지 400 ㎒ 의 클록 주파수로 각 메모리 모듈을 동작시키도록 요구되고 있다. 이 경우에, 데이터 레이트는 400 내지 800 ㎒ 로 높게 된다.
도 1 을 참조하여, 종래의 메모리 시스템을 설명한다. 도면에 도시되는 메모리 시스템은 마더 보드 (도시되지 않음) 상에 탑재된 메모리 콘트롤러 (21), 그 마더 보드상의 복수의 슬롯 (도시되지 않음) 에 고정된 복수의 메모리 모듈 (201, 202), 기록 클록들을 발생시키는 클록 발생기 (101), 및 판독 클록들을 발생시키는 클록 발생기 (102) 를 구비한다. 마더 보드상에 탑재된 메모리 모듈들(201, 202) 각각은 복수의 DRAM 들에 제공된다. 각 슬롯에는, 커넥터 (도시되지 않음) 가 배열되어 있다. 도시된 예에 있어서, DRAMf 와 DRAMr 은 각 메모리 모듈의 앞측 및 뒷측에 각각 배열된다. DRAMf 와 DRAMr 각각은 커넥터와 메모리 모듈상의 스터브들을 통하여 데이터 버스 (DB), 명령 어드레스 버스 (CB), 기록 클록 버스 (WB), 및 판독 클록 버스 (RB) 에 접속된다.
각 버스는 각 메모리 모듈들 (201, 202) 의 앞측과 뒷측에 형성된 DRAMf 와 DRAMr 에 접속되도록, 메모리 모듈상에 분기되어 있다. 도시된 예에 있어서, 명령 어드레스 버스 (CB) 는 종단 제어 신호를 송수신하기 위한 제어 신호 라인을 포함한다. 기록 클록 버스 (WB) 에는 클록 발생기 (101) 로부터의 기록 클록들이 공급된다. 한편, 판독 클록 버스 (RB) 에는 클록 발생기 (102) 로부터의 판독 클록들이 공급된다. 메모리 콘트롤러 (21) 는 데이터 버스 (DB) 와 명령 어드레스 버스 (CB) 를 통하여 각 DRAMf 와 DRAMr 에 접속되어 있다.
도시된 메모리 시스템은 대용량을 가지며, 고속으로 동작할 수 있다. 도면에 도시된 바와 같이, 메모리 시스템에서, 데이터 버스 (DB) 의 일단에는 콘트롤러 (21) 가 접속된다. 한편, 데이터 버스 (DB) 의 타단 즉, 데이터 버스 (DB) 의 원단 (遠端) 에는, 종단 소자로서 종단 레지스터 (도시되지 않음) 가 접속되어 있다. 종단 레지스터에는 종단전원 (도시되지 않음) 으로부터 전압을 인가한다. 그러나, 각 커넥터와 각 스터브에서 분기되는 데이터 버스 (DB) 에 DRAM들이 접속되는 상술한 메모리 시스템에 있어서, 데이터 버스 (DB) 의 원단에서만 종단되면, 데이터 버스 (DB) 의 배선 임피던스의 부정합에 기인하는 신호 반사에 의한 신호 품질의 열화를 무시할 수 없게 된다. 따라서, 상술한 종단 방식으로는 고속으로 동작할 수 있는 메모리 시스템을 처리할 수 없음을 알 수 있다.
본 발명의 목적은 분기된 배열로 데이터 버스에 접속되는 복수의 메모리 장치들을 구비하며, 상기 데이터 버스와 각 메모리 장치 사이의 반사를 효과적으로 방지함으로써 데이터를 메모리 장치들로부터 고속으로 판독할 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 판독 상태 또는 기록 상태에 적응하여 반사 방지 제어를 수행할 수 있는 메모리 장치를 제공하는 것이다.
도 1 은 종래의 메모리 시스템을 설명하기 위한 도면.
도 2 는 본 발명의 제 1 실시예에 따른 메모리 시스템의 블록도.
도 3 은 도 2 에 도시된 메모리 시스템의 판독 동작시의 종단 제어의 일례를 나타내는 타임 차트.
도 4 는 도 2 에 도시된 메모리 시스템에 사용되는 DRAM 의 블록도.
도 5 는 도 2 에 도시된 메모리 시스템의 판독 동작시의 종단 제어의 또 다른 예를 나타내는 타임 차트.
도 6 은 도 2 에 도시된 메모리 시스템의 기록 동작시의 종단 제어의 일례를 나타내는 타임 차트.
도 7 은 도 2 에 도시된 메모리 시스템의 기록 동작시의 종단 제어의 또 다른 예를 나타내는 타임 차트.
도 8 은 메모리 장치들 (DRAM들) 의 다양한 결합들에 대하여, 메모리 시스템의 기록 동작시의 종단 제어를 설명하는 도면.
도 9 는 메모리 장치들 (DRAM들) 의 다양한 결합들에 대하여, 메모리 시스템의 판독 동작시의 종단 제어를 설명하는 도면.
도 10 은 일 실시예의 메모리 시스템에 있어서, 클록들과 비동기로 종단 제어 동작을 수행하는데 적합한 DRAM의 블록도.
도 11 은 본 발명의 또 다른 실시예에 따른 메모리 시스템의 종단 제어를 설명하기 위한 타임 차트.
도 12 는 도 11 에 도시된 종단 제어 동작을 실행하는데 적합한 DRAM 의 일례를 나타내는 블록도.
도 13 은 도 11 에 도시된 종단 제어 동작을 실행하는데 적합한 DRAM 의 또 다른 일례를 나타내는 블록도.
※ 도면의 주요부분에 대한 부호의 설명
21 : 메모리 콘트롤러 22 : 데이터 버스
25 : 제어 신호 라인 201, 202 : 메모리 모듈
211 : 제어 유닛 212 : 드라이버
213 : 종단회로 216 : 레지스터
본 발명의 태양에 따르면, 데이터 버스에 접속되는 메모리 장치가 제공되며, 그 메모리 장치는 상기 메모리 장치를 종단 제어하는 액티브 종단 회로와, 그 액티브 종단 회로를 전기적으로 액티브 상태 또는 전기적으로 인액티브 상태로 제어하는 제어 회로를 구비한다.
예를 들어, 제어 회로는 메모리 장치의 외부로부터 공급되어 액티브 종단 회로를 액티브 상태 또는 인액티브 상태로 되게 하는 종단 제어 신호와, 상기 메모리 장치내에 생성되는 데이터 출력 인에이블 신호를 수신한다. 제어 회로는 종단 제어 신호와 데이터 출력 인에이블 신호로부터 내부 종단 제어 신호를 생성한다. 이 경우에, 제어 회로는 종단 제어 신호와 클록 신호를 공급받아 상기 클록 신호에 동기하여 종단 제어 신호를 수신하는 리시버와, 그 리시버에 의해 수신된 종단 제어 신호와 데이터 출력 인에이블 신호에 응답하여 내부 종단 제어 신호를 생성하는종단 제어부를 구비한다. 선택적으로, 제어 회로는 클록 신호와 비동기하여 종단 제어 신호를 수신하는 리시버와, 그 리시버에 의해 수신된 종단 제어 신호와 데이터 출력 인에이블 신호에 응답하여 내부 종단 제어 신호를 생성하는 종단 제어부를 구비할 수도 있다.
선택적으로, 제어 회로는 메모리 장치의 외부로부터 공급되어 액티브 종단 회로를 액티브 상태 또는 인액티브 상태로 되게 하는 종단 제어 신호, 상기 메모리 장치내에 생성된 데이터 출력 인에이블 신호, 및 파워 다운 신호에 응답하여 내부 종단 제어 신호를 생성한다.
액티브 종단 회로는 서로 다른 채널 (또는 도전성) 형의 한 쌍의 트랜지스터들, 그 트랜지스터들 사이에 직렬로 접속되는 레지스터 회로, 및 그 트랜지스터들 중 하나에 접속되는 인버터를 구비한다. 상기 트랜지스터들을 턴 온 및 턴 오프시킴으로써, 상기 메모리 장치는 액티브 상태 또는 인액티브 상태로 된다.
본 발명이 또 다른 태양에 따르면, 단일 데이터 버스에 접속되는 복수의 메모리 장치들을 구비하는 메모리 시스템이 제공되며, 여기서 메모리 장치들 각각은 데이터가 데이터 버스로 전달되고, 외부로부터 종단 제어 신호를 수신하는 경우에, 인액티브 상태를 나타내는 내부 종단 제어 신호를 생성하는 제어 회로와, 그 내부 종단 제어 신호가 인액티브 상태를 나타내는 경우에, 인액티브 상태로 유지되는 종단 회로를 구비한다. 이 경우에, 메모리 시스템은, 데이터 버스에 접속되고 제어 신호 라인을 통하여 각 메모리 장치에 접속되는 메모리 콘트롤러를 더 구비한다. 메모리 콘트롤러는, 메모리 장치들이 액세스되는 경우에, 선택적으로 액티브 상태 또는 인액티브 상태로 되는 종단 회로를 구비한다.
본 발명의 또 다른 태양에 따르면, 단일 데이터 버스에 접속되는 복수의 메모리 장치와, 데이터 버스를 통하여 그 메모리 장치들에 접속되는 메모리 콘트롤러를 구비하는 메모리 시스템이 제공되며, 여기서 메모리 콘트롤러는 메모리 장치들이 액세스되는 경우에, 선택적으로 액티브 상태 또는 인액티브 상태로 되는 종단 회로와, 메모리 장치들이 액세스되는 경우에 종단 제어 신호를 메모리 장치들로 전달하는 제어 유닛을 구비하며, 각 메모리 장치는 메모리 콘트롤러로부터 종단 제어 신호를 수신하여 내부 종단 제어 신호를 생성하는 제어 회로와, 그 내부 종단 제어신호가 인액티브 상태를 나타내는 경우에, 인액티브 상태로 되는 액티브 종단 회로를 구비한다. 메모리 제어기는 메모리 장치들 중 특정 메모리 장치에 판독 명령 또는 기록 명령을 발행하는 경우에, 데이터 버스에 접속되는 메모리 장치들의 액티브 종단 회로들이 액티브 상태로 되도록 요청하는 종단 제어 신호를 생성하는 수단을 구비한다. 메모리 콘트롤러의 종단 회로는 판독 명령을 생성하는 경우에 액티브 상태로 되며, 특정 메모리 장치에 기록 명령이 생성되어 그 특정 메모리 장치로 데이터가 기록되는 경우에, 인액티브 상태로 된다.
판독 명령을 수신하는 경우에, 특정 메모리 장치의 제어 회로는 액티브 상태를 나타내는 종단 제어 신호를 메모리 콘트롤러로부터 수신하고, 특정 메모리 장치로부터의 데이터 판독시에, 인액티브 상태를 나타내는 내부 종단 제어 신호를 특정 메모리 장치의 액티브 종단 회로로 전달한다. 한편, 기록 명령을 수신하는 경우에, 특정 메모리 장치의 액티브 종단 회로는 액티브 상태로 유지되는 반면에 특정 메모리 장치에는 데이터가 기록된다.
본 발명의 또 다른 태양에 따르면, 단일 데이터 버스에 접속되는 복수의 메모리 장치와 데이터 버스를 통하여 상기 메모리 장치들에 접속되는 메모리 콘트롤러를 구비하는 메모리 시스템의 종단 제어 방법이 제공되며, 상기 방법은 메모리 콘트롤러로부터 메모리 장치들 중 특정 메모리 장치로 판독 명령을 발행하는 단계, 판독 명령의 발행시에 메모리 콘트롤러의 종단 회로를 액티브 상태로 유지하는 단계, 판독 명령의 발행시에 그 판독 명령에 응답하여 특정 메모리 장치로부터의 데이터 판독 동작 중 특정 메모리 장치 이외의 메모리 장치들내의 액티브 종단 회로를 액티브 상태로 유지하는 단계, 및 판독 명령의 발행시에 그 판독 명령에 응답하여 특정 메모리 장치로부터의 데이터 판독 동작 동안에, 특정 메모리 장치의 액티브 종단 회로를 인액티브 상태로 유지하는 단계를 포함한다.
종단 제어 방법은 특정 메모리 장치에 기록 명령을 발행하는 단계, 기록 명령의 발행시에 기록 데이터를 출력하는 동안 메모리 제어기의 종단 회로를 인액티브 상태로 유지하는 단계, 및 기록 명령의 발행시에 특정 메모리 장치를 포함하는 메모리 장치들의 액티브 종단 회로들을 액티브 상태로 유지하는 단계를 더 포함한다.
도 1 을 참조하여, 본 발명의 일 실시예에 따른 메모리 시스템을 설명한다. 메모리 시스템은 마더 보드 (도시되지 않음) 상에 배열되며 각각 복수의 슬롯들 (Slot1, Slot2) 을 가지는 복수의 커넥터들 (도시되지 않음), 및 각각 상기 슬롯들 (Slot1, Slot2) 에 삽입되는 복수의 메모리 모듈들 (201, 202) 을 구비한다.메모리 모듈들 (201, 202) 의 앞측 및 뒷측에는 메모리 장치들로서 DRAM1, DRAM2, DRAM3, 및 DRAM4 가 탑재되어 있다. 특히, DRAM1 과 DRAM3 는 각각 메모리 모듈들 (201, 202) 의 앞측에 탑재되는 반면에, DRAM2 와 DRAM4 는 각각 메모리 모듈들 (201, 202) 의 뒷측에 탑재되어 있다. 또한, 마더 보드상에는, 메모리 콘트롤러 (21) 가 커넥터들과 함께 탑재되어 있다.
메모리 콘트롤러 (21) 는 단일 데이터 버스 (22) 를 통하여 메모리 모듈들 (201, 202) 의 DRAM1, DRAM2, DRAM3, 및 DRAM4 에 접속되어 있다. 도면에 도시된 바와 같이, DRAM1과 DRAM2 의 한 쌍 및 DRAM3와 DRAM4 의 한 쌍이 각각 커넥터들의 슬롯들 (Slot1, Slot2) 을 통하여 데이터 버스 (22) 에 접속되어 있다. 메모리 콘트롤러 (21) 는 제어 신호 라인 (25) 을 통하여 DRAM1, DRAM2, DRAM3, 및 DRAM4 에 접속되어 있다.
메모리 콘트롤러 (21) 는 제어 신호 라인 (25) 에 종단 제어 신호를 전달하는 제어 유닛 (211), 데이터 기록 동작의 수행시에 데이터 버스 (22) 에 데이터를 전달하는 드라이버 (212), 데이터 판독 동작의 수행시에 데이터 버스 (22) 로부터 데이터를 수신하는 리시버 (220), 및 DRAM1, DRAM2, DRAM3, 및 DRAM4 로부터 데이터를 판독하는 경우에 동작상태로 되는 종단 회로 (213) 를 구비한다. 드라이버 (212) 와 리시버 (220) 는 후술하는 바와 같이 제어 유닛 (211) 의 제어하에 선택적으로 종단 회로 (213) 에 접속된다.
메모리 콘트롤러 (21) 의 종단 회로 (213) 는 직렬로 접속된 한 쌍의 레지스터들 (216, 217) 과 그 직렬접속된 레지스터 (216, 217) 의 양단에 접속되는 N-채널 및 P-채널 MOS 트랜지스터들 (218, 219) 을 구비한다. N-채널 MOS 트랜지스터 (218) 의 소스는 접지되어 있다. P-채널 MOS 트랜지스터 (219) 의 소스에는 전원전압 (VDQ) 이 공급된다. 전원전압 (VDQ) 은 메모리 장치로서 DRAM1, DRAM2, DRAM3, 및 DRAM4 각각에 공급되는 전원전압과 공통이다. 도시된 예에 있어서, 레지스터들 (216, 217) 사이의 공통접속점은 데이터 버스 (22) 에 접속되어 있다. 레지스터들 (216, 217) 이 서로 동일한 저항치를 가지면, 상기 MOS 트랜지스터들 (218, 219) 이 턴 온되는 동안에, 데이터 버스 (22) 는 VDQ/2 의 종단 전압으로 종단된다. MOS 트랜지스터들 (218, 219) 은 제어 유닛 (211) 으로부터의 제어 신호에 응답하여 턴 온 및 턴 오프된다.
한편, 도 2 에 도시된 DRAM1, DRAM2, DRAM3, 및 DRAM4 는 동일한 구성을 가진다. 따라서, 예를 들어 DRAM1 의 구성을 설명한다. 여기서는 판독 명령 또는 기록 명령이 DRAM1 에 전달된다고 가정한다.
DRAM1 은 판독 데이터를 데이터 버스 (22) 에 전달하는 드라이버 (31), DRAM1 내부에 배열된 액티브 종단 회로 (32), 그 액티브 종단 회로 (32) 를 제어하는 종단 제어 블록 (33), 및 데이터 버스 (22) 로부터 기록 데이터를 수신하는 리시버 (34) 를 구비한다. 후술한 바와 같이, 드라이버 (31) 와 리시버 (34) 는 종단 제어 블록 (33) 의 제어 하에서 선택적으로 액티브 종단 회로 (32) 에 접속되어 있다.
DRAM1 은 판독 또는 기록 명령에 응답하여 출력 인에이블 신호를 생성한다.종단 제어 블록 (33) 에는 DRAM1의 외부로부터의 종단 제어 신호와, 판독 또는 기록 명령에 응답하여 DRAM1 에 생성된 출력 인에이블 신호가 공급되어, 그 종단 제어 블록 (33) 은 액티브 종단 회로 (32) 로 전달되는 내부 종단 제어 신호 (ITC) 를 생성한다.
도 2 에 도시된 각각의 DRAM 내의 액티브 종단 회로 (32) 는 N-채널 MOS 트랜지스터 (321), P-채널 MOS 트랜지스터 (322), 인버터 (323), 및 상기 MOS 트랜지스터들 (321, 322) 사이에 서로 직렬로 접속되는 한 쌍의 레지스터 (324, 325) 를 구비한다. 상기 레지스터들 (324, 325) 의 공통접속점은 드라이버 (31) 와 리시버 (34) 와 함께 데이터 버스 (22) 에 접속되어 있다. P-채널 MOS 트랜지스터 (322) 의 소스에는 DRAM1의 메모리부에 사용되는 전원으로부터 전원전압 (VDQ) 이 공급된다. 따라서, 액티브 종단 회로 (32) 는 메모리부와 공통으로 전원을 사용하므로, 종단 회로용의 특정 전원이 불필요하게 된다.
여기서, 레지스터들 (324, 325) 은 서로 동일한 저항을 갖는다고 가정한다. 상술한 바와 같이, 레지스터들 (324, 325) 사이의 공통 접속점은 데이터 버스 (22) 에 접속되어 있다. MOS 트랜지스터들 (321, 322) 이 턴 온 되는 경우에, 전원전압 (VDQ) 은 레지스터들 (324, 325) 에 의해 분압되므로, VDQ/2 의 종단 전압이 데이터 버스 (22) 에 공급된다. 따라서, 상술한 구성에 있어서, 액티브 종단 회로 (32) 가 액티브 상태 즉, 유효 상태에 있는 경우에, 데이터 버스 (22) 는 VDQ/2 의 전압으로 종단된다. 한편, MOS 트랜지스터들 (321, 322) 이 턴 오프되는 경우에, 액티브 종단 회로 (32) 는 인액티브 상태 즉, 무효 상태가 되어 개방된다.
다음으로, 도 3 을 참조하여, 도 2 에 도시된 DRAM1에 판독 명령 (RED) 을 공급하는 경우의 동작을 설명한다. 도면에 도시되어 있지는 않지만, 각 DRAM 에는 클록 버스를 통한 클록들이 공급된다. 여기서, 도시된 예에 있어서, 각 클록의 선행 에지 및 후행 에지에서 데이터를 기록하거나 판독하는 소위 DDR 기술을 사용한다고 가정한다.
먼저, DRAM1 이 액세스되어 있지 않은 상태에 있다고 가정한다. 종단 제어 블록 (33) 은 액티브 종단 회로 (32) 에 로우 (L) 레벨을 가지는 내부 종단 제어 신호 (ITC) 를 전달하여 MOS 트랜지스터들 (321, 322) 을 턴 오프 시킨다. 그 결과, 액티브 종단 회로 (32) 는 인액티브 상태로 된다. 또한, 이는 나머지 메모리 장치인 DRAM2, DRAM3, 및 DRAM4 모두에 적용된다. 한편, 제어 신호에 응답하여 MOS 트랜지스터들 (218, 219) 이 턴 온 되기 때문에, 종단 회로 (213) 즉, 메모리 콘트롤러 (21) 내부의 종단 소자는 액티브 상태로 유지된다. 그 결과, 데이터 버스 (22) 는 종단 전압 (VDQ/2) 으로 유지된다. 따라서, 이와 같이 액세스되지 않은 상태에서, DRAM1, DRAM2, DRAM3, 및 DRAM4 내부의 액티브 종단 회로 (32) 들은 전류를 소비하지 않기 때문에, 메모리 시스템 전체에 필요한 전력을 절감할 수 있다.
명령 버스 (도시되지 않음) 를 통하여 DRAM1 으로 판독 명령 (RED) 이 발행되어 전달되면, 메모리 콘트롤러 (21) 의 제어 유닛 (211) 은 동시에 제어 신호 라인 (25) 으로 하이 (H) 레벨의 종단 제어 신호를 전달한다. 그 결과, 제어 신호 라인 (25) 에 접속되는 DRAM1, DRAM2, DRAM3, 및 DRAM4 의 종단 제어 블록 (33) 들에는 H 레벨의 종단 제어 신호가 공급된다.
메모리 콘트롤러 (21) 로부터의 H 레벨의 종단 제어 신호에 응답하여, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 의 내부 종단 제어 신호 (ITC) 는 H 레벨이 된다. 이러한 상태가 도 3 의 @DRAM1 및 @ DRAM2-4 에 도시되어 있다. 그 결과, 액티브 종단 회로 (32) 들, 즉 DRAM1, DRAM2, DRAM3, 및 DRAM4 모두에 있어서의 종단 소자들은 액티브 상태로 된다.
액티브 종단 회로 (32) 가 액티브 상태로 되면, 판독 명령이 공급되는 DRAM1 은 소정의 클록 대기시간 후에, 판독 데이터를 데이터 버스 (22) 로 전달한다. 판독 데이터를 전달하기 이전에, DRAM1 은 도 3 의 @DRAM1 에 나타낸 바와 같이, 종단 제어 블록 (33) 의 제어하에 액티브 종단 회로 (32) 를 인액티브 상태 (L 레벨) 로 만들고, 출력 인에이블 신호 @DRAM1 을 H 레벨로 만든다. 출력 인에이블 신호가 H 레벨이 되면, DRAM1 내의 메모리 소자의 출력 제어 신호가 클록에 동기하여 H 레벨로 된다.
한편, 출력 인에이블 신호가 H 레벨이 되면, 내부 종단 제어 신호 (ITC) 는 L 레벨이 된다. 액티브 종단 회로 (32) 의 제어 동작은 DRAM1 내의 종단 제어 블록 (33) 에 의해, 내부 종단 제어 신호 (ITC) 를 L 또는 H 레벨로 되게 함으로써 수행된다.
메모리 소자의 출력 제어 신호가 H 레벨이 되는 경우에, DRAM1 은 판독 동작을 수행한다. 특히, DDR (Double Data Rate) 기술에 따르면, 각 클록의 선행 에지와 후행 에지에 동기하여, 데이터가 버스트 상태로 DRAM1 으로부터 판독된다. 도시된 예에 있어서는, 연속 버스트 길이가 4 인 데이터를 가진다.
도 3 및 도 4 를 참조하여, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 내에서의 동작을 설명한다. 도 2 에 도시된 드라이버 (31), 리시버 (34), 액티브 종단 회로 (32), 및 종단 제어 블록 (33) 에 부가하여, DRAM 은 도 4 에 도시된 바와 같이 종단 제어 신호와 클록 신호에 응답하여 동작하는 출력 제어 블록 (35) 및 제어 신호 리시버 (36) 를 구비한다. 제어 유닛 (211)(도 2 참조) 으로부터의 종단 제어 신호와, 제어 버스를 통한 판독 명령 (RED) 이 공급되면, DRAM 내부 콘트롤러 (도시되지 않음) 는 도 4 에 도시되는 종단 제어 블록 (33) 과 출력 제어 블록 (35) 으로 출력 인에이블 신호를 전달한다.
출력 인에이블 신호와, 제어 신호 리시버 (36) 를 통한 종단 제어 신호가 공급되면, 종단 제어 블록 (33) 은 그 종단 제어 블록 (33) 에 의해 생성된 DRAM 내부 종단 제어 신호를 L 레벨로 하여, DRAM 의 액티브 종단 회로 (32) 를 인액티브 상태 즉, 무효 상태로 만든다.
한편, 출력 인에이블 신호가 공급된 출력 제어 블록 (35) 은 클록 신호의 타이밍에서 출력 제어 신호를 드라이버 (31) 로 전달한다. 이 상태에서, 도 3 에 도시된 바와 같이, 출력 인에이블 신호가 H 레벨로 되고, 출력 제어 신호가 클록 신호와 동기하여 L 레벨로 될때 까지, DRAM1 은 버스트 상태로 데이터를 전달한다.
한편, 판독 명령 (RED) 이 공급되지 않은 각 DRAM2, DRAM3, 및 DRAM4 에 대하여, 출력 인에이블 신호는 생성되지 않는다. 따라서, 제어 유닛 (211) 으로부터 공급된 종단 제어 신호로부터 얻어지는 DRAM 내부 종단 제어 신호가 공급되면, 각 DRAM2, DRAM3, 및 DRAM4 의 종단 제어 블록 (33) 은 액티브 종단 회로 (32) 로 DRAM 내부 종단 제어 신호를 그대로 전달한다. 그 결과, DRAM1 이외의 각 DRAM2, DRAM3, 및 DRAM4 의 액티브 종단 회로 (32) 는 계속해서 액티브 상태로 유지된다. 이 상태는 종단 제어 신호가 L 레벨로 되고, 그 결과, DRAM 내부 종단 제어 신호가 L 레벨로 될때 까지 계속된다. 도 3 의 하부 라인에 나타낸 바와 같이, 메모리 콘트롤러 (21) 내의 종단 회로에는 H 레벨의 메모리 콘트롤러 (MC) 내부 종단 제어 신호가 계속적으로 공급된다. 따라서, 상기 종단 회로는 액티브 상태로 계속 유지되므로, 반사없이 DRAM1 으로부터 데이터를 수신할 수 있다.
따라서, 도시된 메모리 시스템에 있어서, 판독 동작의 대상이 되는 DRAM의 액티브 종단 회로 (32) 만이 인액티브 상태로 된다. 다른 DRAM 들의 액티브 종단 회로들과, 메모리 콘트롤러내의 종단 회로는 액티브 상태로 된다. 따라서, 반사에 의한 영향을 피할 수 있다.
DRAM1 으로부터의 데이터가 버스트 상태로 전달된 후, 메모리 콘트롤러 (21) 는 종단 제어 신호를 L 레벨로 만든다. L 레벨의 종단 제어 신호가 공급되면, 데이터 버스 (22) 상의 모든 DRAM들은 DRAM 내부 종단 제어 신호를 L 레벨로 하여, 각 DRAM 내의 액티브 종단 회로 (32) 를 인액티브 상태로 만든다. 그 후, 데이터 버스 (22) 의 레벨은 메모리 콘트롤러 (21) 내의 종단 회로에 의해 유지된다.
도 3 에 도시된 타이밍 차트에 있어서, 판독 명령 (RED) 이 발행되면, 메모리 콘트롤러 (21) 의 제어 유닛 (211) 은 동시에 제어 신호 라인 (25) 으로 H 레벨의 종단 제어 신호를 전달한다. 선택적으로는, 데이터가 출력 버스트로서 DRAM1 으로부터 전달되기 전에, DRAM1 내의 액티브 종단 회로 (32) 가 인액티브 상태로 되면, 판독 명령 (RED) 로부터 지연되는 타이밍에서 H 레벨의 종단 제어 신호를 전달할 수도 있다.
다음으로, 도 5 를 참조하여, 메모리 제어기 (21) 가 DRAM1과 DRAM3 에 연속적으로 판독 명령들을 발행하는 경우의 동작을 설명한다. 일반적으로, 서로 다른 DRAM들로부터 판독 동작을 연속적으로 수행하는 경우에, 출력 드라이버에서의 데이터의 충돌을 피하기 위하여, 클록 신호들 사이에 시간 갭을 제공한다. 이것을 고려하여, 도 5 에 도시된 예에 있어서는, 3 개의 클록이 경과된 후에 다음 판독 명령 (RED) 을 생성한다.
먼저, 명령 버스를 통하여 판독 명령 (RED) 를 DRAM1 에 발행한다. 그 후, 제어 유닛 (211) (도 2 참조) 은 제어 신호 라인 (25) 에 종단 제어 신호를 전달한다. 이 경우에, 메모리 콘트롤러 (21) 내의 종단 회로는 액티브 상태로 된다. 이 경우의 동작은 도 4 와 관련하여 설명한 동작과 유사하다. 메모리 콘트롤러 (21) 는 제어 신호 라인 (25) 을 통하여 DRAM1, DRAM2, DRAM3, 및 DRAM4 에 종단 제어 신호를 전달한다. 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 는 내부 종단 제어 신호가 H 레벨이 되게 한다 (도 5 의 @DRAM1, @DRAM3, @DRAM2,4 참조).
여기서, DRAM2 및 DRAM4의 내부 종단 제어 신호의 H 레벨상태는 DRAM1 과 DRAM3 의 판독 동작이 종료될 때까지 계속된다. 한편, DRAM1 의 내부 제어 신호는 출력 인에이블 신호에 응답하여 L 레벨로 된다. 이 상태는 데이터가 DRAM1 으로부터 판독될 때 까지 계속된다. DRAM1 으로부터의 데이터 판독 동작의 종료시에, DRAM1 의 내부 제어 신호 는 H 레벨로 턴 온 된다.
DRAM1 에 후속하여 DRAM3 에 판독 명령 (RED) 이 발행되면, 메모리 콘트롤러 (21) 의 제어 유닛 (211) 은 DRAM1 의 데이터를 버스트 상태로 전달한 후, 종단 제어 신호를 L 레벨로 천이시키지 않고 H 레벨로 유지한다. H 레벨의 종단 제어 신호는 DRAM3 으로부터의 데이터가 버스트 상태로 전달된 후, L 레벨로 변화한다.
도 5 에 나타낸 바와 같이, DRAM1 또는 DRAM3 로부터의 데이터가 버스트 상태로 전달되는 동안에, DRAM1 또는 DRAM3 의 내부 종단 제어 신호는 L 레벨을 가진다. 따라서, 데이터를 전달하는 DRAM 의 액티브 종단 회로 (32) 는 인액티브 상태 즉, 무효 상태로 유지되지만, 판독 동작이 수반되지 않은 다른 DRAM 들의 액티브 종단 회로 (32) 뿐만 아니라 메모리 콘트롤러 (21) 의 종단 회로는 액티브 상태로 유지된다.
상술된 것으로부터 명백한 바와 같이, 메모리 콘트롤러 (21) 는 각 DRAM들의 액티브 종단 회로 (32) 들을 개별적으로 제어할 필요가 없지만, 메모리 시스템 전체가 액세스되는 경우를 커버하도록 종단 제어 신호의 전달을 제어한다. 각 DRAM 내의 액티브 종단 회로 (32) 를 스위칭하는 경우에는, 클록 신호의 주파수에 비례하여, 고속으로 스위칭시켜야 한다. 이러한 스위칭 동작 자체는 각 DRAM 의 내부 제어부의 제어하에 쉽게 수행될 수 있다.
메모리 콘트롤러 (21) 의 종단 제어에 있어서, 판독 명령 (RED) 을 발행한후 DRAM 자신이 출력을 내놓기 전까지의 시간간격 동안에, 종단 회로는 액티브 상태로 된다. 따라서, 타이밍의 여유도가 크다. 이는 메모리 콘트롤러 (21) 가 메모리 시스템을 쉽게 제어할 수 있다는 것을 의미한다.
도 6 을 참조하여, 도 2 에 도시된 메모리 시스템의 DRAM1 에 기록 명령 (WRT) 이 발행되는 경우의 동작을 설명한다. 이 경우에, 기록 명령 (WRT) 이 먼저 명령 버스를 통하여 DRAM1 에 발행된다. 동시에, 메모리 콘트롤러 (21) 는 도 6 에 도시된 바와 같이 H 레벨의 종단 제어 신호를 생성하고, 제어 신호 라인 (25) 에 종단 제어 신호를 전달한다. 그 결과, 도 6 에 나타낸 바와 같이, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 내의 액티브 종단 회로 (32) 는 DRAM 내부 종단 제어 신호에 응답하여 액티브 상태로 된다. 따라서, 데이터 버스 (22) 는 종단 전압으로 유지된다.
한편, 기록 명령 (WRT) 이 명령 버스를 통하여 발행된 후, 메모리 콘트롤러 (21) 는 소정의 클록 대기시간 후, 데이터를 버스트 상태로 데이터 버스 (22) 에 전달한다. 데이터를 데이터 버스 (22) 에 전달하기 이전에, 메모리 콘트롤러 (21) 내의 종단 회로는 인액티브 상태 즉, 무효 상태로 된다. 따라서, 각 MOS 트랜지스터들 (218, 219)(도 2 참조) 의 게이트에는 제어 유닛 (211)(도 6 참조) 으로부터 L 레벨의 MC 내부 종단 제어 신호가 공급된다. 도 6 에 나타낸 바와 같이, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4의 내부 종단 제어 신호는, 메모리 제어기 내부 종단 제어 신호가 L 레벨로 변화하는 경우에도 H 레벨로 유지된다. 따라서, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 의 액티브 종단 회로 (32) 는 액티브 상태로 유지된다. 그 결과, 각 DRAM 의 액티브 종단 회로 (32) 는 데이터 버스 (22) 에 접속된다.
데이터가 버스트 방식으로 기록 명령 (WRT) 에 의해 지정된 DRAM1으로 기록되는 경우에, 메모리 콘트롤러 (21) 는 메모리 제어기 내부 종단 제어 신호가 H 레벨을 그리고 제어 신호 라인 (25) 상의 종단 제어 신호가 L 레벨을 갖게 한다. 그 결과, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 의 액티브 종단 회로 (32) 의 내부 종단 제어 신호는 L 레벨로 주어진 데이터 버스 (22) 에 접속되므로, 각 액티브 종단 회로 (32) 들은 인액티브 상태로 된다. 그 후, 데이터 버스 (22) 의 레벨은 메모리 제어기 (21) 내부의 종단 회로에 의해 다시 유지된다.
도 6 에 나타낸 타이밍 차트에 있어서, 기록 명령 (WRT) 이 DRAM1 에 발행되는 경우, 메모리 제어기 (21) 는 동시에 종단 제어 신호가 H 레벨이 되게 한다. 선택적으로, 기록 데이터가 버스트 상태로 메모리 콘트롤러 (21) 로부터 전달되기 전에, 각 DRAM 내의 액티브 종단 회로 (32) 가, 액티브 상태로 변화하면, 종단 제어 신호는 기록 명령 (WRT) 으로부터 지연된 타이밍에서 H 레벨로 될 수 있다.
다음으로, 도 7 을 참조하여, DRAM1 과 DARM3 에 기록 명령 (WRT) 들이 연속적으로 발행되는 경우의 동작을 설명한다. 도 7 에 도시된 바와 같이, DARM1 에 기록 명령 (WRT) 이 발행되는 경우에, 제어 신호 라인 (25)(도 2 참조) 상의 종단 제어 신호는 H 레벨이 된다. 따라서, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 의 내부 종단 제어 신호도 또한 H 레벨이 된다. 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 의 액티브 종단 회로 (32) 는 액티브 상태로 되며, 데이터 버스 (2) 에는 종단 전압이 인가된다. 소정의 클록 대기시간 후에, 데이터는 버스트 상태로 DRAM1과 DRAM3 에 기록된다. 데이터가 DRAM1 과 DRAM3 에 기록되는 동안에, 메모리 제어기 내부 종단 제어 신호는 L 레벨로 되므로, 메모리 콘트롤러 (21) 내의 종단 회로는 인액티브 상태로 변화한다. DRAM1과 DRAM3 로의 데이터 기록 동작의 종료시에, 메모리 제어기 내부 종단 제어 신호는 H 레벨로 되며, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 에 공급되는 종단 제어 신호는 L 레벨이 된다. 그 결과, 각 DRAM1, DRAM2, DRAM3, 및 DRAM4 의 액티브 종단 회로 (32) 는 인액티브 상태로 리턴된다.
상술된 것으로부터 명백한 바와 같이, 메모리 제어기 (21) 는 단일 제어 신호 라인 (25) 을 통하여 모든 DRAM 들에 종단 제어 신호를 간단히 전송하고, 각 DRAM 은 내부 제어 신호를 생성하여 각 DRAM 의 종단 회로를 제어한다. 따라서, 단순한 구성을 가지는 메모리 시스템은 반사의 영향없이 고속으로 데이터를 송수신할 수 있다.
상술한 바와 같이, 도 2 에 도시된 메모리 시스템에 있어서, 종단 제어 신호를 송신하는 종단 회로는 인액티브 상태로 되지만, 종단 제어 신호를 수신하는 종단 회로는 액티브 상태로 된다. 따라서, 데이터 송/수신은 데이터를 수신하는 종단 회로만이 접속되는 상태로 수행되지만, 데이터를 송신하는 종단 회로는 접속되지 않는다. 이러한 구성에 있어서, 데이터는 반사의 영향없이 고속으로 송신측과 수신측 사이에서 송수신될 수 있다.
도 2 에 도시된 메모리 시스템은 마더 보드상에 2 개의 커넥터를 탑재하여,각 커넥터의 슬롯에 2 개의 DRAM 들을 가지는 메모리 모듈들을 접속하는 구성을 가진다. 그러나, 실제 메모리 시스템에 있어서는, 사용환경에 따라 다양한 결합들을 이용한다.
도 8 및 도 9 을 참조하면, 본 발명에 따른 메모리 시스템은 다양한 구성을 가질 수 있다. 여기서, 슬롯들의 개수가 최대 2 개인 경우에 있어서, DRAM들 및 메모리 콘트롤러 (MC) 의 액티브 종단 회로의 상태가 도시되어 있다. 도 8 은 기록 동작 동안의 액티브 종단 회로의 상태를 나타낸다. 도 9 는 판독 동작 동안의 액티브 종단 회로의 상태를 나타낸다. 도 8 및 도 9 에 있어서, 1R 과 2R 은 각 슬롯내에 각각 하나의 DRAM 및 2 개의 DRAM을 삽입하는 경우를 나타낸다. 여기서, 슬롯내의 DRAM 은 통상적으로 RANK 로 지칭된다. "Empty" 는 각 슬롯내에 메모리 모듈이 삽입되지 않은 경우를 나타낸다.
도 8 및 도 9 에 있어서, 온 및 오프는 각각 액티브 종단 회로가 액티브 상태와 인액티브 상태에 있는 경우를 나타낸다. x 는 DRAM 이 접속되지 않은 경우를 나타낸다.
도 8 로부터 알 수 있는 바와 같이, 기록 동작 동안에, 데이터를 송신하는 메모리 콘트롤러 (MC) 의 종단회로는 오프 상태로 유지되지만, 원단 (遠端) 으로서의 각 DRAM 의 종단 회로 (액티브 종단 회로) 는 온 상태로 유지된다.
도 9 로부터 알 수 있는 바와 같이, 판독 동작 동안에, 판독 동작의 대상이 되는 DRAM 의 종단 회로만이 턴 오프되어 무효 상태가 되지만, 판독 데이터를 수신하는 메모리 콘트롤러 (MC) 의 종단 회로는 턴 온되어 유효 상태로 된다. 판독동작의 대상이 되지 않는 DRAM 의 종단회로는 턴 온되어 유효 상태 즉, 액티브 상태로 유지된다.
고주파로 동작하는 메모리 시스템 및 개별 DRAM 들은 클록 신호에 동기하여 동작한다. 고주파 동작에 대응하기 위하여, DRAM 에 공급된 신호는 클록 신호에 따라 DRAM 내부로 입력된다. 그러나, 고속의 클록신호를 DRAM 내부의 각 리시버 회로들에 분배하여 그 리시버 회로들을 동작시키기 위하여, 내장 DLL (Delay-Locked Loop) 회로와 고속으로 동작하는 리시버 회로는 높은 소비 전류를 필요로 한다. 예를 들어, 현재 사용되고 있는 고속 DRAM 의 경우에, 소비 전류는 통상적으로 전원전압 2.5V 에서 80 ㎃ 정도가 된다. 일반적으로, DRAM 이 액세스되어 있지 않은 경우에, 상기 타입의 메모리 시스템은 DRAM 내부의 클록 신호, DLL 회로, 및 리시버 회로의 동작들을 정지시키는 파워 다운 모드를 가진다. 파워 다운 모드에서, 소비 전류를 약 3㎃ 로 감소시킬 수 있다.
본 발명이 메모리 시스템에 있어서, 일부 RANK들의 DRAM들이 파워 다운 모드를 가진다고 가정한다. 이 경우에, 또 다른 RANK 의 DRAM 이 액세스되는 경우에, 파워 다운 모드에 있는 DRAM 의 종단 회로는 인에이블되거나 유효상태로 되어야 한다. 따라서, DRAM 이 파워 다운 모드에 있고, 클록 신호를 정지시키는 경우에는, DRAM 내의 종단 제어 신호 리시버 회로는 클록 신호에 비동기하여 동작하는 회로 구성을 가지는 것이 바람직하다. 본 발명의 시스템에 있어서, 종단 제어 신호는 메모리 시스템의 동작 주파수와 같이 고속으로 동작할 필요가 없다. 따라서, 종단 제어 신호 리시버 회로를 클록 신호에 비동기하여 동작시킬 수 있다.
도 10 을 참조하여, 본 발명의 또 다른 실시예에 따른 메모리 시스템의 메모리 장치로서 사용되는 DRAM 의 종단부를 설명한다. 도 10 에 도시된 DRAM 은, 리시버 (36) 가 종단 제어 신호를 수신하는 종단 제어 신호 리시버 회로 (38) 로서의 CMOS 인버터 회로에 의해 대체된다는 점에서 도 4 에 도시된 DRAM 과는 다르다. 도면에 도시된 종단 제어 신호 리시버 회로 (38) 는 클록 신호와 상관없이 동작하며, 종단 제어 신호를 종단 제어 블록 (33) 으로 전달한다. 따라서, 도면에 도시된 종단 제어 신호 리시버 회로 (38) 는 클록 신호에 비동기하여 동작한다.
도 10 에 도시된 DRAM을 구비하는 메모리 시스템에 있어서, 각 DRAM 의 종단 회로에서의 소비 전류를 절감하기 위하여, 메모리 콘트롤러는 액세스되지 않은 DRAM 으로 종단 제어 신호를 전달한다. 이 경우에, 각 DRAM 의 종단 회로는 인액티브 상태로 되지만, 메모리 콘트롤러의 종단 회로만은 액티브 상태로 된다.
도 10 에 도시된 종단 회로를 사용하여, 메모리 시스템의 소비 전력을 더 감소시키기 위하여, 모든 DRAM들이 파워 다운 모드를 가지는 경우가 제안되고 있다. 모든 DRAM 들이 파워 다운 모드를 가지는 경우에, 종단 제어는 파워 다운 모드가 되는 DRAM 내부의 종단 회로들을 무효화 시킴으로써 수행될 수 있다. 이 경우에, 메모리 콘트롤러는 종단 제어 신호를 제어할 필요가 없게 된다. 상술된 구성에 있어서, 메모리 콘트롤러를 쉽게 제어할 수 있어, 제어하기 쉬운 메모리 시스템이 얻어진다. 이 경우에, 파워 다운 모드의 엔트리 (개시) 또는 이젝트 (종료) 를 제어하기 위하여, 메모리 콘트롤러는 파워 다운 제어 신호를 DRAM 에 전달한다. 이러한 제어 시스템의 일례로서, SDRAM (Synchronous Dynamic RandomAccess Memory) 내의 CKE (Clock Enable) 신호와 같이 특정 핀에 의해 제어되는 경우를 설명한다. 여기서 사용되는 DRAM 은, 파워 다운 모드의 개시를 요청하는 경우에, DRAM 내부에 파워 다운 제어 신호를 자동적으로 생성하여 종단회로를 무효화 시키는 기능을 갖는다고 가정한다.
도 11 에 나타낸 바와 같이, 메모리 콘트롤러로부터 파워 다운 제어 신호가 공급되면, DRAM 내부에서 내부 파워 다운 제어 신호를 자동적으로 생성한다. 내부 파워 다운 제어 신호에 응답하여, DRAM 내부 종단 제어 신호를 생성한다.
도 12 를 참조하여, 도 11 에 도시된 동작을 구현하는 DRAM 구성의 일례를 나타낸다. 도면에 도시된 DRAM 은 메모리 콘트롤러로부터 파워 다운 제어 신호가 공급되면, DRAM 내부에서 내부 파워 다운 제어 신호를 생성하는 기능을 가진다. 내부 파워 다운 제어 신호는 종단 제어 블록 (33') 으로 공급된다. 도면에 도시된 종단 제어 블록 (33') 에는, 도 4 에서와 같이, 출력 인에이블 신호와 함께, 리시버 (36) 를 통하여 종단 제어 신호가 공급된다.
상술한 구성에 있어서, H 레벨의 종단 제어 신호가 공급되고, 내부 파워 다운 제어 신호와 출력 인에이블 신호가 공급되는 경우에, 종단 제어 블록 (33') 은 내부 종단 제어 신호를 L 레벨로 하여, 액티브 종단 회로 (32) 를 자동적으로 무효 상태 즉, 인액티브 상태로 되게 한다. 이 경우에, 메모리 콘트롤러는 시스템 전원 투입시에 장치 상태가 불안정한 경우에 강제적으로 액티브 종단 회로 (32) 를 무효화시키거나 디스에이블시켜 불필요한 전류 경로를 차단하거나, 또는 DRAM 의 테스트시에 액티브 종단 회로 (32) 를 무효화시켜야 하는 경우에, 종단 제어 신호를 생성한다. 도면에 도시된 종단 제어 블록 (33') 은 종단 제어 신호, 내부 파워 다운 제어 신호, 및 출력 인에이블 신호의 NAND 회로에 의해 쉽게 형성될 수 있다. 따라서, 종단 제어 블록 (33') 을 상세히 설명하지는 않는다.
도 13 을 참조하여, 도 10 에 도시된 동작을 구현하는 또 다른 DRAM 구성의 일례를 나타낸다. 이 구조는 종단 제어 신호가 메모리 콘트롤러로부터 공급되지 않은 점에서 도 12 의 구성과 다르다. 이 구성은 강제적으로 액티브 종단회로 (32) 를 무효화시킬 필요가 없는 경우에 사용할 수 있다. 도 12 와 비교하여, 종단 제어 신호 단자가 필요하지 않으므로, 장치 및 시스템을 간략화할 수 있다.
특히, 종단 제어 블록 (33") 은 내부 파워 다운 제어 신호와 출력 인에이블 신호에 응답하여, L 레벨의 내부 종단 제어 신호를 액티브 종단 회로 (32) 에 공급하여 액티브 종단 회로 (32) 를 무효상태로 만든다.
상술한 실시예들에 있어서, DRAM 과 종단 회로의 전원 전압들은 서로 동일하다. 그러나, 다른 전원 전압들을 사용할 수도 있다. 상술한 실시예들에 있어서, DRAM 들은 구성이 동일하다. 그러나, 다른 구성의 DRAM 들을 조합한 것도 사용할 수 있다. 따라서, 본 발명을 본 발명의 범위 내에서 다양한 방식으로 변경시킬 수 있다.
상술한 바와 같이, 메모리 콘트롤러와, 데이터 버스를 통하여 그 메모리 콘트롤러에 접속되는 메모리 장치들을 구비하는 메모리 시스템에 있어서, 메모리 장치들에는 선택적으로 동작하는 액티브 종단 회로들이 제공되는 반면에, 메모리 콘트롤러에는 종단 회로가 제공된다. 따라서, 본 발명에 따라 반사 등의 영향없이 데이터를 데이터 버스를 통하여 고속으로 송신할 수 있다. 또한, 파워 다운 모드에 사용되는 파워 다운 제어 신호를 사용함으로써, 소비 전력을 현저하게 감소시킬 수 있다.

Claims (26)

  1. 데이터 버스에 접속하여 사용되는 메모리 장치에 있어서,
    액티브 종단 회로가 전기적으로 액티브 상태로 되는 경우에 상기 메모리 장치를 종단시키고, 상기 액티브 종단 회로가 전기적으로 인액티브 상태로 되는 경우에는 상기 메모리 장치를 종단시키지 않는 액티브 종단 회로; 및
    상기 액티브 종단 회로를 제어하여 전기적으로 상기 액티브 종단 회로를 상기 액티브 상태 또는 상기 인액티브 상태로 만드는 제어 회로를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로는, 상기 메모리 장치의 외부로부터 공급되어 상기 액티브 종단 회로를 상기 액티브 상태 또는 상기 인액티브 상태로 만드는 종단 제어 신호, 및 상기 메모리 장치내에 생성되는 데이터 출력 인에이블 신호에 응답하여, 상기 종단 제어 신호와 상기 데이터 출력 인에이블 신호로부터 내부 종단 제어 신호를 생성하는 것을 특징으로 하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제어 회로는,
    상기 종단 제어 신호와 클록 신호를 공급받아 상기 클록 신호에 동기하여 상기 종단 제어 신호를 수신하는 리시버; 및
    상기 리시버에 의해 수신된 상기 종단 제어 신호와 상기 데이터 출력 인에이블 신호에 응답하여, 상기 내부 종단 제어 신호를 생성하는 종단 제어부를 가지는 것을 특징으로 하는 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제어 회로는,
    클록 신호와 비동기하여 상기 종단 제어 신호를 수신하는 리시버; 및
    상기 리시버에 의해 수신된 상기 종단 제어 신호와 상기 데이터 출력 인에이블 신호에 응답하여, 상기 내부 종단 제어 신호를 생성하는 종단 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  5. 제 2 항에 있어서,
    상기 액티브 종단 회로는 서로 다른 채널형의 한 쌍의 트랜지스터들과, 상기 트랜지스터들 사이에 직렬로 접속되는 레지스터 회로를 구비하고, 상기 트랜지스터들 중 하나의 트랜지스터의 게이트에는 상기 내부 종단 제어 신호가 공급되고, 상기 트랜지스터들 중 나머지 트랜지스터의 게이트에는 상기 내부 종단 제어 신호의 반전 신호가 공급되며, 상기 트랜지스터들을 턴 온 시킴에 의해 전기적으로 상기 액티브 상태로 되고, 상기 트랜지스터들을 턴 오프 시킴에 의해 전기적으로 상기 인액티브 상태로 되는 것을 특징으로 하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 레지스터 회로는 직렬로 접속되며 동일한 저항치를 가지는 2 개의 레지스터를 구비하며, 상기 2 개의 레지스터의 공통 접속점은 상기 데이터 버스에 접속되는 것을 특징으로 하는 메모리 장치.
  7. 제 5 항에 있어서,
    상기 액티브 종단 회로의 전원 전압은 상기 메모리 장치의 전원 전압과 공통인 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어 회로는 데이터 출력 인에이블 신호, 종단 제어 신호, 및 파워 다운 신호에 응답하여, 상기 데이터 출력 인에이블 신호, 상기 파워 다운 신호, 및 상기 종단 제어 신호로부터 내부 종단 제어 신호를 생성하며, 상기 출력 인에이블 신호와 상기 파워 다운 신호는 상기 메모리 장치내에 생성되며, 상기 종단 제어 신호는 상기 메모리 장치의 외부로부터 공급되어 상기 액티브 종단 회로를 상기 액티브 상태 또는 상기 인액티브 상태로 만드는 것을 특징으로 하는 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 회로는,
    상기 종단 제어 신호를 수신하는 리시버; 및
    상기 리시버에 의해 수신되는 상기 종단 제어 신호, 상기 파워 다운 신호, 및 상기 데이터 출력 인에이블 신호에 응답하여 상기 내부 종단 제어 신호를 생성하는 종단 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  10. 제 8 항에 있어서,
    상기 액티브 종단 회로는 서로 다른 채널형의 한 쌍의 트랜지스터와, 상기 트랜지스터들 사이에 직렬로 접속되는 레지스터 회로를 구비하고, 상기 트랜지스터들 중 하나의 트랜지스터의 게이트에는 상기 내부 종단 제어 신호가 공급되고, 상기 트랜지스터들 중 나머지 트랜지스터의 게이트에는 상기 내부 종단 제어 신호의 반전 신호가 공급되며, 상기 트랜지스터들을 턴 온 시킴에 의해 전기적으로 상기 액티브 상태로 되고, 상기 트랜지스터들을 턴 오프 시킴에 의해 전기적으로 상기 인액티브 상태로 되는 것을 특징으로 하는 메모리 장치.
  11. 제 10 항에 있어서,
    상기 레지스터 회로는 직렬로 접속되며 동일한 저항치를 가지는 2 개의 레지스터를 구비하며, 상기 2 개의 레지스터의 공통 접속점은 상기 데이터 버스에 접속되는 것을 특징으로 하는 메모리 장치.
  12. 제 10 항에 있어서,
    상기 액티브 종단 회로의 전원 전압은 상기 메모리 장치의 전원전압과 공통인 것을 특징으로 하는 메모리 장치.
  13. 제 1 항에 있어서,
    상기 제어 회로는 상기 메모리 장치에서 생성된 파워 다운 신호 및 데이터 출력 인에이블 신호로부터 내부 종단 제어 신호만을 생성하는 종단 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  14. 제 13 항에 있어서,
    상기 액티브 종단 회로는 서로 다른 채널형의 한 쌍의 트랜지스터와, 상기 트랜지스터들 사이에 직렬로 접속되는 레지스터 회로를 구비하고, 상기 트랜지스터들 중 하나의 트랜지스터의 게이트에는 상기 내부 종단 제어 신호가 공급되고, 상기 트랜지스터들 중 나머지 트랜지스터의 게이트에는 상기 내부 종단 제어 신호의 반전 신호가 공급되며, 상기 트랜지스터들을 턴 온 시킴에 의해 전기적으로 상기 액티브 상태로 되고, 상기 트랜지스터들을 턴 오프 시킴에 의해 전기적으로 상기 인액티브 상태로 되는 것을 특징으로 하는 메모리 장치.
  15. 제 14 항에 있어서,
    상기 레지스터 회로는 직렬로 접속되며 동일한 저항치를 가지는 2 개의 레지스터를 구비하며, 상기 2 개의 레지스터의 공통 접속점은 상기 데이터 버스에 접속되는 것을 특징으로 하는 메모리 장치.
  16. 제 14 항에 있어서,
    상기 액티브 종단 회로의 전원 전압은 상기 메모리 장치의 전원 전압과 공통인 것을 특징으로 하는 메모리 장치.
  17. 단일 데이터 버스에 접속되는 복수의 메모리 장치들을 구비하는 메모리 시스템에 있어서,
    상기 메모리 장치들 각각은,
    데이터가 상기 데이터 버스로 전달되고, 종단 제어 신호가 상기 데이터 버스를 통하여 상기 메모리 장치들 각각의 외부로부터 수신되는 경우에, 인액티브 상태를 나타내는 내부 종단 제어 신호를 생성하는 제어 회로; 및
    상기 내부 종단 제어 신호가 상기 인액티브 상태를 나타내는 경우에, 상기 인액티브 상태로 유지되는 액티브 종단 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  18. 제 17 항에 있어서,
    상기 종단 제어 신호는 상기 데이터 버스를 공유하는 상기 메모리 장치들 모두에 동시에 공급되는 것을 특징으로 하는 메모리 시스템.
  19. 제 17 항에 있어서,
    상기 메모리 장치들 각각은 클록 신호와 동기하여 동작하며, 상기 클록 신호와 비동기하여 상기 종단 제어 신호를 획득하는 것을 특징으로 하는 메모리 시스템.
  20. 제 17 항에 있어서,
    상기 메모리 장치들 각각의 상기 제어 회로는 상기 메모리 장치들 각각이 파워 다운 상태로 되는 경우에 상기 인액티브 상태를 나타내는 상기 내부 종단 제어 신호를 생성하며, 상기 액티브 종단 회로는 상기 내부 종단 제어 신호에 응답하여 상기 인액티브 상태로 되는 것을 특징으로 하는 메모리 시스템.
  21. 제 17 항에 있어서,
    상기 데이터 버스에 접속되며, 제어 신호 라인을 통하여 상기 메모리 장치들 각각에 접속되는 메모리 콘트롤러를 더 구비하며,
    상기 메모리 콘트롤러는 상기 메모리 장치들 각각이 액세스되는 경우에 선택적으로 액티브 상태 또는 인액티브 상태로 되는 종단 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  22. 단일 데이터 버스에 접속되는 복수의 메모리 장치들과, 상기 데이터 버스를 통하여 상기 메모리 장치들에 접속되는 메모리 콘트롤러를 구비하는 메모리 시스템에 있어서,
    상기 메모리 콘트롤러는 상기 메모리 장치들 각각에 액세스하는 경우에 선택적으로 액티브 상태 또는 인액티브 상태로 되는 종단 회로, 및 상기 메모리 장치들 각각에 액세스하는 경우에 상기 메모리 장치들 각각에 종단 제어 신호를 전달하는 제어 유닛을 구비하며,
    상기 메모리 장치들 각각은 상기 메모리 콘트롤러로부터의 상기 종단 제어 신호에 응답하여 내부 종단 제어 신호를 생성하는 제어 회로와, 상기 내부 종단 제어 신호가 인액티브 상태를 나타내는 경우에 인액티브 상태로 되는 액티브 종단 회로를 구비하는 것을 특징으로 하는 메모리 시스템.
  23. 제 22 항에 있어서,
    상기 메모리 콘트롤러는 상기 메모리 장치들 중 특정 메모리 장치에 판독 명령 또는 기록 명령을 발행하는 경우에, 상기 데이터 버스에 접속되는 상기 메모리 장치들의 상기 액티브 종단 회로들이 상기 액티브 상태로 되도록 요청하는 상기 종단 제어 신호를 생성하는 수단을 구비하며,
    상기 메모리 콘트롤러의 상기 종단 회로는 상기 판독 명령이 생성되는 경우에 상기 액티브 상태로 되며, 상기 특정 메모리 장치에 상기 기록 명령이 생성되고 상기 특정 메모리 장치에 데이터가 기록되는 경우에 상기 인액티브 상태로 되는 것을 특징으로 하는 메모리 시스템.
  24. 제 23 항에 있어서,
    상기 메모리 시스템은, 상기 특정 메모리 장치로부터 상기 데이터를 판독하는 경우에, 상기 메모리 콘트롤러로부터 상기 액티브 상태를 나타내는 상기 종단 제어 신호를 수신하고 상기 인액티브 상태를 나타내는 상기 내부 종단 제어 신호를 상기 특정 메모리 장치의 상기 액티브 종단 회로로 전달하며, 그리고 상기 기록 명령이 수신되는 경우에는, 상기 특정 메모리 장치의 상기 액티브 종단 회로를 상기 액티브 상태로 유지하는 동안에 상기 특정 메모리 장치로 데이터를 기록하는 방식으로 동작하는 것을 특징으로 하는 메모리 시스템.
  25. 단일 데이터 버스에 접속되는 복수의 메모리 장치들과 상기 데이터 버스를 통하여 상기 메모리 장치들에 접속되는 메모리 콘트롤러를 구비하는 메모리 시스템의 종단 제어 방법에 있어서,
    상기 메모리 콘트롤러로부터 상기 메모리 장치들 중 특정 메모리 장치로 판독 명령을 발행하는 단계;
    상기 판독 명령의 발행시에, 상기 메모리 콘트롤러의 종단 회로를 액티브 상태로 유지하는 단계;
    상기 판독 명령의 발행시에, 상기 판독 명령에 응답하여 상기 특정 메모리 장치로부터의 데이터 판독 동작 동안에, 상기 특정 메모리 장치 이외의 상기 메모리 장치들내의 액티브 종단 회로들을 상기 액티브 상태로 유지하는 단계; 및
    상기 판독 명령의 발행시에, 상기 판독 명령에 응답하여 상기 특정 메모리장치로부터의 데이터 판독 동작 동안에, 상기 특정 메모리 장치의 상기 액티브 종단 회로를 인액티브 상태로 유지하는 단계를 포함하는 것을 특징으로 하는 메모리 시스템의 종단 제어 방법.
  26. 제 25 항에 있어서,
    상기 종단 제어 방법은, 상기 특정 메모리 장치에 기록 명령을 발행하는 단계, 상기 기록 명령의 발행시에 기록 데이터의 출력 동안에 상기 메모리 콘트롤러의 상기 종단 회로를 상기 인액티브 상태로 유지하는 단계, 그리고 상기 기록 명령의 발행시에 상기 특정 메모리 장치를 포함하는 상기 메모리 장치들의 상기 액티브 종단 회로들을 상기 액티브 상태로 유지하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 종단 제어 방법.
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