TWI225259B

TWI225259B - Memory device and memory system

Info

Publication number: TWI225259B
Application number: TW091118970A
Authority: TW
Inventors: Yoshinori Matsui
Original assignee: Elpida Memory Inc
Priority date: 2001-08-24
Filing date: 2002-08-22
Publication date: 2004-12-11
Also published as: JP2003068082A; CN1402251A; CN1276434C; DE10238577A1; US6917546B2; KR20030017412A; US20030039151A1; JP3799251B2; KR100492101B1

Description

1225259 五、發明說明（1) 發明之領域本發明係關於一可高速操作之記憶裝置，以及一記憶系統，包括複數記憶系統。發明之背景最近’由於發展出可以高速操作記憶裝置並且具有低 k號放大的介面’記憶裝置係高度整合的。作為此種介面的標準，已經提出接頭串列終止邏輯（stub series Termination Logic, SSTL)。為了高速操作一動態隨蜱存取記憶體（Dynamic Random Access Memory，DRAM)，其作為一記憶裝置，已經提出雙倍資料速率（D〇uble Data

Rate, DDR)解決方案，其中可以藉由在每一時脈的前緣與後緣執行資料輸入/輸出，使得資料速率可以加倍^ 執行上述操作之記憶系統包括複數個記憶模組，相互平行地配置於一主機板上，而記憶模組之間存有空間。在這種情況下，記憶模組係分別經由複數個連接器安裝於主機板上。為了將每一記憶模組固定在主機板上，每一連接器具有一槽孔，以接收記憶模組。在每一槽孔中，配置有複數個接頭pi，用來電性連接記憶模組。另一方面，記憶，組具有複數個記憶裝置，以及複數個緩衝器，譬如暫^ 裔，安裝在前端並且/或者後端。記憶裝置和暫存器係性連接於連接器，經由形成在記憶模組之尾部之複數個頭。伐此型的記憶系統另包括一控制器，稱為晶片，安裝在

1225259 五、發明說明（2) ' 主機板上，以控制在記憶模組上之記憶裝置。在這個記憶系統中.，一資料匯流排、一指令位址匯流排，以及一時^ 匯流排（在以下的描述中，這些匯流排可以集體簡稱為匯流排）係配置於主機板上。經由這些匯流排，控制器係電性連接於在記憶模組上的記憶裝置和暫存器。 ° 例如，上述匯流排係以下述方式連接。來自控制器之資料匯流排和時脈匯流排係直接連接至在記憶模組上^兮己隐裝置。另一方面’指令位址匯流排係經由暫存器連接至在記憶模組上之記憶裝置。再者，根據SSTL標準之記憶系統具有下述結構，其中在每一記憶模組中作為記憶裝置之DRAM係經由接端pl連接至連接器。作為一具體例子，其中D R A Μ作為記憶裝置之記憶系統係安裝在記憶模組之兩邊，其適合於連接器的样孔。安裝在記憶模組兩邊的DRAM係經由接端連接至資^匯流排。 4 對於此型記憶系統，考慮提供一時脈匯流排，其具有頻率1 0 0兆赫或更多（例如，1 33兆赫）的時脈，為了以&高速度執行輸入/輸出。在這種情況下，讀取/寫入的資料2 率不會低於2 00兆赫，如果採取DDR。最近，必須以時脈頻率200至400兆赫，操作各個記憶模組。在這種情況下/ 料速率為400至8 00兆赫。 ’胃請參考第1圖。以下將描述一習知記憶系統。第丨圖之記憶系統包括一記憶控制器21安裝在一主機板上（未顯示），複數個記憶模組201和202，適合於在主機板上^複

1225259 五、發明說明（3) --— 數個槽孔（未顯示），一時脈產生器丨〇 1，用來產生寫入時脈，以及一時脈產生器丨〇2，用來產生讀取時脈。安裝在主機板上之每一記憶模組2〇1和2〇2具有複數個⑽錢。在每槽孔中，女裝有一連接器（未顯示）。在這個例子中， DRAMf和DRAMr係分別配置在每一記憶模組之前端和後端。每一DRAMf和DRAMr係經由在連接器和記憶模組上的接頭連接至資料匯流排DB、指令位址匯流排cb、寫入時脈匯流排 WB，以及一讀取時脈匯流排RB。每一匯流排係分支於記憶模組上，以連接至形成在^每一記憶模組201和202之前端和後端之DRAMf和卯人計。在這個例子中’指令位址匯流排CB包括一控制信號線，用來傳送和接收一終止控制信號。寫入時脈匯流排WB具有來自時脈產生器101之寫入時脈。另一方面，讀取時脈匯流排RB 具有來自時脈產生器1 〇 2之Ί買取時脈。記憶控制器2 1係連接至每一DRAMf和DRAMr，經由資料匯流排DB和指令位址匯流排CB。吞己憶系統具有大容量，並且可以高速操作。如第1圖所示，在記憶系統中，資料匯流排D β的一端係連接至控制器21。另一方面，另一端，亦即資料匯流排DB的遠端，係連接至終止電阻器（未顯示）’作為一終止元件。終止電阻器具有來自終止電源供應器（未顯示）之電子電壓。然而，在上述記憶糸統中’ DRAM係連接至分支於每一連接器和每一接頭之資料匯流排DB，僅在資料匯流排DB的遠端的終止會導致不可忽略的#號品質的惡化，由於配錯資料匯流排

2130-5136-PF(N);ahddub.ptd 第7頁 1225259 ' .......... 1 *1 丨― 五、發明說明（4) DB的接線阻抗所造成的信號反射。因此，可以發現，上述終止機制無法適用於以高速操作的記憶系統。發明之概述因此，本發明之目的在於提供一記憶系統，其包括複數個記憶裝置，以分支配置的方式連接至一資料匯流排，其可以高速從記憶裝置讀取資料，藉由有效地防止在資料匯流排和每一記憶裝置之間的反射。本發明之另一目的在於提供一記憶裝置，其可以辑行反反射（antireflection)控制，以適用於一讀取狀態或寫入狀態。根據本發明之一個形態，提供一記憶裝置，其連接至資料匯流排，該記憶裝置包括：一有效終止電路，用來可控制地終止記憶裝置；以及一控制電路，用來可控制地將該有效終止電路設置於一電性有效狀態或一電性無效狀態。、、例如，控制電路係回應於一終止控制信號，其係來自記憶裝置的外面，以將有效終止電路設定為一有效狀態或一無效狀態，以及一資料輸出使能信號，其產生於記憶裝置中。控制電路會從終止控制信號產生一内部終止控制信號’以及資料輸出使能信號。在此情況中，控制電路包括一接收Is ’具有該終止控制信號和一時脈信號，用來接收 =止控制信號，其同步於該時脈信號，以及一終止控制部分，用來產生該内部終止控制信號，以回應該接收器所接

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收之終止控制信號，以及該資料輸出使能信號。供選擇地，控制電路可以包括一接收器，用來接收該終止控制作號，同步於該時脈信號，以及一終止控制部分，用來產生該内部終止控制信號，以回應該接收器所接收之終止控制信號，以及資料輸出使能信號。供選擇地，該控制電路產生該内部終止控制信號，以回應來自該記憶褒置外部之一終止控制信號，以將該有效終止電路設定為一有效狀態或一無效狀態，一資料輸出使能信號，其產生於該記憶裝置中，以及一功率下降作號。有效終止電路包括：一對電晶體，其具有彼此^同？的通道（或導電性）型號，一電阻器電路係以串聯方式連接電晶體之間；以及一反相器，連接至其中一個電晶體。萨由開啟與關閉電晶體，記憶裝置係被設定為一有效狀離^ 一無效狀態。根據數個記憶裝置包括表示一無外部接收一無效狀這種情況匯流排並本發明之另一形態，提供一裝置，連接至一控制電路，，當資止控制内部終效狀態到一終態，當下，記憶系統且連接至每一記憶系統，一單一資料匯流排，其中生一内部終止控制送至資料匯流排，以及一終止電路，信號表示一無效狀一記憶控制器，連憶控制器包括一或一無效狀態，終止電當存取用來產料係傳信號，止控制另包括記憶裝路，其記憶裝置，經可選擇置時。由一控制信地設定為一其包括複每一記憶信號，其以及當從其維持在態時。在接至資料號線。記有效狀態

1225259 五、發明說明（6) 根據本發明之另一形態，提供一記數個記憶裝置，連接至一單一資料匯流制器’經由資料匯流排連接至記憶裝置一終止電路，其可選擇地設定為一有效態’當存取記憶裝置時，以及一控制單控制信號至記憶裝置，當存取記憶裝置括一控制電路，其回應於來自該記憶控號’以產生一内部終止控制信號，以及以设定為無效狀態，當内部終止控制信時。記憶控制器包括一裝置，用來產生其要求將連接至資料匯流排之記憶裝置設定為一有效狀態，當一讀取指令或一二=個特定的記憶裝置時。當該寫入指定δ己憶裝置而資料係被寫入至該特定記器的終止電路係設定為一有效狀態，當生並且設定為一無效狀態時。當该讀取指令被接收時，該特定記接收來自該記憶控制器之終止控制信號，，並且傳送表示一無效狀態之内部終定記憶裝置之有效終止電路，當讀取來之資料時。另一方面，當寫入指令被接入至特定記憶裝置，當特定記憶裝置的持在一有效狀態。根據本發明之另一形態，提供應用憶系統，其包括複排，以及一記憶控。記憶控制器包括狀態或一無效狀元’用來提供終止。每一記憶裝置包制器 < 終止控制信一有效終止電路，號表示一無效叫態該終止控制信號，之有效終止電路，寫入指令發送至其令係被產生至該特憶裝置，記憶控制该讀取指令係被產憶裝置之控制電路 ’其表示一有效狀止控制信號至該特自該特定記憶裝置枚時，資料係被寫有效終止電路係維於—記憶系統之一

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第10頁 1225259 五、發明說明（7) 2止控制方法，該記憶系統包括複數個記憶裝置，連接至二單一資料匯流排，以及一記憶控制器，經由資料匯流排連接至該記憶裝置。這個方法包括以下步驟，發送來自該控制器之讀取指令至一特定記憶裝置，維持該記憶控 $益之終止電路在一有效狀態，當發送該讀取指令時維 f除了該特定記憶裝置之外的記憶裝置巾的有效終止電路，一有效狀態，當發佈該讀取指令時’以及在來自該特定 -己隱裝置之負料讀取操作期間，w回應這個讀取指令，並 i ϊ ϊ ί特定記憶裝置之有效終止電路在-無效狀態，丨當發送該讀取指令時，以及在來自該特定記憶裝置之資料讀取操作期間’以回應這個讀取指令。該終止控制方法另包括腋下步驟，發送一寫入指令至 I特疋u己隐裝置，維持該記憶控制器的終止電路在一無效狀態，當發送該寫入指令時，以及在寫入資 :及，該記憶裝置的有效終止電，編該特定記憶裝置在一有效狀態，當發送該寫入指令時。發明之詳細說明請參見第1圖。第i圖為本發明之一實施一記統之示意圖。記憶系統包括複數個連接器（未顯示），&置在主機板上（未顯示），並且具有複數個槽孔si〇ti*

Sl〇t2，以及複數個記憶模組2〇1和2〇2，分別插入槽孔 Slotl 和 Slot2。記憶模組 2〇1和2〇2 具有一 DRAM1、一 DRAM2、一DRAM3以及一DRAM4，當記憶裝置配置在前端和第11頁 2130-5136-PF(N);ahddub.ptd 1225259 五、發明說明（8) 後端。特別是，DRAM 1和DR A M3係分別安裝在記憶模組2 01 和202的前端，當DRAM2和DRAM4係分別安裝在記憶模組201 和2 0 2的後端。在主機板上，一記憶控制器2 1係與連接器安裝在一起。記憶控制器21係連接至記憶模組201和202之DRAM 1、 DRAM2、DRAM3以及DRAM4，經由一單一資料匯流排22如第1 圖所示，一對DRAM1和DRAM2以及一對DRAM和DRAM4係連接至資料匯流排22，分別經由連接器的槽孔Slot 1和Slot 2。記憶控制器21係連接至DRAM1、DRAM2、DRAM3和DRAM4，j經由控制信號線25。 ' 冗憶控制器2 1包括一控制單元2 1 1，用來傳送一終止控制信號至控制信號線2 5，一驅動器2 1 2，用來傳送資料至資料匯流排2 2，當執行一資料寫入操作時，一接收器 220，。用來接收來自資料匯流排22之資料，當執行一資料讀取操作時，以及一終止電路213，設定為一操作狀離，當資料係從DRAM1、DRAM2、DRAM3和DRAM4讀取出來。〜以下 =會描述，在控制單元211的控制下，驅動器212和接收器 220係可選擇地連接於該終止電路21 3。口記：控制器21的終止電路213包括一對電阻器216和 χ，其以串聯方式相互連接，以及N通道和p通道金屬氧 =導f/fW218和m，連接至電阻器216和217串列之 Λ 屬氧化半導體電晶體218之源極係接地。p 奴金屬氧化半導體電晶體219之源極係連接於一電源供第12頁 2130-5136-PF(N);ahddub.ptd 1225259 五、發明說明（9) 應電壓^ 。電源供應電壓k係相同於提供至每一DRAM 1、 DR AM 2、DRAM 3和DR AM4之電源供應電壓。在這個例子中，電阻器2 1 6和2 1 7之間的共同連接點係連接至資料匯流排 2 2。如果電阻器21 6和2 1 7具有相同的阻抗，資料匯流排2 係終止於終止電壓^ / 2，當金屬氧化半導體電晶體218和 21 9開啟時。金屬氧化半導體電晶體2 1 8和2 1 9會被開啟並且關閉，以回應來自控制單元2 1 1的控制信號。另一方面，第2 圖中之DRAM1 、DRAM2、DRAM3 和DRAM4 具有相同的結構。因此，將以DRAM1為例，描述其砝j。假設，-讀取指令或一寫入指令係傳送臟二其、，。構 DRAM1包括一驅動器31，用來傳送讀取資料至資料匯流排22、一有效終止電路32 ’配置在DRM1中一終止控制區塊33 ’用來控制有效終止電路32，以及一器二，來：資料匯流排22之寫入資料。以下將“述，驅動盗31和接收H34係可選擇地連接至有隸在終止控制區塊33的控制之下。、電路32 = AM1產生一輸出使能信號，以回應令。供有來自DRAM 1的一玖止抻剎γ $ 取及冩入才曰生的輸出使炉户味 ”止控制“唬，以及在DRAM1中產 ^ ^ :唬，以回應該讀取或寫入指令，级止栌制 £塊33產生-内部終止控制信號Ικ 、止控止電路32。丹你得送至有效終在第2圖中，每一DRA_有效、金屬氧化半導體電d 、止電路32包括一N通道體電阳體321、一P通道金属氧化半導體電晶 2130-5136-PF(N);ahddub.ptd 第13頁麵 1225259 五、發明說明（ίο) 體322、一反相器3 23，以及一對電阻器324和32 5，以串聯方式相互連接在金屬氧化半導體電晶體321和322之間。電阻器3 2 4和3 2 5的共同連接點係連接至資料匯流排2 2，連同驅動器31和接收器34 通道金屬氧化半導體電晶體322之源極，供有來自一電源供應器之電源供應電壓k ，用於 DRAM1的記憶部分。因而，有效終止電路32所使用的電源供應器，係相同於記憶部分的電源供應器，因此，不需要提供用於終止電路的特別電源供應器。假設，電阻器3 2 4和3 2 5具有相同阻抗。如上所述，j在電阻器3 2 4和3 2 5之間的共同連接點係連接至資料匯流排 22。當金屬氧化半導體電晶體321和322開啟時，電源供應電壓^係被電阻器324和3 25劃分開來，因此，終止電壓 ^ / 2係提供至資料匯流排2 2。因而，藉由上述結構，資料匯流排2 2係終止於終止電壓「如/ 2，如果有效終止電路 32係設定在一有效狀態。另一方面，當金屬氧化半導體電晶體321和32 2關閉時，有效終止電路32係設定為一無效狀態。此外’請參考第3圖。以下將描述，提供讀取指令 (RED)至第2圖之DRAM1。雖然並未顯示在圖示中，提供時脈至每一 D R A Μ，經由一時脈匯流排。假設，在這個例子中，使用DDR技術，其中資料的讀取或寫入係位於每一時脈的前緣與後緣。

1225259 五、發明說明（11) " — 傳送内部終止控制信號17(:，其具有一低（L)水平，至有效終止電路32，以關閉金屬氧化半導體電晶體321和322。因此，有效終止電路32係設定在一無效狀態。這可以適用於所有DRAM2、DRAM3和DRAM4，作為其餘的記憶裝置。另一方面，終止電路21 3，亦即，在記憶控制器2丨中的終止元件，係維持在一有效狀態，因為金屬氧化半導體電晶體 21 8和219係被開啟，以回應控制信號。結果，資料匯流排 22係維持於終止電壓（〜/2)。因而，在這種未存取的狀態中，在DRAM1、DRAM2、DRAM3與DRAM4中的有效終止每路 32不會消耗電流，因此，可以節省在記憶系統中整體所求的電力。、同時’當讀取指令（RED)經由指令匯流排（未顯示）發送至DRAM1時，記憶控制器21的控制單元211會發送高（以水平的終止控制信號至控制信號線25。結果，連接$控制信號線25的DRAM1、DRAM2、DRAM3和DRAM4的終止控制^塊 33係供有Η水平的終止控制信號。卫為了回應來自記憶控制器21的Η水平的終止栌制俨 'DRAM2 具有Η水平。這個狀態係顯示在第3圖之@DRAM1 *@DRAM2-4。結果，有效終止電路32，亦即在所 =能、咖2、咖3和_中的終止元件係設定為-有效狀態。供有反應指當有效終止電路32係設定為一有效狀態

2130-5136-PF(N);ahddub.ptd 第15頁 1225259 五、發明說明（12) 令的DRAM1會傳送讀取資料至資料匯流排22 ’在— 脈潛伏之以後。在讀取資料傳送之前，DRAM1將有效故夺電路32設定為一無效狀態(L水平）’在終止控制區塊: 控制之下，如第3圖之帅RAM1所示，並且使得輸出使j 號麵AM具有-Η水平。當輸出使能信號具有H水平時，^ 出控制信號，用於DRAM1的記憶元件，係具有{1 ^ 於該時脈。卞冋步另一方面，當輸出使能信號具有一 H水平時，内止控制信號ITC係位於L水平。有效終止電路32的控制操作係由在DRAM1中的終止控制區塊33來執行，藉由使得内部終止控制信號ITC具有一L或Η水平。 ° 當用於記憶元件的輸出控制信號具有一 Η水平時， DRAM1會執行讀取操作。特別是，根據DDR(雙重資料速率）技術，會以爆破的方式從DRAM1讀取資料，其同步於每一時脈的前緣和後緣。在這個例子中，資料具有連續的爆破長寬，等於四。請參考第3和4圖。以下將描述在每一DRAM1、DRAM2、 DRAM3和DRAM4中的操作。除了驅動器31之外，接收器34、有效終止電路32，以及終止控制區塊33，如第2圖所示， dram包括一輸出控制區塊35以及一控制信號接收器36，其操作係回應於終止控制信號和時脈信號，如第4圖所示。供有來自控制單元2 1 1 (第2圖）之終止控制信號以及經由控制匯流排的讀取指令（RED)，_DRAM内部控制器（未顯示）傳送輸出使能信號至終止控制區塊3 3以及輸出控制區塊

1225259 五、發明說明（13) 35 ’如第4圖所示。供有經由控制信號接收器3 6之終止控制信號以及輸出使能信號，終止控制區塊33給予一L水平至終止控制區塊 33所產生的DRAM内部終止控制信號，以將DRAM的=有效°終止電路32設定為一無效狀態。一另一方面，具有輸出使能信號的輸出控制區塊35傳送輸出控制信號至驅動器3 1，在時脈信號的時間。在這個狀態中，DRAM1以爆破的方式傳送資料，直到輸出使能俨號 =圖：；出控制信號具有-L水平，同步於“ 另一方面，每一DRAM2、DRAM3和DRAM4，其不具右接取指令（RED )，不會產生輸出使能信號。所以，且貝 dram内部終止控制信號，其係從來自控制單元2ιι^終止控制信號所獲得，每一DRAM2、DRAM3和⑽八以的終止，:塊33係直接㈣RAM内部終止㈣"言號至有效终止= 32 =此，除了D_之外，每—圖2、DRm㈣二 :效路32係連續維持在一有效狀態。這個狀態會：止#制^ Ϊ ί '信號具有一L水平，因此’ _内部終控制k唬具有一L水平。如第3圖之底線所示，在 1益21中的終止電路係連續供有一 H水平的記憶控制琴叫工終ίΪ制信號。所以，、終止電路係連績維持在-狀態，並且可以從⑽“丨接收資料，而不會產生反因而，在記憶系統中，只有受到讀取操作支配的咖

1225259 五、發明說明（14) 的有效終止電路32係設定在一無效狀態。其他DRAM的有效終士電路以及在記憶控制器中的終止電路係設定在一有效狀態。因此可以避免反射所造成的影響。在來自DRAM1的資料以爆破的方式傳送之後，記情制器21使得終止控制信號具有一L水平。供有一l水平’的二終止控制信號，所有在資料匯流排22上的DRAM使得dram内部終止控制信號具有一L水平，以將在每一DRAM中的有效終止電路32設定為-無效狀態。爾後，資料匯流排22的水平係由在記憶控制器21中的終止電路來維持。在第3圖所示之時序圖中，記憶控制器21的控制單元 211*會同時傳送η水平的終止控制信號至控制信號線25當發送讀取指令（RED)時。可選擇的是，如果在DRAM1中的有效終止電路32係變成一無效狀態時，在資料作為一輸出爆破從DRAM1傳送輸出之前，H水平的終止控制信號可以指令（RED)延遲時發送。 ° 以下’請參考第5圖。將描述記憶控制器2丨連續發送讀取扣令至DRAM1和DRAM3的情況。通常，當不同的⑽…連續執行讀取操作時，時間差距係位於時脈信號之間，為了避免在輸出驅動器中的資料碰撞。據此，下一個讀取指令 (RED)會在經過三個時脈之後產生，如第5圖所示。起初’讀取指令（RED)係發送至DRAM1，經由指令匯流 3。。然後，控制單元21 1 (第2圖）發送終止控制信‘;控G 信號線2 5。在這種情況下，在記憶控制器2 1中的終止電路係設定在一有效狀態。在這種情況下，操作係相似於配合

第18頁 1225259 五、發明說明（15) 第4圖所述之操作。記憶控制器2丨發送終止控制信號，經由控制信號線25 ’至DRAM1、DRAM2、DRAM3和DRAM4。每一 DRAM1、DRAM2、DRAM3和DRAM4，使得内部終止控制信號具有Η水平（參見第5圖之@DRAM1、@DRAM3、@DRAM2與4)。其中，DRAM2和DRAM4的内部終止控制信號的η水平會持續，直到完成在DRAM1和DRAM3的讀取操作。另一方面， D/AM1的内部控制信號具有—L水平，以回應輸出使能信，。這個狀態會持續，直到資料從DRAM1被讀取出來。當完成來自DRAM1的資料讀取操作時，DRAM1的内部控制信號會變成Η水平。 ^ 'ϋ 當讀取指令（RED)發送至DRAM3，在DRAM1之後，記愔控制器21的控制單元211將終止控制信號維持在η水平，.而 =會變成L水平，在DRAM1的資料被以爆破的方式傳送之後。Η水平的終止控制信號會變從DRAM3傳送資料之後。在以爆破的方式時。因此無效狀態讀取操作採取l如；Λ5圖^，DRAM1或DRAM3的内部終止控制信號會 Χ千，s以爆破的方式從DRAM1或DRAM3傳送資料效狀態。的有見，記憶控制器21不需要個別控制每-dram 包括存取^ϊ32 ’但是會控制終止控制信號的發送，以 β隱系統的情況。當每一dram中的有效終止電路傳送資料的DRAM的有效終止電路32係維持在一當在其他DRAM中的有效終止電路32，其不、、步以及記憶控制器2 1的終止電路，係維持在二$ 2130-5136-PF(N)；ahddub •Ptd 第19頁 1225259 五、發明說明（16) 32開啟或關閉時，必須以高速執行，其速度正比於時脈信號的頻率。這樣的開關操作本身可以輕易地執行，在每一 DRAM中的内部控制部分的控制之下。在記憶控制器2 1中的終止控制中，終止電路係設定為一有效狀態，在發送讀取指令（RED)之後到從卯脯本身輸出之前的這段期間中。所以，時間邊際係大的。這表示，記憶=制器2 1可以輕易地控制記憶系統。請參見第6圖。將描述寫入指令（WRT)發送至第2圖之記憶系統的DRAM1的情況。在這種情況下，寫入指令（w . ，先是發送至DRAM 1，經由指令匯流排。同時，記憶控制器21會產生第6圖所示之η水平的終止控制信號，並且發終止控制信號至控制信號線25。因此，在每一、 DRAM2、DRAM3和DRAM4中的有效終止電路32係設定為一效狀態，以回應DRAM内部終止控制信號，如第6所因，資料匯流排22係維持於一終止電壓。之後另；：：指令(WRT)經由指令匯流排被發送 rr在…制器21中的終 Γ第2圖Γ供有母來'自金批屬制氧化半導體電晶體218和21 9的閘極信號(參見第6圖)：；6=L水在平，内部終止控制 DRAM3和DRAM4中的内部終止控:;DR= 、使記憶控制器内部終止控制信號變=。在=平二麵 2130-5136*PF(N);ahddub.ptd 第20頁 _ 1225259 五、發明說明（17) 一DKAM1、DRAM2、DRAM3和DRAM4中的有效終止電路32會維持它的有效狀態。結果，在每一中的有效終止電路32 係連接至資料匯流排22。當資料以爆破的方式寫入至寫入指令（WRT)所指定的 DRAM1時，記憶控制器21使得記憶控制器内部終止控制信號具有Η水平，並且使得在控制信號線2 5上的終止控制信號具有L水平。結果，在每一連接至資料匯流排2 2的 DRAM1、DRAM2、DRAM3和DRAM4中的有效終止電路32的内部終止控制彳§號具有L水平，因此每一有效終止電路3 2係設定為一無效狀態。爾後，資料匯流排22的水平係由在記憶控制器21中的終止電路來維持。在第6圖所示的時序圖中，記憶控制器21同時使得終止控制彳s號具有Η水平，當寫入指令（wrt)發送至DRAM 1 時。可選擇的是，如果在每一 DR AM中的有效終止電路32變成一有效狀態，在以爆破的方式將寫入資料從記憶控制器發送出去之前，終止控制信號可以具有Η水平，在寫入指令（WRT)延遲時。 DRAM2、DRAM3和DRAM4中的有效終止電路32係設定為一效狀態，而資料匯流排22係被施加終止電壓。在一預定時以下凊參考第7圖》以下將描述寫入指令（WRT)連續發送至DRAM1和DRAM3。如第7圖所示，當寫入指令（WRT)發至DRAM1時’在控制信號線25上的終止控制信號（第2圖）且有Η水平。所以，在每一DRAM1、DRAM2、DRAM3和別脯4中、的内部終止控制信號也具有H水平。在每—DRAM][、

2130-5136-PF(N);ahddub.ptd 第21頁 1225259 五、發明說明（18) 脈潛伏之#後，會以爆破的方式將資料寫入至DRAM1和 DRAM3 °當i資料寫入至DRAM1和DRAM3時，記憶控制器内部終止f ^信號具有L水平，因此在記憶控制器2 1中的終止電路會變成—無效狀態。當完成在DRAM1和DRAM3中的資料寫入操作2 ’記憶控制器内部終止控制信號具有Η水平， f供應至每—DRAM1、DRAM2、DRAM3和DRAM4的終止控制传號具有L水平。結果，在每一DRAM1、DRAM2、DRAM3和 DRAM4中的有效終止電路32會變回無效狀態。 #缺ί上，可以明顯看出，記憶控制器21僅經由單一栌也丨 S」、送終止控制信號至所有DRAM，而每一DRAM ί 4 統可以高速傳送並且接收資料，而不= 味沾ϊ ΐ所述，在第2圖之記憶系統中，傳送終止抑制产的狀態為，當傳i資料L=而’ ^行資料傳送/接收的終止電路會被連接蕤電路未被連接時，接收資料穡1 α 連接藉由這個結構，資料可以古、傳送並接收於#送和接收端速地被第2圖之記愔系祕且女而不會有反射的影響。裝在主機板上其具有槽壶結構，其中二個連接器係安組具有二個DRAM。、然而，在記憶模組，每-記憶模不同=;;件，各種不二=糸統中，可以根據 -8和9圖。本發明記憶系統可以具有各種不同 Ιϋ· 第22頁 213〇.5136-PF(N)；ahddub.ptd 1225259 五、發明說明（19) =構。其中，DRAM和記憶控制器（MC)的有效狄止電路的示’當槽孔的數量至少等於二時。第8圖顯示在寫入刼作期間有效終止電路的狀態。第9圖操作期間有效終止電路的狀態。在第8和9圖中，八 ===一個DRAM和二個DRAM插人每一槽孔的情況。必須; ^的疋’在槽孔中的DRAM —般稱為RANK。「空白 (empty )表示沒有記憶模組插入每一槽孔的情況J。在第8和9圖中，開啟（on )與關閉（〇ff ^別有效終止電路係處於有效狀態和無效狀態刀 = 示沒有連接DRAM的情況。 i兄，而制器示，寫入操作期間，傳送資料的記憶控 t電^IΛ係維持在—關閉狀態，當每一圓的二離電路(有效終止電路）’作為一遠端’係維持在一開啟憶控=ϊ 不’在讀取操作期間’接收讀取資料的記當。路會被開㉟，以設定為有效狀態，定： = ϊ ί作支配的剛的終止電路被關閉，以設 ..__ 心未爻到讀取操作支配的DRAM的終止電路合被開，，以維持於一有效狀態。曰 ::高頻操作的記憶系統以及個別的dram =時脈信I為了配合高頻操作，提供至_== ==由根據時脈信號。然而，為了分佈高迷；： " 中個別的接收器電路，以及操作接收器，1 ，一内部延遲迴路（Delay-Locked Loop，DLL)電路和^

1225259 五、發明說明（20) 同速操作$接收器電路需要大量的電流消耗量。例如，在速DRAM的情況下，電流的消耗量-般為8〇mA， :壓為2:5V。一般而言，記憶系統具有-功率、此會停止在dram中的時脈信號、dll電路以及接收器電路的操作，當沒有存取dram 式下，電流的消耗量可以減少至大約3mAe在力羊下降模在本發明之記憶系統中，假設有些RANK的DRAM具有功 ^下降模式。在這種情況下，當存取另一個“…的卯八以 ^ :必須使能化或有效化在功率下降模式下的dram的终止所以w在功率下降模式下的dram和時脈信號被停、，在DRAM中的終止控制信號接收器電路最好具一路結構，其操作可同步於時脈信號。在本發明的系統中，終士控制信號的操作速度不需要與記憶系統的操作頻率一樣向。所以，終止控制信號接收器電路之操作可同步於脈信號。、可請參考第1 0圖。以下將描述在本發明之另一實施中’作為記憶系統的記憶裝置的DRAM的終止部分。〇所不之DRAM與第4圖所示之DRAM的不同之處在於，接 _圖 36係被一CMOS反相器電路所取代，CMOS反相器電路係/一終止控制信號接收器電路38，用來接收終止控制信號T 一止控制彳§號接收器電路3 8的操作可不受到時脈信號的、配，並且會傳送終止控制信號至終止控制區塊3 3 1因終止控制信號接收器電路38的操作可不同步於時脈作f ’ 在第1 0圖之記憶系統（其包括DRAM )中，印^二號。噶控制器第24頁 2130-5136-PF(N);ahddub.ptd Ϊ225259

傳送終止控制信號的電流消耗量存放 dram中的終止電路的終止電路被設定至未被存取的DRAM 在每一 DR AM中。在係設定為無效狀態為有效狀態時。，以將在終止電路中這種情況下，在每一，當只有記憶控制器為了進一步減少記憶系統的電源消耗量，藉由使用第 a圖之終止電路’建議所有的DRAM均具有功率下降模式。 =所有DRAM肖具有功率下降模 < 時，終止控制可以被執行，藉，使無效在DRAM中設定在功率下降模式的終止電 =。在延種情況下’記憶控制器不需要控制終止控制傧號。藉由上述結構，記憶控制器可以輕易地被控制，因此 :以獲得可高度控制的記憶系統。在這種情況下，為了控 =進入（帛始）或退出（、结束）,力率下降模式，記憶控制器傳送一功率下降控制信號至DRAM。作為這種控制系統的實施 ^、\以下將描述如何利用在SDRAM(同步動態隨機存取記憶體）中的特定接腳，像是CKE(時脈使能）信號，來進行控制。假設，所使用的DRAM具有在DRAM中自動產生功率下 T制信號的功能，以使無效終止電路，當需要式的進入（開始）時。 $ 、如第11圖所示，當從記憶號時，會在DRAM中自動產生一了回應内部功率下降控制信號信號。控制器提供功率下降控制信 •内部功率下降控制信號。為，會產生DRAM内部終止控制請參考第12圖。DRAM且右一社播，丨— 异有、，、口構，以用來實施第1 1圖所不之刼作。DRAM具有在dram中產生内部功率下降控制信

1225259 五、發明說明（22) 號的功此，當從記憶控制器提供功率下降控制信號時。内部=率下降控制信號係提供至終止控制區塊3 3，。終止控制仏，經由接收器36提供至終止控制區塊33’連同輸出使能信號，如第4圖所示。 ^在上述結構中，當H水平的終止控制信號被提供時，且當内部功率下降控制信號和輸出使能信號被提供時，炊止控制區塊33,使得内部終止控制信號具有L水平，以動終止電路32設定為無效狀態。在這種情況下，記憶 =盗產生終止控制信冑，#裝置的情況不穩定時在開時，而有效終止電路32必須被㈣變成無效或 a古SabUd )，以中斷不必要的電流通路，或者，路32必須變成無效（invaHdated)，在測 =的：候、終止控制區塊33,可以輕易地利用一二： ί = 用於終止控制錢、内部功率下降控制信 Ϊ制=，出使能信號。因…下將不會詳細描述終止 ίο圖:It考第13圖，其顯示DRAM具有另-結構，以實施第 ::述之操作。這個結構與第12圖所示之結構的不同之 ΐΐϊ用Ξ憶控制器並沒有提供終止控制信號。這個結構變為無效^下述情況，當不需要強制地將有效終止電路32 相較於第12圖’不需要終止控制信號，因此 J从簡化裝置和系統。信號ΐ H終止控制區塊33,1提供[水平的内部終止控制 ’ 、、、ς止電路32，以將有效終止電路32設定為無效

1225259 五、發明說明（23) 狀態，以回應在以上實彼此相同。然述，DRAM的結的DRAM組合。而不脫離本發如上所述經由資料匯流記憶裝置包括制器包括終止匯流排，高速藉由使用功率以大大減少電綜上所述其並非用以限發明之精神和發明之保護範内部功施例中而，可構係相因此，明之領，記憶排連接有效終電路時移轉資下降控源消耗 ’雖然定本發範圍内固當視率下降控制 ’ DRAM的電以使用不同同的。然而本發明可以域。系統包括記至記憶控制止電路，其。因此，在料，而不會制信號，其曰置〇本發明已以明，任何熟 ’當可作各後附之申請信號以及輸出使能信號。源供應電壓以及終止電路的電源供應電壓。如上戶斤，可以使用具有不同結構各種不同的方式來修改，

憶控制器和記憶裝置，其器。在這個記憶系統中，可選擇地操作，當記網控本發明中，可以經由資料有反射或類似物的影敏。使用於功率下降模式I 4 較佳實施例揭露如上、 :此技藝者’ *不脫離上種之更動與潤飾，因: 專利範圍所界定者為準

第27頁 1225259 圖式簡單說明第1圖為習知記憶系統之示意圖。 U j本發明之一實施例之記憶系統之方塊圖。之時序圖/、第2圖之記憶系統在讀取操作期間之終止控制第4圖為第2圖之記憶系統所使用之卯繃第5圖為第2 塊圖之另-實例之時；ί記憶系統在讀取操作期間之終止控制間之終止控制之時Γ:為第2圖之記憶系統在寫入操作期之另土^記憶系統在寫入操作期間之終止控制寫入不同記憶裝置（D R Α Μ)組合之記憶系統在概作期間之終止控制之時序圖。讀取Γ作圖期為門具有故不同記憶裝置(D R A Μ )組合之記憶系統在貝取探1乍期間之終止控制之時序圖。级止二:Ξ:在記憶系統中適合執行非同步於時脈信號之、、止控制操作之DRAM之方塊圖。制之=為本發明之另一實施例之記憶系統執行終止控

之方圖2圖為適合執行第11圖所述之終止控制操作之DRAM 夕2第1^圖為適合執打第11圖所述之終止控制操作之DR AM 之另一實例之方塊圖。

第28頁 1225259 圖式簡單說明符號說明 2 1〜記憶控制器； 2 2〜資料匯流排； 25〜控制信號線； 201、20 2〜記憶模組； 211〜控制單元； 212〜驅動器； 213〜終止電路； 216、217〜電阻器； 218〜N通道金屬氧化半導體電晶體； 21 9〜P通道金屬氧化半導體電晶體； 22 0〜接收器； 321〜N通道金屬氧化半導體電晶體； 322〜P通道金屬氧化半導體電晶體； 323〜反相器； 324、325〜電阻器； 31〜驅動器； 32〜有效終止電路； 33〜終止控制區塊； 34、36〜接收器； 3 5〜輸出控制區塊； 38〜終止控制信號接收器電路。

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Claims

1225259 六、申請專利範圍 1 · 一種記一有效終止電路係電性裝置，當該有一控制電該有效終止電 2·如申請路係回應於在以及來自該記效終止電路設從該資料輸出終止控制信號 3·如申請路包括：一接收器，具收該終止控制一終止控回應該資料輸制信號。 4·如申請路包括：一接收器信號；以及一終止控憶裝置，止電路，設定為一效終止電路，用來路於該有專利範圍該記憶裝憶裝置外定為該有使能信號有該終止信號，同制部分，出使能信其連接至一資料匯流排，包括·· 用來終止該記憶裝置，當該有效終有效狀態，並且用來不終止該記憶路係電性設定為一無效狀態；以及控制該有效終止電路，以電性設定效狀態或該無效狀態。第1項之記憶裝置，其中該控制電置中產生之一資料輸出使能信號，部之一終止控制信號，用來將碑有效狀態或該無效狀態，該控制電路產生一内部終止控制信號，以及該專利範圍第2項之記憶裝置，其中該控制電控制信號以及一時脈信號，用來接步於該時脈信號；以及用來產生該内部終止控制信號，以號以及該接收器所接收之該終止控專利範圍第2項之記憶裝置，其中該控制電 ’用來接收該終止控制信號，同步於該時用來產生該内部終止控制信號，脈

2130-5136-PF(N);ahddub.ptd 第30頁 1225259 六、申請專利範圍 : = ㈣q該接收器所接收之該終止控 5 ·如申請專利範圍第2 止電路包括一對電晶體，A w、置，八中该有效終及-電阻器電…串聯:同在通道型號，以 -個該電晶體包括一閘：方Ϊ連；在該電晶體之間，其中另-個該電晶體則包括f閉；具控制信號’ 態，藉由開啟該電2、: ί電路係電性設定為該有效狀無效狀態，藉由關閉該電Ϊ:效終止電路係電性設定今該電路包括：：㊁：：圍：5項之記憶裝置，其中該電阻器的抵抗，該二個電阻器之从串聯方式連接’並且具有相同流排。冤ρ窃之一共同連接點係連接至該資料匯止電7路= 5項之記憶裝置，其中該有效、終壓。 ^電垄係相同於該記憶裝置之電源供應電路係8回'，記憶裝置，其中該控制電 -功率下降信號於能信號、一終止控制信號’以及該記憶裝置中產生if使能信號和該功率下降信號係在部，用來將該有效止控制信號係來自該記憶裝置外態，該控制電路ΐ：：ΐΓ路設定為該有效狀態或該無效狀使能信號、該功率下^部終止控制信號’從該資料輪出平下降^號，以及該終止控制信號。

1225259 六、申請專利範圍 9 ·如申請專利範圍第8 $ 路包括：一接收器，用來接收該一終止控制部分，用來回應該資料輸出使能信號、器所接收之該終止控制信號 I 0 ·如申請專利範圍第8 止電路包括一對電晶體，其及一電阻器電路，以串聯方一個該電晶體包括一閘極，另一個該電晶體則包括一閘號之反向信號，該有效終止態’藉由開啟該電晶體，該無效狀態，藉由關閉該電晶 II ·如申請專利範圍第1 器電路包括二個電阻器，其同的抵抗，該二個電阻器之匯流排。 1 2 ·如申請專利範圍第1 終止電路之電源供應電壓係電壓。 1 3 ·如申請專利範圍第1 路包括一終止控制部分，用僅從一資料輸出使能信號， I之記憶裝置，其中該控制電終止控制信號；以及生產該内部終止控制信號，以該功率下降信號，以及該接收〇項之記憶裝置，其中該有效終具有彼此不同在通道型號，以式連接在該電晶體之間，其中其具有該内部終止控制信號，極，其具有該内部終止控制信電路係電性設定為該有效狀有效終止電路係電性設定為該體。 0項之記憶裝置，其中該電阻以串聯方式連接，並且具有相一共同連接點係連接至該資料 0項之記憶裝置，其中該有效相同於該記憶裝置之電源供應項之記憶裝置，其中該控制電來產生一内部終止控制信號’ 以及一功率下降信號，其係在

2130-5136-PF(N);ahddub.ptd 第32頁 1225259 六、申請專利範圍該記憶裝置中產生。 1 4 ·如申請專利範圍第1 3項之記憶裝置，其中該有效終止電路包括一對電晶體，其具有彼此不同在通道型號，以及一電阻器電路，以串聯方式連接在該電晶體之間，其中一個該電晶體包括一閘極，其具有該内部終止控制信號’另一個邊電晶體則包括一閘極，其具有該内部終止控制信號之反向信號，該有效終止電路係電性設定為該有效狀態’藉由開啟該電晶體，該有效終止電路係電性設定為該無效狀態，藉由關閉該電晶體。 15 器電路同的抵匯流排 16 終止電電壓。 17 •如申請專利範圍第1 4項之記憶裝置，其中該電阻包括二個電阻器，其以串聯方式連接，並且具有相抗，該二個電阻器之一共同連接點係連接至該資料 •如申請專利範圍第1 4項之記憶裝置，其中該有路之電源供應電壓係相同於該記憶裝置之電源供應一資料 • ••一示一無一該記

•一種"己憶系統，包括複數個記憶裝置連接至一 w 匯流排’其中每一該記憶裝置包括：早 J =路，用來產生一内部終止控制信冑

六犬I，备資料係傳送至該資料匯流排，且當a 隐裝置之外部接收到 '終止控制信號，經：匯流排；以及阳成貝料一有效終止電路，其維持止控制信號表示該無效狀態時

2130-5136-PF(N);ahddub.ptd 第33頁 1225259 六、申請專利範圍 1 8 ·如申請專利範圍第丨7項之記憶系統，其中該終止控制信號係同時提供至所有該記憶裝置，其共用該資料匯流排。 1 9 ·如申請專利範圍第丨7項之記憶系統，其中每一該記憶裝置之操作可同步於一時脈信號，並且獲取該終止控制信號，同步於該時脈信號。 2 0 ·如申請專利範圍第丨7項之記憶系統，其中每一該 "己憶裝置之控制電路產生該内部終止控制信號，其表示該無效狀態’當每一該記憶裝置係設定在一功率下降狀態，該有效終止電路係設定在該無效狀態，以回應該内部終止控制信號。、 21 ·如申請專利範圍第丨7項之記憶系統，另包括一記憶控制器’連接至該資料匯流排，並且連接至每一該記憶裝置’經由—控制信號線，該記憶控制器包括一終止電路’其可選擇地設定為一有效狀態或一無效狀態，當存取每一該記憶裴置時。 2 2 · —種記憶系統，包括複數個記憶裝置，連接至一單一資料匯流排，以及一記憶控制器，經由該資料匯流排連接至該記憶裝置，其中：該記憶控制器包括一終止電路，其可選擇地設定為一有效狀態或一無效狀態，當存取每一該記憶裝置時，以及一控制單元，用來傳送一終止控制信號至每一該記憶裝置’當存取每一該記憶裝置時；每一該記憶裝置包括一控制電路，回應於來自該記憶

2130-5136-PF(N);ahddub.ptd 第34頁 1225259 六、申請專利範圍控制器之該終止控制錢，用來產生—内部終止控制信號終止電路被設定為一無效狀態，當該内部終土控制“唬表示一無效狀態時。 .Λ申請專利範圍第22項之記憶系統，其中該記憶一裝置，用來產生該終止控制信號，其要求將 ί=Γ斗；流排之該記憶裝置之有效終止電路設定為 2有效狀態，當一讀取指令或一寫入指令發送至其個 2=聚置時’當該寫入指令係被產生至該特定記憶 =終止電路係設定為該有效狀態，當該讀取指令生並且設定為該無效狀態時。 ^ 24.如申請專利範圍第23項之記憶系統，其中該呓憶 S之ίί方式為，當該讀取指令被接收時，^定記憶 ΐ!路從該記憶控制器接收表示該有效狀態之該二j控制信號，並且傳送表示該無效狀態之該内部終止控。號至該特疋§己憶裝置之該有效終止， =記憶裳置之資料時，當該寫入指令被接收；取5料 ίΪ 至該特定記憶裝置，當該特定記憶裝置的有效終止電路係維持在該有效狀態時。 Μ 6 ^ · 一種終止控制方法，用於一記憶系統，該記憶系，包括複數個記憶裝置，連接至_單—資料匯流排，以及二^憶控制器，經由該資料匯流排連接至該記憶該方法包括以下步驟：發送來自該記憶控制器之讀取指令至一特定記憶裝

2130-5136-PF(N);ahddub.ptd 第35頁 1225259 六、申請專利範圍置；維持該記憶控制器之終止電路在/有效狀態，當發送該讀取指令時；維持除了該特定記憶裝置之外的該記憶裝置中的有效終止電路在一有效狀態，當發佈該讀取指令時，以及在來自該特定記憶裝置之資料讀取操作期間，以回應該讀取指令；以及 ^ 維持該特定記憶裝置之有效終止電路在一無效狀態，二，送該讀取指令時，以及在來自該特定記憶裝置之資料讀取操作期間，以回應該讀取指令。 26 ·如申請專利範圍第2 5 士方法另包括步驟：發送一寫入之入方法，其中該終止控制持該記憶控制器之終止2該特定記憶裝置；維指令時’以及在寫入資料輸出：㈣，當發送該寫入的有效終止電路，包括該二賠从及維持該記憶裝置當發送該寫入指令時。己憶褒置，在一有效狀態， 2130-5136-PF(N);ahddub.ptd 第36頁