JPH01316024A - Ｄ／ａ変換器のテスト装置 - Google Patents
Ｄ／ａ変換器のテスト装置Info
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- JPH01316024A JPH01316024A JP14863888A JP14863888A JPH01316024A JP H01316024 A JPH01316024 A JP H01316024A JP 14863888 A JP14863888 A JP 14863888A JP 14863888 A JP14863888 A JP 14863888A JP H01316024 A JPH01316024 A JP H01316024A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
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- 238000004904 shortening Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＤ／Ａ変換機能を有する半導体のＤ／Ａ変換
部のテストを行うＤ／Ａ変換器のテスト装置に関するも
である。
部のテストを行うＤ／Ａ変換器のテスト装置に関するも
である。
（従来の技術〕
第２図は従来のＤ／Ａ変換器のテスト装置の構成を示す
ブロック図であり、図において、１は半導体集積回路試
験装置（以下・、テスタと称す）、・？・は被測定デバ
イス（以下、ＤＵＴと称す）、３はＤすＴのＤ／Ａ変換
部、４はＤＵＴの出力部、５はＤＵＴの中央処理装置（
以下、ＣＰＵと称す）、６はＡ／Ｄ変換器、７はテスタ
からり、 Ｕ ’ｒ’に入力するディジタル信号、８は
Ｄ／Ａ変換されたアナログ信号、９はＡ／Ｄ、変換され
たディジタル信号、１０はテスタのＣＰＵである。
ブロック図であり、図において、１は半導体集積回路試
験装置（以下・、テスタと称す）、・？・は被測定デバ
イス（以下、ＤＵＴと称す）、３はＤすＴのＤ／Ａ変換
部、４はＤＵＴの出力部、５はＤＵＴの中央処理装置（
以下、ＣＰＵと称す）、６はＡ／Ｄ変換器、７はテスタ
からり、 Ｕ ’ｒ’に入力するディジタル信号、８は
Ｄ／Ａ変換されたアナログ信号、９はＡ／Ｄ、変換され
たディジタル信号、１０はテスタのＣＰＵである。
次に従来のＤ／Ａ変換器のテスト装置の動作について説
明する。
明する。
まず、テスタ１からディジタル信号７をＤＵＴ２のＤ／
Ａ変換器３に入力し、Ｄ／Ａ変換器３により変換された
アナログ信号８を外付けのＡ／Ｄ変換器６に入力する。
Ａ変換器３に入力し、Ｄ／Ａ変換器３により変換された
アナログ信号８を外付けのＡ／Ｄ変換器６に入力する。
このＡ／Ｄ変換器６により変換されたディジタル信号９
をテスタ１に入力し、このディジタル信号９とテスタ１
からＤＵＴ２のＤ／Ａ変換器３に出力したディジタル信
号７とをテスタ１のＣＰＵＩ Ｏで比較判定する。
をテスタ１に入力し、このディジタル信号９とテスタ１
からＤＵＴ２のＤ／Ａ変換器３に出力したディジタル信
号７とをテスタ１のＣＰＵＩ Ｏで比較判定する。
従来のＤ／Ａ変換器のテスト装置は以上のように、１つ
のデータをＤ／Ａ変換し、変換データと人力データをテ
スタ１で比較判定し、判定が終わると同様に次のデータ
を入力し、Ｄ／Ａ変換して変換データと入力データとを
テスタ１で比較判定するという動作を繰り返していたた
め、あるデータのテスタ１の判定が終わるまで次のデー
タの入力ができず、即ち、すべてのデータの判定が終了
するまで次のデータの入力を待たなければならないので
、テスト時間がかかるという問題点があった。
のデータをＤ／Ａ変換し、変換データと人力データをテ
スタ１で比較判定し、判定が終わると同様に次のデータ
を入力し、Ｄ／Ａ変換して変換データと入力データとを
テスタ１で比較判定するという動作を繰り返していたた
め、あるデータのテスタ１の判定が終わるまで次のデー
タの入力ができず、即ち、すべてのデータの判定が終了
するまで次のデータの入力を待たなければならないので
、テスト時間がかかるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、Ｄ／Ａ変換機能を有するＤＵＴ２のＤ／Ａ変
換器３のテスト時間を短縮できるＤ／Ａ変換器のテスト
装置を提供することを目的とする。
たもので、Ｄ／Ａ変換機能を有するＤＵＴ２のＤ／Ａ変
換器３のテスト時間を短縮できるＤ／Ａ変換器のテスト
装置を提供することを目的とする。
この発明に係るＤ／Ａ変換器のテスト装置は、テスト回
路にＤ／Ａ変換部への入力データにより指定されたアド
レスに変換データを格納するための記憶素子を設け、Ｄ
／Ａ変換したアナログ信号をＡ／Ｄ変換器に入力し、こ
の出力を記憶素子に順次格納し、全ての入力データに対
して変換が終了すると記憶素子に格納した変換データを
順次テスタに送り込み、テスタで入力データと変換デー
タとを順次比較判定するようにしたものである。
路にＤ／Ａ変換部への入力データにより指定されたアド
レスに変換データを格納するための記憶素子を設け、Ｄ
／Ａ変換したアナログ信号をＡ／Ｄ変換器に入力し、こ
の出力を記憶素子に順次格納し、全ての入力データに対
して変換が終了すると記憶素子に格納した変換データを
順次テスタに送り込み、テスタで入力データと変換デー
タとを順次比較判定するようにしたものである。
この発明においては、テスト回路に変換データを格納す
るための記憶素子を付加するようにし、Ｄ／Ａ変換器に
より変換されたアナログ信号をＡ／Ｄ変換器に入力し、
変換されたデータを記憶素子に一旦格納して、全てのデ
ータに対して変換が終了すると記憶素子に格納したデー
タを順次テスタに送り込みテスタで比較判定を行うよう
にしたので、変換データを一括して判定でき、テスト時
間が短縮する。
るための記憶素子を付加するようにし、Ｄ／Ａ変換器に
より変換されたアナログ信号をＡ／Ｄ変換器に入力し、
変換されたデータを記憶素子に一旦格納して、全てのデ
ータに対して変換が終了すると記憶素子に格納したデー
タを順次テスタに送り込みテスタで比較判定を行うよう
にしたので、変換データを一括して判定でき、テスト時
間が短縮する。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＤ／Ａ変換器のテスト
装置の構成を示すブロック図である。図において第２図
と同一符号は同一部分を示し、１１はＲＡＭ、１２はＲ
ＡＭＩＩの入出力制御信号、１３はＲＡＭＩＩから出力
されたディジタル信号である。テスタ１から出力された
ディジタル信号７はＤＵＴ２のＤ／Ａ変換器３へ入力さ
れるとともに、ＲＡＭＩＩの番地（以下、アドレスと称
す）にも入力され、また、ＲＡＭＩＩにはテスタ１から
ＲＡＭＩＩの入出力を制御する制御信号１２が入力され
る。
装置の構成を示すブロック図である。図において第２図
と同一符号は同一部分を示し、１１はＲＡＭ、１２はＲ
ＡＭＩＩの入出力制御信号、１３はＲＡＭＩＩから出力
されたディジタル信号である。テスタ１から出力された
ディジタル信号７はＤＵＴ２のＤ／Ａ変換器３へ入力さ
れるとともに、ＲＡＭＩＩの番地（以下、アドレスと称
す）にも入力され、また、ＲＡＭＩＩにはテスタ１から
ＲＡＭＩＩの入出力を制御する制御信号１２が入力され
る。
次にＤ／Ａ変換器のテスト装置の動作について説明する
。
。
まず、テスタ１からＤＵＴ２のＤ／Ａ変換器３にディジ
タル信号７を入力し、ＤＵＴ２により変換されたアナロ
グ信号がＤＵＴの出力部４より出力され、Ａ／Ｄ変換器
６に入力される。Ａ／Ｄ変換器６により変換されたディ
ジタル信号９はＲＡＭ１ｌにデータ入力される。ここで
、テスタ１からＲＡＭＩＩへ制御信号１２を入力し、ま
た、テスタ１から出力されたディジタル信号７がＲＡＭ
１１のアドレス入力となり、ＲＡＭＩＩのある番地へ変
換データ９が格納される。全てのディジタル信号７がＤ
／Ａ変換され、再びＡ／Ｄ変換器６によりディジタル信
号９に変換されてＲＡＭＩＩに格納されると、テスタ１
からＲＡＭＩＩへ入出力の制御信号１２が入力され、Ｒ
ＡＭＩＩからある番地のデータ１３を出力させ、出力さ
れたデータ１３をテスタ１に取り込み、テスタ１のＣＰ
Ｕ１０で出力データと変換データとを比較判定する。
タル信号７を入力し、ＤＵＴ２により変換されたアナロ
グ信号がＤＵＴの出力部４より出力され、Ａ／Ｄ変換器
６に入力される。Ａ／Ｄ変換器６により変換されたディ
ジタル信号９はＲＡＭ１ｌにデータ入力される。ここで
、テスタ１からＲＡＭＩＩへ制御信号１２を入力し、ま
た、テスタ１から出力されたディジタル信号７がＲＡＭ
１１のアドレス入力となり、ＲＡＭＩＩのある番地へ変
換データ９が格納される。全てのディジタル信号７がＤ
／Ａ変換され、再びＡ／Ｄ変換器６によりディジタル信
号９に変換されてＲＡＭＩＩに格納されると、テスタ１
からＲＡＭＩＩへ入出力の制御信号１２が入力され、Ｒ
ＡＭＩＩからある番地のデータ１３を出力させ、出力さ
れたデータ１３をテスタ１に取り込み、テスタ１のＣＰ
Ｕ１０で出力データと変換データとを比較判定する。
ここで、Ａ／Ｄ変換されたディジタル信号９とＲＡＭＩ
Ｉから出力されたディジタル信号１３とは同一である。
Ｉから出力されたディジタル信号１３とは同一である。
つまり、本発明の方法ではデータをＤ／Ａ変換し、この
変換データＡ／Ｄ変換してＲＡＭＩＩに格納するという
動作をすべてのデータに対して行った後、ＲＡＭＩＩが
ら格納されたデータを出力させ、その出力データとＤＵ
Ｔ２のＤ／Ａ変換部３への入力データをテスタ１で比較
し判定するという動作になっている。
変換データＡ／Ｄ変換してＲＡＭＩＩに格納するという
動作をすべてのデータに対して行った後、ＲＡＭＩＩが
ら格納されたデータを出力させ、その出力データとＤＵ
Ｔ２のＤ／Ａ変換部３への入力データをテスタ１で比較
し判定するという動作になっている。
このような上記実施例においては、以上のように変換デ
ータを格納するためのＲＡＭＩＩを設けたので、変換デ
ータを一括してテスタ１で判定することができ、テスト
時間を大幅に短縮できる。
ータを格納するためのＲＡＭＩＩを設けたので、変換デ
ータを一括してテスタ１で判定することができ、テスト
時間を大幅に短縮できる。
なお、上記実施例では変換データをＲＡＭＩＩに格納す
る場合について示したが、これは電気的に書き込み消去
が可能な記憶素子（ＥＥＦＲＯＭ）に格納するようにし
てもよく、この場合においても上記実施例と同様の効果
を奏“する。
る場合について示したが、これは電気的に書き込み消去
が可能な記憶素子（ＥＥＦＲＯＭ）に格納するようにし
てもよく、この場合においても上記実施例と同様の効果
を奏“する。
以上のようにこの発明によれば、テスト回路に変換デー
タを格納するための記憶素子を設け、入力データを被測
定デバイスのＤ／Ａ変換部に入力し、Ｄ／Ａ変換された
アナログ信号をＡ／ｌ）変換して記憶素子に順次格納し
、全ての入力データに対して変換が終了すると記憶素子
に格納した変換データを順次テスタに送り込み、テスタ
で入力データと変換データとを比較判定するようにした
ので、評価解析等が行いやすくなり、また変換データを
一括してテスタで判定できるため、テスト時間を短縮で
きる効果がある。
タを格納するための記憶素子を設け、入力データを被測
定デバイスのＤ／Ａ変換部に入力し、Ｄ／Ａ変換された
アナログ信号をＡ／ｌ）変換して記憶素子に順次格納し
、全ての入力データに対して変換が終了すると記憶素子
に格納した変換データを順次テスタに送り込み、テスタ
で入力データと変換データとを比較判定するようにした
ので、評価解析等が行いやすくなり、また変換データを
一括してテスタで判定できるため、テスト時間を短縮で
きる効果がある。
第１図は本発明の一実施例によるＤ／Ａ変換器のテスト
装置の構成を示すブロック図、第２図は従来のＤ／Ａ変
換器のテスト装置の構成を示すブロック図である。 １はテスタ、２はＤＵＴ、３はＤＵＴのＤ／Ａ変換部、
４はＤＵＴの出力部、５はＤＵＴのｃｐＵ、６はＡ／Ｄ
変換器、７はテスタから入力されるディジタル信号、８
は変換されたアナログ信号、９はＡ／Ｄ変換されたディ
ジタル信号、１０はテスタのＣＰＵ、１１はＲＡＭ、１
２はＲＡＭの入出力の制御信号、１３はＲＡＭから出力
されたディジタル信号である。 なお図中同一符号は同−又は相当部分を示す。
装置の構成を示すブロック図、第２図は従来のＤ／Ａ変
換器のテスト装置の構成を示すブロック図である。 １はテスタ、２はＤＵＴ、３はＤＵＴのＤ／Ａ変換部、
４はＤＵＴの出力部、５はＤＵＴのｃｐＵ、６はＡ／Ｄ
変換器、７はテスタから入力されるディジタル信号、８
は変換されたアナログ信号、９はＡ／Ｄ変換されたディ
ジタル信号、１０はテスタのＣＰＵ、１１はＲＡＭ、１
２はＲＡＭの入出力の制御信号、１３はＲＡＭから出力
されたディジタル信号である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）Ｄ／Ａ変換機能を有する被測定デバイスのＤ／Ａ
変換部のテストを行う装置において、上記被測定デバイ
スのＤ／Ａ変換部にデータを入力するデータ入力手段と
、 上記Ｄ／Ａ変換部の出力を入力とするＡ／Ｄ変換器と、 該Ａ／Ｄ変換器の出力を上記データ入力手段により指定
されたアドレスに随時記憶する記憶手段と、 上記記憶手段の出力である変換データと、上記データ入
力手段の入力データとを比較して判定するテスト手段と
、 上記記憶手段に変換データを順次格納し、全ての入力デ
ータに対する変換データを格納した後、該変換データを
順次上記テスト手段に出力するよう上記記憶手段の入出
力を制御する制御手段とを備えたことを特徴とするＤ／
Ａ変換器のテスト装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14863888A JPH01316024A (ja) | 1988-06-15 | 1988-06-15 | Ｄ／ａ変換器のテスト装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14863888A JPH01316024A (ja) | 1988-06-15 | 1988-06-15 | Ｄ／ａ変換器のテスト装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01316024A true JPH01316024A (ja) | 1989-12-20 |
Family
ID=15457269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14863888A Pending JPH01316024A (ja) | 1988-06-15 | 1988-06-15 | Ｄ／ａ変換器のテスト装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01316024A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08154054A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | ディジタル／アナログ変換器の試験方法 |
| EP1271163A1 (en) * | 2001-06-20 | 2003-01-02 | STMicroelectronics Limited | Methods and systems for testing electronic devices |
| US6628137B2 (en) | 2001-02-08 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method for testing semiconductor integrated circuit |
| US6642736B2 (en) | 2000-11-22 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Tester for semiconductor integrated circuits and method for testing semiconductor integrated circuits |
| US6900627B2 (en) * | 2001-02-08 | 2005-05-31 | Renesas Technology Corp. | Apparatus and method for testing semiconductor integrated circuit |
-
1988
- 1988-06-15 JP JP14863888A patent/JPH01316024A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08154054A (ja) * | 1994-11-29 | 1996-06-11 | Nec Corp | ディジタル／アナログ変換器の試験方法 |
| US6642736B2 (en) | 2000-11-22 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Tester for semiconductor integrated circuits and method for testing semiconductor integrated circuits |
| US6628137B2 (en) | 2001-02-08 | 2003-09-30 | Mitsubishi Denki Kabushiki Kaisha | Apparatus and method for testing semiconductor integrated circuit |
| US6900627B2 (en) * | 2001-02-08 | 2005-05-31 | Renesas Technology Corp. | Apparatus and method for testing semiconductor integrated circuit |
| EP1271163A1 (en) * | 2001-06-20 | 2003-01-02 | STMicroelectronics Limited | Methods and systems for testing electronic devices |
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