JPS60236240A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPS60236240A JPS60236240A JP59094863A JP9486384A JPS60236240A JP S60236240 A JPS60236240 A JP S60236240A JP 59094863 A JP59094863 A JP 59094863A JP 9486384 A JP9486384 A JP 9486384A JP S60236240 A JPS60236240 A JP S60236240A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は、半導体装置を評価・試験する半導体試験装
置に関するものである。
置に関するものである。
従来この種の半導体試験装置では、第１図に示すような
ファンクション測定のための測定回路１が測定対象であ
る半導体装置２の入・出力端子（ピン）の数だけ設けら
れるとともに、ＤＣ測定（電気特性測定）のためのＰ
Ｍ Ｕ （ＰｒｅｃｉｓｉｏｎＭｅａｓｕｒｅｍｅｎｔ
ＩＪｎｉｔ） ３が数台設けられている。
ファンクション測定のための測定回路１が測定対象であ
る半導体装置２の入・出力端子（ピン）の数だけ設けら
れるとともに、ＤＣ測定（電気特性測定）のためのＰ
Ｍ Ｕ （ＰｒｅｃｉｓｉｏｎＭｅａｓｕｒｅｍｅｎｔ
ＩＪｎｉｔ） ３が数台設けられている。
そして上記−１定回路１において、４は被測定半導体装
Ｗ２のバット（ピン）に可変直流電圧を与えるドライバ
回路、５は半導体装置２のバットからの出力電圧と基準
電圧とを比較するコンパレータ回路、６は半導体装置１
３のバットに可変型Ｃを入力するダイオードブリッジ回
路、７．８はダイオードブリッジ回路６の上、下部に接
続された定電流源、９はドライバ回路４の出力電圧値を
設定する電圧値設定レジスタ、１０〜１２はダイオード
ブリッジ回路６の出力電流値を設定する電流値設定レジ
スタ、１３はコンパレータ回路５に基準電圧値を与える
基準値レジスタ、１４は上記回路４〜６の入・出力端を
上記半導体装置２のバットに接続する接触子である。
Ｗ２のバット（ピン）に可変直流電圧を与えるドライバ
回路、５は半導体装置２のバットからの出力電圧と基準
電圧とを比較するコンパレータ回路、６は半導体装置１
３のバットに可変型Ｃを入力するダイオードブリッジ回
路、７．８はダイオードブリッジ回路６の上、下部に接
続された定電流源、９はドライバ回路４の出力電圧値を
設定する電圧値設定レジスタ、１０〜１２はダイオード
ブリッジ回路６の出力電流値を設定する電流値設定レジ
スタ、１３はコンパレータ回路５に基準電圧値を与える
基準値レジスタ、１４は上記回路４〜６の入・出力端を
上記半導体装置２のバットに接続する接触子である。
また第２図ｔａ＋は上記半導体試験装置に所定の測定動
作を行なわせるためのテストパターン】５であり、第２
図（ｂｌはこのテストパターン１５をより詳細に示した
ものである。図るこおいて、ＦＡＴとは半導体装置２の
論理検証を意味し、各ＰＡＴにはアドレス番号が付番さ
れ、該Ｐへ１゛パターンの右側の数字はピン番号、及び
そのピンに加えるべき又はそのピンから得られるべき論
理レベルを示している。モして％以降にはそのＦＡＴパ
ターンの特性、例えばそのパターンで何回か動作を繰り
返すループ命令、あるいはジャンプ命令等が記述されて
いる。またかつご内の数字はＩ１０バクーン、ＭＡＳＫ
パターン及びＨＩ Ｚパターンの各アドレス指定番号を
示し、又ＴＭはＰへ′Ｆの“０““１”を出すタイミン
グ、即ち波形を作る情報を呼び出す記述である。
作を行なわせるためのテストパターン】５であり、第２
図（ｂｌはこのテストパターン１５をより詳細に示した
ものである。図るこおいて、ＦＡＴとは半導体装置２の
論理検証を意味し、各ＰＡＴにはアドレス番号が付番さ
れ、該Ｐへ１゛パターンの右側の数字はピン番号、及び
そのピンに加えるべき又はそのピンから得られるべき論
理レベルを示している。モして％以降にはそのＦＡＴパ
ターンの特性、例えばそのパターンで何回か動作を繰り
返すループ命令、あるいはジャンプ命令等が記述されて
いる。またかつご内の数字はＩ１０バクーン、ＭＡＳＫ
パターン及びＨＩ Ｚパターンの各アドレス指定番号を
示し、又ＴＭはＰへ′Ｆの“０““１”を出すタイミン
グ、即ち波形を作る情報を呼び出す記述である。
またＩｌｏは半導体装置２の入・出力ピン情報で、各１
１０パターン中のビットが立っているピンを入力ピン、
他のピンを出力ピンに指定することを意味し、又ＭＡＳ
Ｋとは測定ピン情報で、各パターン中のビットが立って
いるピンだけをＩＪ定することを示し、さらにＨＩＺは
ハイインピーダンス状態を測定するピン情報である。
１０パターン中のビットが立っているピンを入力ピン、
他のピンを出力ピンに指定することを意味し、又ＭＡＳ
Ｋとは測定ピン情報で、各パターン中のビットが立って
いるピンだけをＩＪ定することを示し、さらにＨＩＺは
ハイインピーダンス状態を測定するピン情報である。
次に動作について説明する。
半導体装置２の論理検旺を行なう場合、例えば入力ピン
である１、２ピンに第４図（ａ）に示す波形の電圧を入
力し、出力ピンである３、４ビンに第４図（ｂｌに示す
波形の電圧がｉ＃られるか否かを測定する必要があり、
測定回路Ｉにかかる動作を行なわせるためには第２図ｔ
ａ＞ （ｂ）に示ずような構成をもったテストパターン
１５を記述する必要がある。
である１、２ピンに第４図（ａ）に示す波形の電圧を入
力し、出力ピンである３、４ビンに第４図（ｂｌに示す
波形の電圧がｉ＃られるか否かを測定する必要があり、
測定回路Ｉにかかる動作を行なわせるためには第２図ｔ
ａ＞ （ｂ）に示ずような構成をもったテストパターン
１５を記述する必要がある。
そして従来の装置においては、まず上述のテストパター
ン１５が解読され、その内容がメモリ等に記１．αされ
る。装置が作動すると、制御装置（図示せず）によって
メモリからＰΔＴアドレスＯ番地の情報が読み出され、
半導体装置２０入・出力ピン及び測定ピンが１旨定され
、各ピンに接続された測定回路ｌの各レジスタ９〜１３
が各々所定の値に設定され（第３図（ｂｌのステメゾ１
６参照）、各ドライバ回路４か０入力ピンに所定の論理
レー、ルの電圧が入力され、コンパレータ回路１５ご出
力ビンのうらの測定ピンに所定論理レベルの電ｊ１が得
られるか否かが判定され、これにより制御装置が論理検
証が正常か否かを判定する。またそのとき同時に、ダイ
オ−Ｉブリッジ回路６からハイインピーダンス測定のピ
ンに列して電流が入力され、コンパレータ回路５で接触
ｒ１４の電圧が所定値まで一部昇するか否かが検出され
、これに、！、り制御装置がハイーｆンビ ダンスが１
當か否かをＩ’ｌｌ定する。このような動作がＰΔ′「
アドレスの最塞？番地まで繰り返されて半導体装置２の
ファンクション測定が終了することとなる（第３図（１
１１のス）ツブ１７参照）。
ン１５が解読され、その内容がメモリ等に記１．αされ
る。装置が作動すると、制御装置（図示せず）によって
メモリからＰΔＴアドレスＯ番地の情報が読み出され、
半導体装置２０入・出力ピン及び測定ピンが１旨定され
、各ピンに接続された測定回路ｌの各レジスタ９〜１３
が各々所定の値に設定され（第３図（ｂｌのステメゾ１
６参照）、各ドライバ回路４か０入力ピンに所定の論理
レー、ルの電圧が入力され、コンパレータ回路１５ご出
力ビンのうらの測定ピンに所定論理レベルの電ｊ１が得
られるか否かが判定され、これにより制御装置が論理検
証が正常か否かを判定する。またそのとき同時に、ダイ
オ−Ｉブリッジ回路６からハイインピーダンス測定のピ
ンに列して電流が入力され、コンパレータ回路５で接触
ｒ１４の電圧が所定値まで一部昇するか否かが検出され
、これに、！、り制御装置がハイーｆンビ ダンスが１
當か否かをＩ’ｌｌ定する。このような動作がＰΔ′「
アドレスの最塞？番地まで繰り返されて半導体装置２の
ファンクション測定が終了することとなる（第３図（１
１１のス）ツブ１７参照）。
一方、ＤＣ測定を行なう場合には、Ｐ Ｍ １１３でＤ
Ｃ測定を行なうべきピンに電流が人力されど電圧が測定
され（第３図（δ）のステップ１Ｂ参照）、また電圧が
入力されて電流が測定され（第３図（８）のステップ１
９参照）、このような動作が各ピンについて数回繰り返
され、これにより電気特性が１常か否かが判定されるこ
ととなる。
Ｃ測定を行なうべきピンに電流が人力されど電圧が測定
され（第３図（δ）のステップ１Ｂ参照）、また電圧が
入力されて電流が測定され（第３図（８）のステップ１
９参照）、このような動作が各ピンについて数回繰り返
され、これにより電気特性が１常か否かが判定されるこ
ととなる。
従来の半導体試験装置は以上のように構成されており、
ファンクシコン測定のための測定回路１が被測定半導体
装置２の全ビンに接続されているため、ファンクション
測定に°ついζはテストパターン１５の実行によって全
ビン一括で高速にｉＡＪすることができる。
ファンクシコン測定のための測定回路１が被測定半導体
装置２の全ビンに接続されているため、ファンクション
測定に°ついζはテストパターン１５の実行によって全
ビン一括で高速にｉＡＪすることができる。
しかしＤＣ測定についてはｒ’ＭＵ３が１〜４台程度装
備されζいるにすぎず、この数台の２ＭＵ３を使用し゛
ζＤＣ測定を実行しなければならず、各ピンを順番に測
定していくことができず、測定■、冒ＩＸ１がビン数に
応して増大していくという欠点があった。一方、この欠
点を解消するためには全ビンに対応してＰ Ｍ ｔＪ
３を装備すればよい訳であるが、この場合、２ＭＵ３は
高価であり、コスト高になるとい・う欠点があった。
備されζいるにすぎず、この数台の２ＭＵ３を使用し゛
ζＤＣ測定を実行しなければならず、各ピンを順番に測
定していくことができず、測定■、冒ＩＸ１がビン数に
応して増大していくという欠点があった。一方、この欠
点を解消するためには全ビンに対応してＰ Ｍ ｔＪ
３を装備すればよい訳であるが、この場合、２ＭＵ３は
高価であり、コスト高になるとい・う欠点があった。
とごろで、ＤＣ測定においては必ずしも電圧値又は電流
値を測定する必要はなく、電圧又は電流が設定値以上か
否かの測定から電気特性、例えばリーク等を検出できる
ものである。そして上記測定回路１においてはそのよう
な比較を実行するコンパレーク回路５が設けられており
、又−ヒ述の指定された入・出力ビンにはファンクショ
ン測定に関与していないビンがあり、このビンに接続さ
れた測定回路１をうまく利用すれば、ファンクション測
定と同時にＤＣ測定が可能であると考えられる。
値を測定する必要はなく、電圧又は電流が設定値以上か
否かの測定から電気特性、例えばリーク等を検出できる
ものである。そして上記測定回路１においてはそのよう
な比較を実行するコンパレーク回路５が設けられており
、又−ヒ述の指定された入・出力ビンにはファンクショ
ン測定に関与していないビンがあり、このビンに接続さ
れた測定回路１をうまく利用すれば、ファンクション測
定と同時にＤＣ測定が可能であると考えられる。
この発明はかかる点に鑑みてなされたもので、ハードウ
ェア及びソフトウェアを改良してＤＣ測定をファンクシ
ョン測定実行時に同時に行なうようにすることにより、
半導体装置の評価・試験を高速に実行できる半導体試験
装置を提供することを目的としている。
ェア及びソフトウェアを改良してＤＣ測定をファンクシ
ョン測定実行時に同時に行なうようにすることにより、
半導体装置の評価・試験を高速に実行できる半導体試験
装置を提供することを目的としている。
以下、本発明の実施例を図について説明する。
第５図及び第６図は本発明の一実施例による半導体試験
装置を示し、本装置では、測定回路１が半導体装Ｗ２の
全てのビンに対応して設けられ、全ての測定回路１は１
つのＣＰＵ２０によって制御されるようになっている。
装置を示し、本装置では、測定回路１が半導体装Ｗ２の
全てのビンに対応して設けられ、全ての測定回路１は１
つのＣＰＵ２０によって制御されるようになっている。
そして上記測定回路１において、４は半導体装置２のピ
ンに印加すべき可変直流電圧を発生するドライバ回路（
可変直流電圧発生回路）、６は半導体装置２のピンに入
力すべき可変電流を発生するダイオードブリッジ回路（
可変電流発生回路）、２１は半導体装置２のピンからの
出力電圧と基準電圧とを比較するコンパレータ回路、９
はドライバ回路４の出力電圧値を設定する電圧値設定レ
ジスタ、１０〜１２はダイオードブリッジ回路６の出力
電流値を設定する電流値設定レジスタ、２２はコンパレ
ータ回路２１に基準電圧値を与える基準値レジスタであ
り、上記設定レジスタ９〜１２は各々１つの記憶領域を
有し、一方上記基準値レジスタ２２は２つの記憶領域を
有しており、これはＤＣ測定時に出力電圧が所定の電圧
範囲内にあるか否かを測定するためである。なおこれは
１つの記憶領域のレジスタであってもよいものである。
ンに印加すべき可変直流電圧を発生するドライバ回路（
可変直流電圧発生回路）、６は半導体装置２のピンに入
力すべき可変電流を発生するダイオードブリッジ回路（
可変電流発生回路）、２１は半導体装置２のピンからの
出力電圧と基準電圧とを比較するコンパレータ回路、９
はドライバ回路４の出力電圧値を設定する電圧値設定レ
ジスタ、１０〜１２はダイオードブリッジ回路６の出力
電流値を設定する電流値設定レジスタ、２２はコンパレ
ータ回路２１に基準電圧値を与える基準値レジスタであ
り、上記設定レジスタ９〜１２は各々１つの記憶領域を
有し、一方上記基準値レジスタ２２は２つの記憶領域を
有しており、これはＤＣ測定時に出力電圧が所定の電圧
範囲内にあるか否かを測定するためである。なおこれは
１つの記憶領域のレジスタであってもよいものである。
また１４は上記回路４．５．２１の入・出力端を半導体
装置２のビンに接続する接触子である。
装置２のビンに接続する接触子である。
また９ａ−１２ａ及び２２ａは設定レジスタ９〜１２及
び基準値レジスタ２２の値を記憶する制御レジスタ（第
２記憶手段）で、該レジスタ９３〜１２ａ、２２ａは各
々数十の記憶領域を有している。２３は解読されたテス
トパターン（第７図参照）２８の情報を記憶するメモリ
（第１記憶手段）、２４は論理検証、ハイインピーダ
ンス及びＤＣ測定の測定結果が異常のときにそれを記憶
するメモリである。
び基準値レジスタ２２の値を記憶する制御レジスタ（第
２記憶手段）で、該レジスタ９３〜１２ａ、２２ａは各
々数十の記憶領域を有している。２３は解読されたテス
トパターン（第７図参照）２８の情報を記憶するメモリ
（第１記憶手段）、２４は論理検証、ハイインピーダ
ンス及びＤＣ測定の測定結果が異常のときにそれを記憶
するメモリである。
そして上記ＣＰＵ２０は、制御手段２６及び判定手段２
７としての機能を有し、各測定動作において該各測定動
作に関するメモリ２３の記憶内容を読み出して入カピン
、ＰＡＴ測定ピン、ＨＩ Ｚ測定ピン、ＤＣ測定ピンを
指定し、該各ピンに接続された測定回路１の各レジスタ
９〜１２．２２を制御レジスタ９ａ＝１２ａ、２２ａ内
の値に設定するという動作、及び各コンパレータ回路２
】の出力とその測定ビンの測定の種類とから各測定動１
１におりる［）へＴ測定、！１１２測定又はＤＣ沙１１
定の測定結果が正常か否かをＰ１定するという動作を行
なうようになっている。
７としての機能を有し、各測定動作において該各測定動
作に関するメモリ２３の記憶内容を読み出して入カピン
、ＰＡＴ測定ピン、ＨＩ Ｚ測定ピン、ＤＣ測定ピンを
指定し、該各ピンに接続された測定回路１の各レジスタ
９〜１２．２２を制御レジスタ９ａ＝１２ａ、２２ａ内
の値に設定するという動作、及び各コンパレータ回路２
】の出力とその測定ビンの測定の種類とから各測定動１
１におりる［）へＴ測定、！１１２測定又はＤＣ沙１１
定の測定結果が正常か否かをＰ１定するという動作を行
なうようになっている。
次に作用について説明する。
本装置のテストパターン２８の構造では、各ＦＡＴパタ
ーンの％以降のかっこ内に従来のビン情報の他に、ＤＣ
パターンのアドレス番号が記述され、又ＨＩ Ｚパター
ンの次にＤＣパターンが新しく付加されている。このＤ
Ｃパターンでは、各パターン毎にアドレス番号が付番さ
れ、各パターンアドレスの右側にはＤＣ測定ピン情報が
記述され、又％以降には各レジスタ９〜１２．２２に対
応する設定値を選択するための制御レジスタ９ａ〜１２
ａ、２２ａのアドレス番号が記述されている。
ーンの％以降のかっこ内に従来のビン情報の他に、ＤＣ
パターンのアドレス番号が記述され、又ＨＩ Ｚパター
ンの次にＤＣパターンが新しく付加されている。このＤ
Ｃパターンでは、各パターン毎にアドレス番号が付番さ
れ、各パターンアドレスの右側にはＤＣ測定ピン情報が
記述され、又％以降には各レジスタ９〜１２．２２に対
応する設定値を選択するための制御レジスタ９ａ〜１２
ａ、２２ａのアドレス番号が記述されている。
この構成のテストパターン２８を用いてファンクション
測定を実行すると、ＰへＴバクーンの実行時に、今まで
のピン情報の他にＤＣ測定ビンとＤＣアドレスに対応し
た情報とが呼び出され、それぞれのＤＣ測定ビンに接続
された測定回路ｌ内のレジスタ９〜１２．２２にＤＣ測
定条件が与えられ、ＤＣ測定が実行される。そして次の
ＦＡＴパターンに進めば再び同し動作が繰り返され、今
度は別のピンのＤＣ測定が実行される。つまり従来の技
術では、各レジスタ９〜Ｉ３の値をファンクション実行
前に１つだけ決定してテストパターンを実行していたの
に対し、本装置ではテストパターンの進行に応じて各レ
ジスタ９〜１２．２２の値をリアルタイムで変更すると
いうものである。
測定を実行すると、ＰへＴバクーンの実行時に、今まで
のピン情報の他にＤＣ測定ビンとＤＣアドレスに対応し
た情報とが呼び出され、それぞれのＤＣ測定ビンに接続
された測定回路ｌ内のレジスタ９〜１２．２２にＤＣ測
定条件が与えられ、ＤＣ測定が実行される。そして次の
ＦＡＴパターンに進めば再び同し動作が繰り返され、今
度は別のピンのＤＣ測定が実行される。つまり従来の技
術では、各レジスタ９〜Ｉ３の値をファンクション実行
前に１つだけ決定してテストパターンを実行していたの
に対し、本装置ではテストパターンの進行に応じて各レ
ジスタ９〜１２．２２の値をリアルタイムで変更すると
いうものである。
こうすることによってテストパターン実行時に、論理検
証の他に、あるビンに電流・電圧を印加してコンパレー
タ回路２１で判定し、ＤＣ測定が実行でき、試験時間が
大幅に短縮されるものである。
証の他に、あるビンに電流・電圧を印加してコンパレー
タ回路２１で判定し、ＤＣ測定が実行でき、試験時間が
大幅に短縮されるものである。
次に実際にＤＣ測定及びファンクション測定を実行する
際の各回路の動作について第７図のテストパターン２８
及び第８図のフローチャートを用いて説明する。
際の各回路の動作について第７図のテストパターン２８
及び第８図のフローチャートを用いて説明する。
本装置においては、まずテストパターン２８が解読され
、その内容がメモリ２３に格納される。
、その内容がメモリ２３に格納される。
そして装置が作動すると、ＦＡＴ７ルス０番地の情報が
読み出され（ステップ３０）、この場合１１０アドレス
が０番地であることから、４．５ピン（１１０”ｌ”）
が入力ピン、１．２．３゜６．７．８ （１１０”０”
）が出力ビンとして指定され、又ＭへＳＫアドレスが１
番地であることから、１．２．３．６．７．８ビン（Ｍ
ＡＳＫ＠］”）が測定ビンとして指定され、さらに＋１
１２アドレスがθ番地であることから、この場合はどの
ピンもＨＩＺ測定ビンとは指定されず、又さらにＤＣア
ドレスが０番地であることから、３．８ビン（ＤＣ“１
”）がＤＣ測定ピンとして指定されるとともに、ＤＣ測
定のための制御レジスタ９ａ−ｉ２ａ、２２ａのアドレ
スが読み出される（ステップ３１）。
読み出され（ステップ３０）、この場合１１０アドレス
が０番地であることから、４．５ピン（１１０”ｌ”）
が入力ピン、１．２．３゜６．７．８ （１１０”０”
）が出力ビンとして指定され、又ＭへＳＫアドレスが１
番地であることから、１．２．３．６．７．８ビン（Ｍ
ＡＳＫ＠］”）が測定ビンとして指定され、さらに＋１
１２アドレスがθ番地であることから、この場合はどの
ピンもＨＩＺ測定ビンとは指定されず、又さらにＤＣア
ドレスが０番地であることから、３．８ビン（ＤＣ“１
”）がＤＣ測定ピンとして指定されるとともに、ＤＣ測
定のための制御レジスタ９ａ−ｉ２ａ、２２ａのアドレ
スが読み出される（ステップ３１）。
次に上記指定された入力ピン及びＰへＴ測定ピンに接続
された測定回路１内の各レジスタ９へ１２．２２が所定
の値に設定され、又ＤＣ測定ピンの各レジスタ９〜１２
．２２も各制御レジスタ９ａ〜１２ａ、２２ａから読み
出された値に、例えば、ドライバレジスタ９はアドレス
０番地の一５■という具合に設定される（ステップ３２
〜３６）。
された測定回路１内の各レジスタ９へ１２．２２が所定
の値に設定され、又ＤＣ測定ピンの各レジスタ９〜１２
．２２も各制御レジスタ９ａ〜１２ａ、２２ａから読み
出された値に、例えば、ドライバレジスタ９はアドレス
０番地の一５■という具合に設定される（ステップ３２
〜３６）。
測定が実行されると、入力ピンである４ビンに″Ｏ″レ
ベル、５ビンに″１″レベルのｆｆｌ ＹＬが入力され
、出力ピンである１ビンに“１”レベル。
ベル、５ビンに″１″レベルのｆｆｌ ＹＬが入力され
、出力ピンである１ビンに“１”レベル。
２ピンに００″レベル、６ビンに″１ルベル。
７ビンに“０”レベルの電圧が出力されているか否かが
各ピンのコンパレータ回路２１で検出される。このとき
同時に、３．８ビンにはダイオードブリッジ回路６から
所定の電流が入力され、接触子１４の電圧が所定の範囲
内まで上昇するか否か、例えば３ピンは“１”レベル、
８ビンは“０”レベルであるか否かがそのコンパレータ
回路２１で検出される（ステップ３７）。そしてＣＰＵ
２０では各コンパレータ回路２１の出力とその測定ビン
の測定の種類とから、ＦＡＴ測定結果が正常か否か、Ｄ
Ｃ測定結果が正常か否かが判定され、正常の場合はこの
ＦＡＴパターンは３ＦＢ遇され、異音の場合はその結果
がメモリ２４に格納され（ステップ３８〜４４）、次の
ＦＡＴアドレス“１°番地の測定が行なわれることとな
る（ステップ４５゜４６）。
各ピンのコンパレータ回路２１で検出される。このとき
同時に、３．８ビンにはダイオードブリッジ回路６から
所定の電流が入力され、接触子１４の電圧が所定の範囲
内まで上昇するか否か、例えば３ピンは“１”レベル、
８ビンは“０”レベルであるか否かがそのコンパレータ
回路２１で検出される（ステップ３７）。そしてＣＰＵ
２０では各コンパレータ回路２１の出力とその測定ビン
の測定の種類とから、ＦＡＴ測定結果が正常か否か、Ｄ
Ｃ測定結果が正常か否かが判定され、正常の場合はこの
ＦＡＴパターンは３ＦＢ遇され、異音の場合はその結果
がメモリ２４に格納され（ステップ３８〜４４）、次の
ＦＡＴアドレス“１°番地の測定が行なわれることとな
る（ステップ４５゜４６）。
以上のような本実施例の装置では、ファンクション測定
と同時にＤＣ測定を行なうようにしたので、ＤＣ測定の
時間は従来のＰＭＬＩを用いる場合に比し大幅に短縮さ
れる。又本装置では、従来のファンクション測定のため
の回路をほぼそのまま使用してＤＣ測定を行なっている
ので、全てのピンにＰＭＵを装備する場合のようにコス
ト高を招来するという問題が生じることがないばかりで
なく、ＰＭＵが不要となるので、低コスト化を達成でき
る。
と同時にＤＣ測定を行なうようにしたので、ＤＣ測定の
時間は従来のＰＭＬＩを用いる場合に比し大幅に短縮さ
れる。又本装置では、従来のファンクション測定のため
の回路をほぼそのまま使用してＤＣ測定を行なっている
ので、全てのピンにＰＭＵを装備する場合のようにコス
ト高を招来するという問題が生じることがないばかりで
なく、ＰＭＵが不要となるので、低コスト化を達成でき
る。
なお」二記の実施例ではファンクション測定の中にＨＩ
Ｚ測定を含めたが、このＨＩ Ｚ測定は必ずしも行な
わなくてもよい。また可変電流発生回路は第５図に示す
ダイオードブリッジ回路９及びその周辺回路１０〜１２
ではなく、第９図に示すような定電流源４７及びその制
御レジスタ４８で構成してもよく、同様な効果が得られ
る。
Ｚ測定を含めたが、このＨＩ Ｚ測定は必ずしも行な
わなくてもよい。また可変電流発生回路は第５図に示す
ダイオードブリッジ回路９及びその周辺回路１０〜１２
ではなく、第９図に示すような定電流源４７及びその制
御レジスタ４８で構成してもよく、同様な効果が得られ
る。
また上記実施例では電流を加えて電圧を測定し’ＣＤＣ
測定を行なったが、これは電圧を加えて電流を測定して
もよく、この場合には第９図に示すように標準抵抗４９
とリレー５０．５１とを組合せ、抵抗４９の両端電圧を
コンパレータ回路２Ｉて測定することにより、電流に換
算して電流’ＦＱ定することができる。さらにテストパ
ターン構成は上記実施例のようなアドレス参照方式では
なく、第１０図に示すような記述方式でもよく、同様な
効果が得られる。なお第１Ｏ図ｔａ）は従来のファンク
ション測定のためのテストパターン５２を、第１Ｏ図（
ｂｌは本発明のファンクション測定及びＩ）０測定のた
めのテストパターン５３を示す。
測定を行なったが、これは電圧を加えて電流を測定して
もよく、この場合には第９図に示すように標準抵抗４９
とリレー５０．５１とを組合せ、抵抗４９の両端電圧を
コンパレータ回路２Ｉて測定することにより、電流に換
算して電流’ＦＱ定することができる。さらにテストパ
ターン構成は上記実施例のようなアドレス参照方式では
なく、第１０図に示すような記述方式でもよく、同様な
効果が得られる。なお第１Ｏ図ｔａ）は従来のファンク
ション測定のためのテストパターン５２を、第１Ｏ図（
ｂｌは本発明のファンクション測定及びＩ）０測定のた
めのテストパターン５３を示す。
以上のように、この発明に係る半導体試験値；θによれ
ば、ＤＣ測定をファンクション測定実１１時に同時に測
定するようにしたので、コスト高を招来することなく、
評価試験時間を大幅に短縮でき、半導体装置の量産に対
して多大な９ノ果が得られる。
ば、ＤＣ測定をファンクション測定実１１時に同時に測
定するようにしたので、コスト高を招来することなく、
評価試験時間を大幅に短縮でき、半導体装置の量産に対
して多大な９ノ果が得られる。
第１図［ａｌは従来の半導体試験装置の回路構成図、第
１図（１）］は試験すべき半導体装置の概略構成図、第
２図（ａｌ （ｂｌはともに従来装置におりるデス）・
バ≦−ン１５を示ず図、第３図ｔａ＋ （ｂｌはそれぞ
れ従来（ＤＣ測定及びファンクション測定のフローチャ
トを示ず図、第４図ｔａ＋ （ｂｌはそれぞれ従来のフ
ァクシジン測定におりる入力電圧及び出力電圧の７形の
１例を示す図、第５図及び第６図はともに７発明の一実
施例による半導体試験装置の回路構ｙ図、第７図は上記
装置におけるナストパターン８を示す図、第８図は上記
装置におりる動作のｌ」−チャートを示す図、第９図は
本発明の他の′施例の回路構成図、第１０図（ａｌ （
ｂｌはそれぞれ従。 及び本発明の他の記述方式によるテトパターン２．５３
を示す図である。 ２・・・半導体装置、４・・・可変直流電圧発生回路６
・・・可変電流発生回路、９・・・電圧値設定レンス１
０〜１２・・・電流値設定レジスタ、９ａ〜１２２２ａ
・・・第２記憶手段、１４・・・接触−ｒ、２１・・・
ンパレータ回路、２２・・・基準値レジスタ、２３第１
記憶手段、２６・・・制御手段、２７・・・二ｔす足手
１なお図中同一符号は同−又は相当部分を示す。 ２ 第１図 ） 。（。 ト （ ・ｆ ン 、 ａ 。 （ｂ） ／２ 党。 第３図 第４図 第７図 第１０図 手続補正書（自覚） ２１発明の名称 半導体試験装置 ；３．補正をする者 代表者片由仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄１図面の簡単な説明の欄
、及び図面（第１図、第２図、第５図。 第６図、第７図） ６、補正の内容 （１）明細書第３頁第１９行及び第９頁第１２行の［設
定レジスタ、１０〜１２Ｊを［設定レジスタ、５４はダ
イオードブリッジ回路６の基準電圧値を設定する定電圧
源、１１はダイオードブリッジ回路６の基準電圧を設定
する電圧値設定レジスタ１会、ｌＯ，１２Ｊに訂正する
。 （２） 同第４頁第１３行及び第１１頁第１３行の「％
以降」をｒ Ｐ Ａ Ｔバクーン以降Ｊに訂１トする。 （３） 同第４頁第１５行の「命令等」を［命令等の制
御文］に訂正する。 （４）同第７頁第１４行の「測定していくことができず
」を「測定していくことしかできず」にｉｌ正する。 （５）同第１１頁第７行の「パターンの％以降」う「パ
ターン以降」に訂正する。 （６）同第１２頁第１１行の「電流・電圧」を「電流」
に訂正する。 （７）同第１７頁第１６行のｒｌＯ〜１２・・・電流値
設定レジスタ、９ａ−１２ａ、ＪをｒｌＯ，１２・・・
電流値設定レジスタ、１１・・・電圧値設定レジスタ、
９ａ〜１２ａ、Ｊに訂正する。 （８）第１図、第２図、第５図、第６図、及び第７図を
別紙の通り訂正する。 以 上 第１図 （・
１図（１）］は試験すべき半導体装置の概略構成図、第
２図（ａｌ （ｂｌはともに従来装置におりるデス）・
バ≦−ン１５を示ず図、第３図ｔａ＋ （ｂｌはそれぞ
れ従来（ＤＣ測定及びファンクション測定のフローチャ
トを示ず図、第４図ｔａ＋ （ｂｌはそれぞれ従来のフ
ァクシジン測定におりる入力電圧及び出力電圧の７形の
１例を示す図、第５図及び第６図はともに７発明の一実
施例による半導体試験装置の回路構ｙ図、第７図は上記
装置におけるナストパターン８を示す図、第８図は上記
装置におりる動作のｌ」−チャートを示す図、第９図は
本発明の他の′施例の回路構成図、第１０図（ａｌ （
ｂｌはそれぞれ従。 及び本発明の他の記述方式によるテトパターン２．５３
を示す図である。 ２・・・半導体装置、４・・・可変直流電圧発生回路６
・・・可変電流発生回路、９・・・電圧値設定レンス１
０〜１２・・・電流値設定レジスタ、９ａ〜１２２２ａ
・・・第２記憶手段、１４・・・接触−ｒ、２１・・・
ンパレータ回路、２２・・・基準値レジスタ、２３第１
記憶手段、２６・・・制御手段、２７・・・二ｔす足手
１なお図中同一符号は同−又は相当部分を示す。 ２ 第１図 ） 。（。 ト （ ・ｆ ン 、 ａ 。 （ｂ） ／２ 党。 第３図 第４図 第７図 第１０図 手続補正書（自覚） ２１発明の名称 半導体試験装置 ；３．補正をする者 代表者片由仁へ部 ５、補正の対象 明細書の発明の詳細な説明の欄１図面の簡単な説明の欄
、及び図面（第１図、第２図、第５図。 第６図、第７図） ６、補正の内容 （１）明細書第３頁第１９行及び第９頁第１２行の［設
定レジスタ、１０〜１２Ｊを［設定レジスタ、５４はダ
イオードブリッジ回路６の基準電圧値を設定する定電圧
源、１１はダイオードブリッジ回路６の基準電圧を設定
する電圧値設定レジスタ１会、ｌＯ，１２Ｊに訂正する
。 （２） 同第４頁第１３行及び第１１頁第１３行の「％
以降」をｒ Ｐ Ａ Ｔバクーン以降Ｊに訂１トする。 （３） 同第４頁第１５行の「命令等」を［命令等の制
御文］に訂正する。 （４）同第７頁第１４行の「測定していくことができず
」を「測定していくことしかできず」にｉｌ正する。 （５）同第１１頁第７行の「パターンの％以降」う「パ
ターン以降」に訂正する。 （６）同第１２頁第１１行の「電流・電圧」を「電流」
に訂正する。 （７）同第１７頁第１６行のｒｌＯ〜１２・・・電流値
設定レジスタ、９ａ−１２ａ、ＪをｒｌＯ，１２・・・
電流値設定レジスタ、１１・・・電圧値設定レジスタ、
９ａ〜１２ａ、Ｊに訂正する。 （８）第１図、第２図、第５図、第６図、及び第７図を
別紙の通り訂正する。 以 上 第１図 （・
Claims (1)
- 【特許請求の範囲】 （１２試験すべき半導体装置の全ての各ピンに対応して
設けられ該ピンに印加すべき可変直流電圧を発生ずる複
数の可変直流電圧発生回路と、該回路の出力電圧値を設
定する複数の電圧値設定レジスタと、−上記全ての各ピ
ンに対応して設けられ該ピンに入力すべき可変電流を発
生する複数の可変電流発生回路と、該回路の出力電流値
を設定する複数の電流値設定レジスタと、上記全ての各
ピンに対応して設けられ該ピンからの出力電圧又は出力
電流と基準電圧値又は基準電流値とを比較する複数のコ
ンパレータ回路と、該回路に基準電圧値又は基準電流値
を与える複数の基準値レジスタと、上記全ての各ピンに
対応して設けられ上記可変直流電圧発生回路の出力端、
可変電流発生回路の出力端及びコンパレータ回路の入力
端を対応するピンに接続する複数の接触子と、複数の各
測定動作に対応して各論理検証を行なうべき入・出力ピ
ン。 該各人力ビンに加えるべき論理レベル及び」二記各出力
ピンから得られるべき論理レヘル、上記出力ピンのうち
の測定すべき論理検証測定ピン、及び電気特性測定を行
なうべき電気特性測定ピンを記憶する第１記憶手段と、
入力ピン、論理検証測定ピン及び電気特性測定ビンに対
し電圧値設定レジスタ、電流値設定レジスタ及び基準レ
ジスタの各値を記憶する第２記憶手段と、各測定動作に
おいて各測定動作に関する第１記憶手段の記憶内容を読
み出し該各測定動作における入力ビン、論理検証測定ピ
ン及び電気特性測定ビンに対応する電圧値設定レジスタ
、電流値設定レジスタ及び基準値レジスタを上記第２記
憶手段内の値に設定する制御手段と、上記複数の測定ピ
ンに対応する各コンパレータ回路の出力とその測定ピン
の測定ｆｔ［とから各測定動作における論理検証又は電
気特性の測定結果が正常か否かを判定する判定手段とを
備えたことを特徴とする半導体試験装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094863A JPH0743413B2 (ja) | 1984-05-09 | 1984-05-09 | 半導体試験装置 |
| KR1019850002337A KR900001466B1 (ko) | 1984-05-09 | 1985-04-08 | 반도체 시험장치 |
| US06/730,750 US4651088A (en) | 1984-05-09 | 1985-05-06 | Device for testing semiconductor devices |
| DE19853516755 DE3516755A1 (de) | 1984-05-09 | 1985-05-09 | Testgeraet fuer halbleitereinrichtungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59094863A JPH0743413B2 (ja) | 1984-05-09 | 1984-05-09 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60236240A true JPS60236240A (ja) | 1985-11-25 |
| JPH0743413B2 JPH0743413B2 (ja) | 1995-05-15 |
Family
ID=14121870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59094863A Expired - Lifetime JPH0743413B2 (ja) | 1984-05-09 | 1984-05-09 | 半導体試験装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4651088A (ja) |
| JP (1) | JPH0743413B2 (ja) |
| KR (1) | KR900001466B1 (ja) |
| DE (1) | DE3516755A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3426254B2 (ja) * | 1997-11-20 | 2003-07-14 | 株式会社アドバンテスト | Ｉｃ試験方法及びこの試験方法を用いたｉｃ試験装置 |
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