JPH0829498A - パタンメモリへの期待値パタン書き込み装置 - Google Patents
パタンメモリへの期待値パタン書き込み装置Info
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- JPH0829498A JPH0829498A JP6186278A JP18627894A JPH0829498A JP H0829498 A JPH0829498 A JP H0829498A JP 6186278 A JP6186278 A JP 6186278A JP 18627894 A JP18627894 A JP 18627894A JP H0829498 A JPH0829498 A JP H0829498A
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Abstract
(57)【要約】
【目的】 フェイルメモリを使用することなく、パタン
メモリにＲＯＭデバイスから基準のデータを書き込むパ
タンメモリへの期待値パタン書き込み装置を提供する。 【構成】 ＤＣ測定部２の複数のＤＣ電圧測定器は基準
データを格納したＲＯＭデバイス１０の１アドレスの各
ビット出力を入力として電圧を測定し、同数の比較器に
基準レベルと電圧測定器の出力をそれぞれ入力して比較
し、データ処理部１は１アドレス分のビット数をもち、
各比較器による比較結果を判定結果として各ビットに書
き込むフェイルレジスタ１Ａを備え、パタンメモリ３は
パタンメモリアドレスを入力とし、ＲＯＭデバイス１０
にＲＯＭ用アドレスを順次設定するとともに、データ処
理部１の出力をＲＯＭ用データ部に格納し、データ処理
部１はフェイルレジスタ１Ａのデータをパタンメモリ３
のパタンメモリアドレスにより設定されたＲＯＭ用アド
レス内のＲＯＭ用データ部に順次書き込む。
メモリにＲＯＭデバイスから基準のデータを書き込むパ
タンメモリへの期待値パタン書き込み装置を提供する。 【構成】 ＤＣ測定部２の複数のＤＣ電圧測定器は基準
データを格納したＲＯＭデバイス１０の１アドレスの各
ビット出力を入力として電圧を測定し、同数の比較器に
基準レベルと電圧測定器の出力をそれぞれ入力して比較
し、データ処理部１は１アドレス分のビット数をもち、
各比較器による比較結果を判定結果として各ビットに書
き込むフェイルレジスタ１Ａを備え、パタンメモリ３は
パタンメモリアドレスを入力とし、ＲＯＭデバイス１０
にＲＯＭ用アドレスを順次設定するとともに、データ処
理部１の出力をＲＯＭ用データ部に格納し、データ処理
部１はフェイルレジスタ１Ａのデータをパタンメモリ３
のパタンメモリアドレスにより設定されたＲＯＭ用アド
レス内のＲＯＭ用データ部に順次書き込む。
Description
【０００１】
【産業上の技術分野】この発明は、ＲＯＭに書き込まれ
ているデータの内容を、ＩＣテスタの期待値パタンとし
てＩＣテスタに取り込むための書き込み装置についての
ものである。
ているデータの内容を、ＩＣテスタの期待値パタンとし
てＩＣテスタに取り込むための書き込み装置についての
ものである。
【０００２】
【従来技術】一般に、ＩＣテスタによるＲＯＭの試験
は、被測定用のＲＯＭデバイスに特定のアドレスを与
え、そのアドレスに対応して出力したデータをあらかじ
めＩＣテスタのパタンメモリに記憶してある期待値デー
タと比較して、良・不良を判定することにより行われ
る。したがって、被測定ＲＯＭの良・不良を判定する前
に、あらかじめパタンメモリに期待値データを書き込む
必要がある。
は、被測定用のＲＯＭデバイスに特定のアドレスを与
え、そのアドレスに対応して出力したデータをあらかじ
めＩＣテスタのパタンメモリに記憶してある期待値デー
タと比較して、良・不良を判定することにより行われ
る。したがって、被測定ＲＯＭの良・不良を判定する前
に、あらかじめパタンメモリに期待値データを書き込む
必要がある。
【０００３】次に、従来技術によるパタンメモリへの期
待値パタン書き込み装置の構成を図７に示す。図７の１
０はＲＯＭデバイス、１１はデータ処理部、１２はフェ
イルメモリ、１３はパタンメモリである。ＲＯＭデバイ
ス１０はパタンメモリ１３に期待値パタンとして書き込
まれる基準のデータが格納されている。図７のデータ処
理部１１とフェイルメモリ１２とパタンメモリ１３で期
待値パタン書き込み装置を構成する。
待値パタン書き込み装置の構成を図７に示す。図７の１
０はＲＯＭデバイス、１１はデータ処理部、１２はフェ
イルメモリ、１３はパタンメモリである。ＲＯＭデバイ
ス１０はパタンメモリ１３に期待値パタンとして書き込
まれる基準のデータが格納されている。図７のデータ処
理部１１とフェイルメモリ１２とパタンメモリ１３で期
待値パタン書き込み装置を構成する。
【０００４】次に、パタンメモリ１３の内部を説明する
構成図を図８に示し、パタンメモリに期待値パタンを書
き込む動作を図７を参照して説明する。図８で、パタン
メモリ１３はパタンメモリアドレスとそれに対応するＲ
ＯＭ用アドレスおよびＲＯＭ用データ部で構成されてい
る。図８では、ＲＯＭデバイス１０のＲＯＭ用アドレス
は１６ビット、データ部は８ビットで構成した例を示し
ており、初期状態では、パタンメモリ１３のデータ部の
データは「０」が格納されている。
構成図を図８に示し、パタンメモリに期待値パタンを書
き込む動作を図７を参照して説明する。図８で、パタン
メモリ１３はパタンメモリアドレスとそれに対応するＲ
ＯＭ用アドレスおよびＲＯＭ用データ部で構成されてい
る。図８では、ＲＯＭデバイス１０のＲＯＭ用アドレス
は１６ビット、データ部は８ビットで構成した例を示し
ており、初期状態では、パタンメモリ１３のデータ部の
データは「０」が格納されている。
【０００５】パタンメモリ１３はパタンメモリアドレス
を入力されると、パタンメモリアドレスに対応して格納
されているＲＯＭ用アドレスを出力する。基準のデータ
が格納されたＲＯＭデバイス１０は、パタンメモリ１３
により与えられるＲＯＭ用アドレスに応じたデータを出
力する。ＲＯＭデバイス１０のすべての出力データは、
専用プログラムによりフェイルメモリ１２にいったん書
き込まれる。フェイルメモリ１２への書き込み動作は、
特開昭58-57698号公報にも記載されている。
を入力されると、パタンメモリアドレスに対応して格納
されているＲＯＭ用アドレスを出力する。基準のデータ
が格納されたＲＯＭデバイス１０は、パタンメモリ１３
により与えられるＲＯＭ用アドレスに応じたデータを出
力する。ＲＯＭデバイス１０のすべての出力データは、
専用プログラムによりフェイルメモリ１２にいったん書
き込まれる。フェイルメモリ１２への書き込み動作は、
特開昭58-57698号公報にも記載されている。
【０００６】次に、データ処理部１１は内部機能として
備えられているフェイルメモリ読み込み制御を実行して
フェイルメモリ１２に書き込まれたデータをアドレスご
とに読みだし、同様に内部機能として備えられているパ
タンメモリ書き込み制御を実行してフェイルメモリ１２
内のデータを処理し、フェイルメモリ１２内のすべての
データを図８のパタンメモリ１３のＲＯＭ用データ部に
アドレスごとに書き込む。以上の動作により、ＲＯＭデ
バイス１０内の基準データはＲＯＭ試験用の期待値パタ
ンとしてパタンメモリ１３に格納される。
備えられているフェイルメモリ読み込み制御を実行して
フェイルメモリ１２に書き込まれたデータをアドレスご
とに読みだし、同様に内部機能として備えられているパ
タンメモリ書き込み制御を実行してフェイルメモリ１２
内のデータを処理し、フェイルメモリ１２内のすべての
データを図８のパタンメモリ１３のＲＯＭ用データ部に
アドレスごとに書き込む。以上の動作により、ＲＯＭデ
バイス１０内の基準データはＲＯＭ試験用の期待値パタ
ンとしてパタンメモリ１３に格納される。
【０００７】
【発明が解決しようとする課題】図７の構成では、パタ
ンメモリ１３に基準のＲＯＭデバイス１０のデータを書
き込むために、ＲＯＭデバイス１０と同等の容量のフェ
イルメモリ１２が必要であり、ＲＯＭデバイス１０から
フェイルメモリ１２にデータを書き込むための専用プロ
グラムが必要となるという問題がある。
ンメモリ１３に基準のＲＯＭデバイス１０のデータを書
き込むために、ＲＯＭデバイス１０と同等の容量のフェ
イルメモリ１２が必要であり、ＲＯＭデバイス１０から
フェイルメモリ１２にデータを書き込むための専用プロ
グラムが必要となるという問題がある。
【０００８】この発明は、フェイルメモリを使用するこ
となく、パタンメモリにＲＯＭデバイスから基準のデー
タを書き込むパタンメモリへの期待値パタン書き込み装
置の提供を目的とする。
となく、パタンメモリにＲＯＭデバイスから基準のデー
タを書き込むパタンメモリへの期待値パタン書き込み装
置の提供を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するた
め、この発明は、基準データをアドレスごとに格納した
ＲＯＭデバイス１０と、ＲＯＭデバイス１０の出力デー
タを入力とし、ＤＣ電圧測定を行い、基準レベルと比較
するＤＣ測定部２と、ＤＣ測定部２の出力を入力とし、
基準レベルとの比較結果による判定結果を書き込むフェ
イルレジスタ１Ａを備えるデータ処理部１と、パタンメ
モリアドレスを入力とし、ＲＯＭデバイス１０にアドレ
スを順次設定するとともに、データ処理部１の出力を入
力とするパタンメモリ３を備え、データ処理部１はフェ
イルレジスタ１Ａのデータをパタンメモリ３にアドレス
ごとに順次書き込む。具体的には、基準データをアドレ
スごとに格納したＲＯＭデバイス１０と、ＲＯＭデバイ
ス１０の１アドレスの各ビットの出力を入力とし、電圧
を測定する複数のＤＣ電圧測定器と、基準レベルを第１
の入力とし、前記複数の電圧測定器の出力をそれぞれ第
２の入力とし比較するＤＣ電圧測定器と同数の複数の比
較器とを備え、ＤＣ電圧測定を行い基準レベルと比較す
るＤＣ測定部２と、１アドレス分のビット数をもち、Ｄ
Ｃ測定部２の出力を入力とし、前記複数の比較器による
基準レベルとの比較結果を判定結果としてそれぞれ各ビ
ットに書き込むフェイルレジスタ１Ａを備えるデータ処
理部１と、パタンメモリアドレスごとにＲＯＭ用アドレ
ス部とＲＯＭ用データ部を備え、パタンメモリアドレス
を入力とし、ＲＯＭデバイス１０にＲＯＭ用アドレスを
順次設定するとともに、データ処理部１の出力をＲＯＭ
用データ部に格納するパタンメモリ３を備え、データ処
理部１はフェイルレジスタ１Ａのデータをパタンメモリ
３のパタンメモリアドレスにより設定されたＲＯＭ用ア
ドレス内のＲＯＭ用データ部にデータバスを介して順次
書き込む。さらに、ＲＯＭデバイス１０の１アドレスの
各ビットの出力を入力とし、測定するテストビットを設
定するテストビット設定部４Ａと、テストビット設定部
４Ａにより選択された特定ビットのデータを入力とし、
電圧を測定するＤＣ電圧測定器４Ｂと、基準レベルを第
１の入力とし、ＤＣ電圧測定器４Ｂの出力を第２の入力
とし比較する比較器４Ｃと、比較器４Ｃの出力を入力と
し、比較器４Ｃによる基準レベルとの比較結果を判定結
果として演算を行う変数演算処理部４Ｄを備えるＤＣ測
定部４と、１アドレス分のビット数をもち、ＤＣ測定部
２の出力データを各ビットに順次書き込むフェイルレジ
スタ１Ａを備えるデータ処理部１と、パタンメモリアド
レスごとにＲＯＭ用アドレス部とＲＯＭ用データ部を備
え、パタンメモリアドレスを入力とし、ＲＯＭデバイス
１０にＲＯＭ用アドレスを順次設定するとともに、デー
タ処理部１の出力をＲＯＭ用データ部に格納するパタン
メモリ３を備え、ＤＣ測定部４の変数演算処理部４Ｄは
フェイルレジスタ１Ａのデータビットごとに重み付けし
た値を設定し、テストビット設定部４Ａに設定されたビ
ットに応じた重み付け値を比較器４Ｃの出力に乗算して
データを書き込むフェイルレジスタ１Ａのビットを求
め、データ処理部１は変数演算処理部４Ｄにより順次書
き込まれたフェイルレジスタ１Ａのデータを、パタンメ
モリ３のパタンメモリアドレスにより設定されたＲＯＭ
用アドレス内のＲＯＭ用データ部にデータバスを介して
順次書き込む。
め、この発明は、基準データをアドレスごとに格納した
ＲＯＭデバイス１０と、ＲＯＭデバイス１０の出力デー
タを入力とし、ＤＣ電圧測定を行い、基準レベルと比較
するＤＣ測定部２と、ＤＣ測定部２の出力を入力とし、
基準レベルとの比較結果による判定結果を書き込むフェ
イルレジスタ１Ａを備えるデータ処理部１と、パタンメ
モリアドレスを入力とし、ＲＯＭデバイス１０にアドレ
スを順次設定するとともに、データ処理部１の出力を入
力とするパタンメモリ３を備え、データ処理部１はフェ
イルレジスタ１Ａのデータをパタンメモリ３にアドレス
ごとに順次書き込む。具体的には、基準データをアドレ
スごとに格納したＲＯＭデバイス１０と、ＲＯＭデバイ
ス１０の１アドレスの各ビットの出力を入力とし、電圧
を測定する複数のＤＣ電圧測定器と、基準レベルを第１
の入力とし、前記複数の電圧測定器の出力をそれぞれ第
２の入力とし比較するＤＣ電圧測定器と同数の複数の比
較器とを備え、ＤＣ電圧測定を行い基準レベルと比較す
るＤＣ測定部２と、１アドレス分のビット数をもち、Ｄ
Ｃ測定部２の出力を入力とし、前記複数の比較器による
基準レベルとの比較結果を判定結果としてそれぞれ各ビ
ットに書き込むフェイルレジスタ１Ａを備えるデータ処
理部１と、パタンメモリアドレスごとにＲＯＭ用アドレ
ス部とＲＯＭ用データ部を備え、パタンメモリアドレス
を入力とし、ＲＯＭデバイス１０にＲＯＭ用アドレスを
順次設定するとともに、データ処理部１の出力をＲＯＭ
用データ部に格納するパタンメモリ３を備え、データ処
理部１はフェイルレジスタ１Ａのデータをパタンメモリ
３のパタンメモリアドレスにより設定されたＲＯＭ用ア
ドレス内のＲＯＭ用データ部にデータバスを介して順次
書き込む。さらに、ＲＯＭデバイス１０の１アドレスの
各ビットの出力を入力とし、測定するテストビットを設
定するテストビット設定部４Ａと、テストビット設定部
４Ａにより選択された特定ビットのデータを入力とし、
電圧を測定するＤＣ電圧測定器４Ｂと、基準レベルを第
１の入力とし、ＤＣ電圧測定器４Ｂの出力を第２の入力
とし比較する比較器４Ｃと、比較器４Ｃの出力を入力と
し、比較器４Ｃによる基準レベルとの比較結果を判定結
果として演算を行う変数演算処理部４Ｄを備えるＤＣ測
定部４と、１アドレス分のビット数をもち、ＤＣ測定部
２の出力データを各ビットに順次書き込むフェイルレジ
スタ１Ａを備えるデータ処理部１と、パタンメモリアド
レスごとにＲＯＭ用アドレス部とＲＯＭ用データ部を備
え、パタンメモリアドレスを入力とし、ＲＯＭデバイス
１０にＲＯＭ用アドレスを順次設定するとともに、デー
タ処理部１の出力をＲＯＭ用データ部に格納するパタン
メモリ３を備え、ＤＣ測定部４の変数演算処理部４Ｄは
フェイルレジスタ１Ａのデータビットごとに重み付けし
た値を設定し、テストビット設定部４Ａに設定されたビ
ットに応じた重み付け値を比較器４Ｃの出力に乗算して
データを書き込むフェイルレジスタ１Ａのビットを求
め、データ処理部１は変数演算処理部４Ｄにより順次書
き込まれたフェイルレジスタ１Ａのデータを、パタンメ
モリ３のパタンメモリアドレスにより設定されたＲＯＭ
用アドレス内のＲＯＭ用データ部にデータバスを介して
順次書き込む。
【００１０】
【作用】次に、この発明によるパタンメモリへの期待値
データ書き込み装置の構成を図１に示す。図１の１はデ
ータ処理部、２はＤＣ測定部、３はパタンメモリ、１０
はＲＯＭデバイスである。図１で、データ処理部１はフ
ェイルレジスタ１Ａを備え、データ処理部１とＤＣ測定
部２とパタンメモリ３で期待値データ書き込み装置を構
成する。パタンメモリ３は図７のパタンメモリ１３と同
様に図８に示す構成である。
データ書き込み装置の構成を図１に示す。図１の１はデ
ータ処理部、２はＤＣ測定部、３はパタンメモリ、１０
はＲＯＭデバイスである。図１で、データ処理部１はフ
ェイルレジスタ１Ａを備え、データ処理部１とＤＣ測定
部２とパタンメモリ３で期待値データ書き込み装置を構
成する。パタンメモリ３は図７のパタンメモリ１３と同
様に図８に示す構成である。
【００１１】図１で、パタンメモリ３はパタンメモリア
ドレスを入力されると、パタンメモリアドレスに対応し
て格納されているＲＯＭ用アドレスを出力する。基準の
データが格納されているＲＯＭデバイス１０は、パタン
メモリ３により与えられるＲＯＭ用アドレスに応じたデ
ータを出力する。出力されたデータはＤＣ測定部２でＤ
Ｃ測定が行われ、ＤＣ測定の結果がデータ処理部１のフ
ェイルレジスタ１Ａに入力される。フェイルレジスタ１
Ａに入力したデータはデータの処理が行われ、パタンメ
モリ３のアドレスに順次対応して格納される。以下、Ｒ
ＯＭデバイス１０の最終アドレスに達するまで、同様の
処理を繰り返す。
ドレスを入力されると、パタンメモリアドレスに対応し
て格納されているＲＯＭ用アドレスを出力する。基準の
データが格納されているＲＯＭデバイス１０は、パタン
メモリ３により与えられるＲＯＭ用アドレスに応じたデ
ータを出力する。出力されたデータはＤＣ測定部２でＤ
Ｃ測定が行われ、ＤＣ測定の結果がデータ処理部１のフ
ェイルレジスタ１Ａに入力される。フェイルレジスタ１
Ａに入力したデータはデータの処理が行われ、パタンメ
モリ３のアドレスに順次対応して格納される。以下、Ｒ
ＯＭデバイス１０の最終アドレスに達するまで、同様の
処理を繰り返す。
【００１２】次に、図１の期待値パタン書き込み装置の
具体的な構成例を図２に示す。図２の２Ａ〜２ＨはＤＣ
電圧測定器、３はパタンメモリ、１０はＲＯＭデバイ
ス、２０Ａ〜２０Ｈは比較器である。ＤＣ電圧測定器２
Ａ〜２Ｈと比較器２０Ａ〜２０Ｈで図１のＤＣ測定部２
を構成する。
具体的な構成例を図２に示す。図２の２Ａ〜２ＨはＤＣ
電圧測定器、３はパタンメモリ、１０はＲＯＭデバイ
ス、２０Ａ〜２０Ｈは比較器である。ＤＣ電圧測定器２
Ａ〜２Ｈと比較器２０Ａ〜２０Ｈで図１のＤＣ測定部２
を構成する。
【００１３】図２では、ＲＯＭデバイス１０は図８に示
すようにアドレスが１６ビットでデータが８ビットの構
成なので、ＤＣ測定部２のＤＣ電圧測定器と比較器は８
個づつ備えられているが、この数はＲＯＭデバイス１０
のデータビット数に応じて変化する。
すようにアドレスが１６ビットでデータが８ビットの構
成なので、ＤＣ測定部２のＤＣ電圧測定器と比較器は８
個づつ備えられているが、この数はＲＯＭデバイス１０
のデータビット数に応じて変化する。
【００１４】比較器２０Ａ〜２０Ｈの出力はそれぞれフ
ェイルレジスタＤ0 〜Ｄ7 に入力する。フェイルレジス
タ１Ａの出力はデータバスを介してパタンメモリ３に書
き込まれる。
ェイルレジスタＤ0 〜Ｄ7 に入力する。フェイルレジス
タ１Ａの出力はデータバスを介してパタンメモリ３に書
き込まれる。
【００１５】次に、パタンメモリに期待値パタンを書き
込む動作のフローチャートを図３に示す。図３のステッ
プ３１では、ＲＯＭデバイス１０に対するスタートアド
レスの指定やアドレス区間の指定などの初期設定を行
う。ステップ３２で、パタンメモリ３がＲＯＭデバイス
１０にアドレスを与えることにより、ＲＯＭデバイス１
０がアドレスに応じたデータを出力する。
込む動作のフローチャートを図３に示す。図３のステッ
プ３１では、ＲＯＭデバイス１０に対するスタートアド
レスの指定やアドレス区間の指定などの初期設定を行
う。ステップ３２で、パタンメモリ３がＲＯＭデバイス
１０にアドレスを与えることにより、ＲＯＭデバイス１
０がアドレスに応じたデータを出力する。
【００１６】次に、ステップ３３で、期待値パタン書き
込み装置内のＤＣ測定部２はＲＯＭデバイス１０からの
８ビットのデータを入力してビットごとにＤＣ測定し、
ステップ３４でデータ処理部１のフェイルレジスタ１Ａ
はＤＣ測定の結果をビットごとに書き込む。次に、ステ
ップ３５でフェイルレジスタ１Ａのデータをパタンメモ
リ３の対応するアドレスに書き込む。
込み装置内のＤＣ測定部２はＲＯＭデバイス１０からの
８ビットのデータを入力してビットごとにＤＣ測定し、
ステップ３４でデータ処理部１のフェイルレジスタ１Ａ
はＤＣ測定の結果をビットごとに書き込む。次に、ステ
ップ３５でフェイルレジスタ１Ａのデータをパタンメモ
リ３の対応するアドレスに書き込む。
【００１７】次に、ステップ３６でＲＯＭデバイス１０
に与えられたアドレスが最終アドレスかどうかを確認
し、最終アドレスであれば処理を終了し、最終アドレス
でなければ、ステップ３７で次のアドレスを指定してス
テップ３２からの処理を繰り返す。以上の動作により、
パタンメモリ３はアドレスごとにＲＯＭデバイス１０の
データがＤＣ測定され、順次書き込まれる。
に与えられたアドレスが最終アドレスかどうかを確認
し、最終アドレスであれば処理を終了し、最終アドレス
でなければ、ステップ３７で次のアドレスを指定してス
テップ３２からの処理を繰り返す。以上の動作により、
パタンメモリ３はアドレスごとにＲＯＭデバイス１０の
データがＤＣ測定され、順次書き込まれる。
【００１８】次に、この発明による具体的な動作例を図
２を参照して説明する。図２で、パタンメモリ３にパタ
ンメモリアドレスを与えると、パタンメモリ３は内部に
格納されているＲＯＭデバイス用のアドレスをＲＯＭデ
バイス１０に与え、そのアドレスに対応した８ビットの
データがＤＣ測定部２のＤＣ電圧測定器２Ａ〜２Ｈにそ
れぞれ入力される。ＤＣ電圧測定器２Ａ〜２Ｈはそれぞ
れ電圧を測定し、基準レベルを一方の入力とする比較器
２０Ａ〜２０Ｈにそれぞれ入力して比較する。
２を参照して説明する。図２で、パタンメモリ３にパタ
ンメモリアドレスを与えると、パタンメモリ３は内部に
格納されているＲＯＭデバイス用のアドレスをＲＯＭデ
バイス１０に与え、そのアドレスに対応した８ビットの
データがＤＣ測定部２のＤＣ電圧測定器２Ａ〜２Ｈにそ
れぞれ入力される。ＤＣ電圧測定器２Ａ〜２Ｈはそれぞ
れ電圧を測定し、基準レベルを一方の入力とする比較器
２０Ａ〜２０Ｈにそれぞれ入力して比較する。
【００１９】ここで、ＤＣ電圧測定器２Ａ〜２Ｈの測定
結果の出力が基準レベルよりも高い場合はフェイル
「１」、測定結果が低い場合はパス「０」としてフェイ
ルレジスタ１Ａにセットする。これを読みとり、１アド
レス分のＲＯＭ出力データとして、図８に示すパタンメ
モリ３で指定されたアドレスのデータ部に書き込む。以
上の処理を順次全アドレス区間繰り返し実行することに
より、ＲＯＭアドレス１０に対応した期待値パタンをパ
タンメモリ３に格納する。
結果の出力が基準レベルよりも高い場合はフェイル
「１」、測定結果が低い場合はパス「０」としてフェイ
ルレジスタ１Ａにセットする。これを読みとり、１アド
レス分のＲＯＭ出力データとして、図８に示すパタンメ
モリ３で指定されたアドレスのデータ部に書き込む。以
上の処理を順次全アドレス区間繰り返し実行することに
より、ＲＯＭアドレス１０に対応した期待値パタンをパ
タンメモリ３に格納する。
【００２０】次に、他の実施例による期待値パタン書き
込み装置の構成を図４に示す。図４の４Ａはテストビッ
ト設定部、４ＢはＤＣ電圧測定器、４Ｃは比較器、４Ｄ
は変数演算処理部であり、他は図２と同じである。図４
の４Ａ〜４ＤでＤＣ測定部４を構成する。
込み装置の構成を図４に示す。図４の４Ａはテストビッ
ト設定部、４ＢはＤＣ電圧測定器、４Ｃは比較器、４Ｄ
は変数演算処理部であり、他は図２と同じである。図４
の４Ａ〜４ＤでＤＣ測定部４を構成する。
【００２１】図４で、ＲＯＭデバイス１０の各ビットの
出力はＤＣ測定部４のテストビット設定部４Ａに入力す
る。テストビット設定部４Ａはあらかじめ設定された１
つのビットの出力をＤＣ電圧測定器４Ｂに入力する。Ｄ
Ｃ電圧測定器４Ｂはテストビット設定部４Ａで設定され
たビットの電圧値を測定し、比較器４Ｃで基準レベルと
比較してパス・フェイルを判定する。
出力はＤＣ測定部４のテストビット設定部４Ａに入力す
る。テストビット設定部４Ａはあらかじめ設定された１
つのビットの出力をＤＣ電圧測定器４Ｂに入力する。Ｄ
Ｃ電圧測定器４Ｂはテストビット設定部４Ａで設定され
たビットの電圧値を測定し、比較器４Ｃで基準レベルと
比較してパス・フェイルを判定する。
【００２２】変数演算処理部４Ｄは比較器４Ｃの判定が
フェイルの時に、テストビット設定部４Ａに設定された
ビットに応じたフェイルレジスタ１Ａのビットに判定結
果を格納するための演算を行う。変数演算処理部４Ｄで
は、図６に示すようにフェイルレジスタ１Ａのデータビ
ットごとに重み付けをし、テストビット設定部４Ａに設
定されたＲＯＭデバイス１０のビットに応じてフェイル
レジスタ１Ａのデータビットに対応する重み付けの値を
判定結果に乗算することにより、フェイルレジスタ１Ａ
に書き込むビットを決定してデータを保持する。フェイ
ルレジスタ１Ａは変数演算処理部４Ｄにより得られたビ
ットに判定結果を書き込む。
フェイルの時に、テストビット設定部４Ａに設定された
ビットに応じたフェイルレジスタ１Ａのビットに判定結
果を格納するための演算を行う。変数演算処理部４Ｄで
は、図６に示すようにフェイルレジスタ１Ａのデータビ
ットごとに重み付けをし、テストビット設定部４Ａに設
定されたＲＯＭデバイス１０のビットに応じてフェイル
レジスタ１Ａのデータビットに対応する重み付けの値を
判定結果に乗算することにより、フェイルレジスタ１Ａ
に書き込むビットを決定してデータを保持する。フェイ
ルレジスタ１Ａは変数演算処理部４Ｄにより得られたビ
ットに判定結果を書き込む。
【００２３】次に、図４のＤＣ測定部４を備えた期待値
パタン書き込み装置の動作のフローチャートを図５に示
す。図５のステップ４１・ステップ４２は図３のステッ
プ３１・ステップ３２と同じである。
パタン書き込み装置の動作のフローチャートを図５に示
す。図５のステップ４１・ステップ４２は図３のステッ
プ３１・ステップ３２と同じである。
【００２４】図５のステップ４３で図４のテストビット
設定部４Ａのテストビットを初期化する。次に、ステッ
プ４４でＲＯＭデバイス１０のデータのどのビットの測
定を行うかをテストビット設定部４Ａにより設定する。
次に、ステップ４５で設定されたビットの出力をＤＣ電
圧測定器４Ｂで測定する。
設定部４Ａのテストビットを初期化する。次に、ステッ
プ４４でＲＯＭデバイス１０のデータのどのビットの測
定を行うかをテストビット設定部４Ａにより設定する。
次に、ステップ４５で設定されたビットの出力をＤＣ電
圧測定器４Ｂで測定する。
【００２５】ステップ４６で、ＤＣ電圧測定器４Ｂによ
る測定結果を比較器４Ｃに与えられる基準レベルと比較
し、パスかフェイルかを判定する。次にステップ４７
で、ステップ４６の判定結果がフェイルであれば、テス
トビット設定部４Ａにより設定されたビットに対応する
フェイルレジスタ１Ａのビットに格納するための演算を
行ってデータを保持し、ステップ４６の判定結果がパス
であればステップ４８に進む。
る測定結果を比較器４Ｃに与えられる基準レベルと比較
し、パスかフェイルかを判定する。次にステップ４７
で、ステップ４６の判定結果がフェイルであれば、テス
トビット設定部４Ａにより設定されたビットに対応する
フェイルレジスタ１Ａのビットに格納するための演算を
行ってデータを保持し、ステップ４６の判定結果がパス
であればステップ４８に進む。
【００２６】次に、ステップ４８では、テストビット設
定部４Ａで設定され、ＤＣ測定の行われたビットが最終
ビットかどうか判定する。図４では、フェイルレジスタ
１ＡはＤ0 〜Ｄ7 の８ビットの構成なので、ビットＤ7
かどうかを判定する。最終ビットでなければ、ステップ
４９で次のビットを指定してステップ４４からの処理を
繰り返し、最終ビットであればフェイルメモリ１Ａにデ
ータを書き込む。次に、ステップ５１で、アドレスがス
テップ４１で設定した最終アドレスかどうかを判定し、
最終アドレスでなければステップ５２で次のアドレスを
指定してステップ４２からの処理を繰り返し、最終アド
レスであれば処理を終了する。
定部４Ａで設定され、ＤＣ測定の行われたビットが最終
ビットかどうか判定する。図４では、フェイルレジスタ
１ＡはＤ0 〜Ｄ7 の８ビットの構成なので、ビットＤ7
かどうかを判定する。最終ビットでなければ、ステップ
４９で次のビットを指定してステップ４４からの処理を
繰り返し、最終ビットであればフェイルメモリ１Ａにデ
ータを書き込む。次に、ステップ５１で、アドレスがス
テップ４１で設定した最終アドレスかどうかを判定し、
最終アドレスでなければステップ５２で次のアドレスを
指定してステップ４２からの処理を繰り返し、最終アド
レスであれば処理を終了する。
【００２７】
【発明の効果】この発明によれば、ＲＯＭデバイスに格
納された基準データをＤＣ測定部で測定し、フェイルレ
ジスタに格納したデータをソフト処理で読み込むことに
よりパタンメモリに期待値パタンを書き込むので、大容
量のフェイルメモリを使用することなく、また、ＲＯＭ
デバイスからフェイルメモリにデータを書き込むための
専用プログラムを使用する事なく、パタンメモリに期待
値パタンを書き込むことができる。
納された基準データをＤＣ測定部で測定し、フェイルレ
ジスタに格納したデータをソフト処理で読み込むことに
よりパタンメモリに期待値パタンを書き込むので、大容
量のフェイルメモリを使用することなく、また、ＲＯＭ
デバイスからフェイルメモリにデータを書き込むための
専用プログラムを使用する事なく、パタンメモリに期待
値パタンを書き込むことができる。
【図１】この発明による期待値パタン書き込み装置の構
成図である。
成図である。
【図２】図１のＤＣ測定部２の実施例の構成図である。
【図３】図１の動作を説明するフローチャートである。
【図４】この発明によるＤＣ測定部の他の実施例の構成
図である。
図である。
【図５】図４の動作を説明するフローチャートである。
【図６】フェイルレジスタ１Ａのデータビットごとの重
み付けを示す図である。
み付けを示す図である。
【図７】従来技術による期待値パタン書き込み装置の構
成図である。
成図である。
【図８】パタンメモリのアドレスと初期パタンの内容を
示す説明図である。
示す説明図である。
１ データ処理部 ２ ＤＣ測定部 ３ パタンメモリ ４ ＤＣ測定部 １０ ＲＯＭデバイス １１ データ処理部 １２ フェイルメモリ １３ パタンメモリ
Claims (3)
- 【請求項１】 基準データをアドレスごとに格納したＲ
ＯＭデバイス(10)と、 ＲＯＭデバイス(10)の出力データを入力とし、ＤＣ電圧
測定を行い、基準レベルと比較するＤＣ測定部(2) と、 ＤＣ測定部(2) の出力を入力とし、基準レベルとの比較
結果による判定結果を書き込むフェイルレジスタ(1A)を
備えるデータ処理部(1) と、 パタンメモリアドレスを入力とし、ＲＯＭデバイス(10)
にアドレスを順次設定するとともに、データ処理部(1)
の出力を入力とするパタンメモリ(3) を備え、 データ処理部(1) はフェイルレジスタ(1A)のデータをパ
タンメモリ(3) にアドレスごとに順次書き込むことを特
徴とするパタンメモリへの期待値パタン書き込み装置。 - 【請求項２】 基準データをアドレスごとに格納したＲ
ＯＭデバイス(10)と、 ＲＯＭデバイス(10)の１アドレスの各ビットの出力を入
力とし、電圧を測定する複数のＤＣ電圧測定器と、基準
レベルを第１の入力とし、前記複数の電圧測定器の出力
をそれぞれ第２の入力とし比較するＤＣ電圧測定器と同
数の複数の比較器とを備え、ＤＣ電圧測定を行い基準レ
ベルと比較するＤＣ測定部(2) と、 １アドレス分のビット数をもち、ＤＣ測定部(2) の出力
を入力とし、前記複数の比較器による基準レベルとの比
較結果を判定結果としてそれぞれ各ビットに書き込むフ
ェイルレジスタ(1A)を備えるデータ処理部(1) と、 パタンメモリアドレスごとにＲＯＭ用アドレス部とＲＯ
Ｍ用データ部を備え、パタンメモリアドレスを入力と
し、ＲＯＭデバイス(10)にＲＯＭ用アドレスを順次設定
するとともに、データ処理部(1) の出力をＲＯＭ用デー
タ部に格納するパタンメモリ(3) を備え、 データ処理部(1) はフェイルレジスタ(1A)のデータをパ
タンメモリ(3) のパタンメモリアドレスにより設定され
たＲＯＭ用アドレス内のＲＯＭ用データ部にデータバス
を介して順次書き込むことを特徴とするパタンメモリへ
の期待値パタン書き込み装置。 - 【請求項３】 基準データをアドレスごとに格納したＲ
ＯＭデバイス(10)と、 ＲＯＭデバイス(10)の１アドレスの各ビットの出力を入
力とし、測定するテストビットを設定するテストビット
設定部(4A)と、テストビット設定部(4A)により選択され
た特定ビットのデータを入力とし、電圧を測定するＤＣ
電圧測定器(4B)と、基準レベルを第１の入力とし、ＤＣ
電圧測定器(4B)の出力を第２の入力とし比較する比較器
(4C)と、比較器(4C)の出力を入力とし、比較器(4C)によ
る基準レベルとの比較結果を判定結果として演算を行う
変数演算処理部(4D)を備えるＤＣ測定部(4) と、 １アドレス分のビット数をもち、ＤＣ測定部(2) の出力
データを各ビットに順次書き込むフェイルレジスタ(1A)
を備えるデータ処理部(1) と、 パタンメモリアドレスごとにＲＯＭ用アドレス部とＲＯ
Ｍ用データ部を備え、パタンメモリアドレスを入力と
し、ＲＯＭデバイス(10)にＲＯＭ用アドレスを順次設定
するとともに、データ処理部(1) の出力をＲＯＭ用デー
タ部に格納するパタンメモリ(3) を備え、 ＤＣ測定部(4) の変数演算処理部(4D)はフェイルレジス
タ(1A)のデータビットごとに重み付けした値を設定し、
テストビット設定部(4A)に設定されたビットに応じた重
み付け値を比較器(4C)の出力に乗算してデータを書き込
むフェイルレジスタ(1A)のビットを求め、データ処理部
(1) は変数演算処理部(4D)により順次書き込まれたフェ
イルレジスタ(1A)のデータを、パタンメモリ(3) のパタ
ンメモリアドレスにより設定されたＲＯＭ用アドレス内
のＲＯＭ用データ部にデータバスを介して順次書き込む
ことを特徴とするパタンメモリへの期待値パタン書き込
み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186278A JPH0829498A (ja) | 1994-07-15 | 1994-07-15 | パタンメモリへの期待値パタン書き込み装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186278A JPH0829498A (ja) | 1994-07-15 | 1994-07-15 | パタンメモリへの期待値パタン書き込み装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0829498A true JPH0829498A (ja) | 1996-02-02 |
Family
ID=16185506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6186278A Pending JPH0829498A (ja) | 1994-07-15 | 1994-07-15 | パタンメモリへの期待値パタン書き込み装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0829498A (ja) |
-
1994
- 1994-07-15 JP JP6186278A patent/JPH0829498A/ja active Pending
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