DE10150370A1 - Apparat und Verfahren zum Testen einer integrierten Halbleiterschaltung - Google Patents

Abstract

Eine Testhilfsvorrichtung (20) mit einem Datenspeicher (66) und einem Analyseabschnitt (69) ist in der Nähe einer Testleiterplatte (10) vorgesehen. Der Datenspeicher ist in zwei Speicherabschnitte (66A, 66B) derart unterteilt, daß, wenn digitale Testdaten in einem Speicherabschnitt gespeichert werden, die digitalen Testdaten, die bereits in dem anderen Speicherabschnitt gespeichert worden sind, zu Analysezwecken geladen werden.

Description

Die vorliegende Erfindung bezieht sich auf einen Apparat und ein Verfahren zum Testen einer integrierten Halbleiterschal­ tung. Insbesondere bezieht sich die vorliegende Erfindung auf einen Apparat zum Testen einer integrierten Halbleiterschal­ tung, die eine Analog/Digitalkonverterschaltung zum Konvertie­ ren eines Analogsignales in ein Digitalsignal oder eine Digi­ tal/Analogkonverterschaltung zum Konvertieren eines Digitalsi­ gnales in ein Analogsignal enthält. Die Erfindung bezieht sich auch besonders auf ein Verfahren zum Testen einer integrierten Halbleiterschaltung, das einen derartigen Apparat benutzt.

Ein Apparat zum Testen einer integrierten Halbleiterschaltung wird ein Testgerät genannt. Kürzlich ist in Beziehung auf ei­ nen System-LSI, der in einer integrierten Einchiphalbleiter­ schaltung (ein Einchip-LSI) verkörpert ist, die aus einer Mehrzahl von funktionssystematisierten Schaltungsmodulen be­ steht, oder in einer integrierten Hybridschaltung (ein Chip­ satz LSI) ausgeführt ist, eine Kombination von Hochleistungs- und Präzisionsdigital- und Analogschaltungen (d. h. ein System- LSI, der ein gemischtes Signal handhabt) rasch verfolgt wor­ den. Selbst in Beziehung auf einen Testapparat zur Benutzung mit einer integrierten Halbleiterschaltung ist die Entwicklung eines Testapparates verfolgt worden, der ein gemischtes Signal handhaben kann. Testgeräthersteller haben Testgeräte vorgese­ hen, die mit integrierten Halbleiterschaltungen kompatibel sind, die ein gemischtes Signal benutzen.

Ein mit einer integrierten Halbleiterschaltung, die ein ge­ mischtes Signal genutzt, kompatibles Testgerät weist die Nei­ gung auf, teuer zu werden in dem Laufe des Sicherstellens der Übereinstimmung mit Hochleistungsspezifikationen. Aus diesem Grund sind Bestrebungen im Gange, ein vorhandenes Testgerät mit niedriger Geschwindigkeit und niedriger Genauigkeit wie­ derzubenutzen, das zum Beispiel für einen Logik-LSI benutzt worden ist, wodurch eine Spitze in dem Preis des Testgerätes vermieden wird.

Ein großes Problem mit solch einem Testapparat besteht in ei­ nem Test für eine Digital/Analogkonverterschaltung (DAC) zum Konvertieren eines Digitalsignales in ein Analogsignal als auch in einem Test für eine Analog/Digitalkonverterschaltung (ADC) zum Konvertieren eines Analogsignales in ein Digitalsi­ gnal. In Verknüpfung mit einer Zunahme der Genauigkeit des Ei­ genschaftstestes ist die Ausführungsform eines Testapparates niedriger Kosten, der mit einer integrierten Halbleiterschal­ tung einschließlich der DAC und der ADAC fertig wird, eine Herausforderung gewesen.

In einer Testumgebung eines allgemeinen Testgerätes sind eine Mehrzahl von DUT-(Vorrichtung unter Test)Leiterplatten (ein­ fach als "DUT-Platten" genannt) und Verbindungsbandvorrichtun­ gen zum Verbinden eines Testgerätes mit einer DUT, wie Kabel an einer Mehrzahl von Punkten entlang eines Meßpfades vorgese­ hen, der sich von der Meßausrüstung in dem Testgerät zu der DUT erstreckt. Der Meßpfad ist lang und sorgt für das Auftre­ ten von Rauschen und einen Abfall der Meßgenauigkeit. Weiter ist das simultane Testen einer Mehrzahl von DUTs ebenfalls schwierig. Eine Begrenzung wird auf die Geschwindigkeit eines Testers niedriger Geschwindigkeit ausgeübt, und somit kann das Testgerät niedriger Geschwindigkeit keinen Test in Echtzeitge­ schwindigkeit ausführen, wodurch die Gefahr einer Zunahme der Zeit gegeben wird, die zum Ausführen eines Massenproduktions­ testens eines System-LSI benötigt wird.

Die Japanische Patentoffenlegungsschrift 316024/1989 be­ schreibt ein Testgerät. Das Testgerät ist mit einer Speicher­ vorrichtung zum Speichern von Umwandlungsdaten an einer Adres­ se ausgerüstet, die durch Eingangsdaten bezeichnet wird, die in eine DAC der Testschaltung eingegeben sind. Ein Analogsi­ gnal, das einer Digital/Analogkonvertierung unterworfen ist, wird an eine ADC eingegeben, und eine Ausgabe von der ADC wird sequentiell in der Speichervorrichtung gespeichert. Nachdem die Konversion aller Eingangsdatensätze beendet worden ist, werden die in der Speichervorrichtung gespeicherten Konver­ sionsdaten sequentiell an ein Testgerät geliefert. Das Testge­ rät vergleicht sequentiell die Eingangsdaten mit den Konver­ sionsdaten, wodurch ein Testergebnis erzeugt wird.

Das Testgerät muß jedoch an die DAC einzugebende Daten, eine zum Speichern der Konversionsdaten in die Speichervorrichtung zu benutzende Adresse und ein Steuersignal liefern. Weiterhin müssen in der Speichervorrichtung gespeicherte Daten an das Testgerät geliefert werden. Weiterhin gibt es die Möglichkeit, daß Rauschen, das in einem langen Meßpfad auftritt, der sich von dem Testgerät zu einer DUT erstreckt, die Genauigkeit der Messung verschlechtert. Weiterhin wird die Mehrzahl der Stift­ elektroniken, die an dem Testgerät vorhanden ist, zum Testen einer einzelnen DUT besetzt, wodurch eine Schwierigkeit bei der gleichzeitigen Messung einer Mehrzahl von DUTs auftritt. Weiterhin ist die Kommunikation zum Übertragen von Konver­ sionsdaten zu dem Testgerät zeitraubend, und Testergebnisse werden nach der Beendigung aller Tests erzeugt. Folglich ist die Verkürzung der Testzeit ebenfalls schwierig.

Es ist die Aufgabe der vorliegenden Erfindung, einen Apparat und ein Verfahren zum Testen einer integrierten Halbleiter­ schaltung vorzusehen, das eine Analog/Digitalkonverterschal­ tung oder eine Digital/Analogkonverterschaltung enthält, wobei die Genauigkeit und die Geschwindigkeit verbessert sind.

Diese Aufgabe wird gelöst durch einen Apparat nach Anspruch 1.

Der Apparat weist eine Testleiterplatte und eine Testhilfsvor­ richtung auf, die in der Nähe der Testleiterplatte vorgesehen ist. Die Testleiterplatte ist so aufgebaut, daß sie ein Signal mit der integrierten Halbleiterschaltung unter Test aus­ tauscht. Die Testhilfsvorrichtung weist einen Datenspeicher zum Speichern von digitalen Testdaten und einen Analyseab­ schnitt zum Analysieren der in dem Datenspeicher gespeicherten Testdaten auf. Die digitalen Testdaten werden von der Ana­ log/Digitalkonverterschaltung ausgegeben oder werden durch Konvertieren der analogen Testdaten, die von dem Digital/Ana­ logkonverterschaltung ausgegeben werden, in ein Digitalsignal konvertiert werden. Der Datenspeicher ist in zwei Speicherab­ schnitte derart unterteilt, daß die digitalen Testdaten, die bereits in dem anderen Speicherabschnitt gespeichert sind, für Analysezwecke geladen werden, wenn digitale Testdaten in einen Speicherabschnitt gespeichert werden.

Die Aufgabe wird auch gelöst durch ein Verfahren nach Anspruch 6.

Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den jeweiligen Unteransprüchen.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung werden er­ sichtlich aus der folgenden Beschreibung von Ausführungsformen der Erfindung anhand der Figuren. Von den Figuren zeigen:

Fig. 1A-1C schematische Bilder, die den Aufbau eines Testapparates zum Testen einer integrierten Halbleiterschaltung gemäß einer ersten Aus­ führungsform der vorliegenden Erfindung zei­ gen;

Fig. 2 ein Blockschaltbild, das den Aufbau einer elektrischen Schaltung zeigt, die in dem Te­ stapparat der ersten Ausführungsform vorge­ sehen ist;

Fig. 3 eine Seitenansicht eines DUT-Abschnittes ei­ nes Testapparates zum Testen einer inte­ grierten Halbleiterschaltung gemäß einer zweiten Ausführungsform;

Fig. 4A-4D den Aufbau eines DUT-Abschnittes eines Gerä­ tes zum Testen einer integrierten Halblei­ terschaltung gemäß einer dritten Ausfüh­ rungsform;

Fig. 5A und 5B einen DUT-Abschnitt eines Testapparates zum Testen einer integrierten Halbleiterschal­ tung gemäß einer vierten Ausführungsform,

Fig. 6 ein Blockschaltbild, das einen Schaltungs­ aufbau eines Apparates zum Testen einer in­ tegrierten Halbleiterschaltung gemäß einer fünften Ausführungsform zeigt;

Fig. 7 ein Blockschaltbild einer Speicher/Analyse­ wechselschaltung;

Fig. 8 ein Flußdiagramm, das einen Wechselvorgang zeigt;

Fig. 9 ein spezielles Testanalyseflußdiagramm, das sich auf Tests für eine integrierte Halblei­ terschaltung bezieht;

Fig. 10 ein Blockschaltbild, das eine Speicher/Ana­ lysewechselschaltung zeigt, die in einem Ap­ parat zum Testen einer integrierten Halblei­ terschaltung gemäß einer sechsten Ausfüh­ rungsform verwendet wird;

Fig. 11 ein Blockschaltbild, das eine Speicher/Ana­ lysewechselschaltung zeigt, die in einem Apparat zum Testen einer integrierten Halb­ leiterschaltung gemäß einer siebten Ausfüh­ rungsform verwendet wird.

Die Erfinder haben bereits in der Japanischen Patentanmeldung 356724/2000 einen Testapparat zum Testen einer integrierten Halbleiterschaltung vorgeschlagen, der die Realisierung einer Messung mit hoher Geschwindigkeit und hoher Genauigkeit bei niedrigen Kosten ermöglicht.

Die vorliegende Erfindung ist gerichtet auf das Vorschlagen eines Testapparates zum Testen einer integrierten Halbleiter­ schaltung, der das Testen einer integrierten Halbleiterschal­ tung mit höherer Geschwindigkeit und größerer Effektivität durch Verbessern des so vorgeschlagenen Testapparates ermög­ licht. Die vorliegende Erfindung bezieht sich auf ein Testver­ fahren zum Testen einer integrierten Halbleiterschaltung, daß das Testen einer integrierten Halbleiterschaltung mit höherer Geschwindigkeit und größerer Effektivität durch die Benutzung des Testapparates ermöglicht.

Fig. 1A bis 1C sind schematische Bilder, die den Aufbau ei­ nes Testapparates zum Testen einer integrierten Halbleiter­ schaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigen. Fig. 1A ist eine Draufsicht einer Testlei­ terplatte (einer DUT-Platte); Fig. 1E ist eine Seitenansicht der Testleiterplatte; und Fig. 1C ist ein schematisches Bild, das den Aufbau einer Testmaschine (Testgerät) zeigt.

Der Testapparat gemäß der ersten Ausführungsform weist eine Testleiterplatte (DUT-Platte) 10, eine Testhilfsvorrichtung 20 und ein Testgerät 40 aufweist.

Bei der ersten Ausführungsform ist die DUT-Platte 10 zum Te­ sten eines gegossenes IC als die integrierte Halbleiterschal­ tung unter Test (DUT) 11 ausgelegt. Ein gegossener IC ist ein integrierter Halbleiterschaltungs-(IC-)Chip, der mit Gießharz derart beschichtet ist, daß ein Mehrzahl von Anschlüssen aus dem Gießharz herausgeführt sind. Der auf der DUT 11 angebrach­ te IC-Chip ist zum Beispiel ein Einchipsystem-LSI des Types vom gemischten Signal. Eine DAC zum Konvertieren eines Digi­ talsignales in ein Analogsignal und eine ADC zum Konvertieren eines Analogsignales in ein Digitalsignal sind innerhalb eines einzelnen Chips vorgesehen. Eine integrierte Hybridschaltung (IC) des gemischten Signaltypes, die eine Mehrzahl auf einer gemeinsamen Leiterplatte angebrachten Chips aufweist, kann ebenfalls als die DUT 11 verwendet werden.

Die Testleiterplatte 10 weist eine DUT-Fassung 12 zum Aufneh­ men von Anschlüssen der DUT 11 auf. Eine Mehrzahl von Verbin­ dungsanschlüssen 13 und ein Cluster von Relaiskondensatoren 14 für Testzwecke sind um die DUT-Fassung 12 vorgesehen.

Ein Testkopf 15 ist unter der Testleiterplatte 10 angeordnet. Der Testkopf 15 weist eine Mehrzahl von Verbindungsstiften 16 auf, die mit der Testleiterplatte 10 zu Verbindungen sind. Si­ gnale, die für einen Test benötigt werden, werden mit der DUT 11 mittels der Verbindungsstifte 16 ausgetauscht.

Eine Testhilfsvorrichtung (BOST-Vorrichtung) 20 ist in der Nä­ he der Testleiterplatte 10 vorgesehen. In der ersten Ausfüh­ rungsform ist die Testhilfsvorrichtung 20 auf einer Test­ hilfsplatte (BOST-Platte) 21 dargestellt. Die BOST-Platte 21 ist auf der DUT-Platte 10 anzubringen. Eine Fassung 17 ist fest auf der DUT-Platte 10 zum Aufnehmen der BOST-Platte 21 vorgesehen. Ein Verbinder 22, der in die Fassung 17 zu passen ist, ist auf einer unteren Oberfläche der BOST-Platte 21 vor­ gesehen, und der Verbinder 22 wird in die Fassung 17 gepaßt. Als Resultat wird die BOST-Platte 21 auf der DUT-Platte 10 ge­ tragen, so daß Signale mit dem Testkopf 15 mittels der Fassung 17 ausgetauscht werden. Das Wort "BOST" in der BOST-Platte 21 steht für abgesetzten Selbsttest (Built-Off-Self-Test). Somit ist die BOST-Platte 21 eine externe Testhilfsvorrichtung (ab­ gesetzte Selbsttestvorrichtung) zum Unterstützen der Test­ schaltung, die bewirkt, daß eine DUT einen eingebauten Selbst­ test darin ausführt ohne Abhängigkeit von dem Testgerät 40. Die BOST-Platte 21 weist einen AD/DA-Meßabschnitt 23, einen Steuerabschnitt 24, einen DSP-Analyseabschnitt 25, einen Spei­ cherabschnitt 26 und einen Stromversorgungsabschnitt 27 auf.

Das Testgerät 40 weist einen Testmustergenerator (hier im fol­ genden einfach ein "TPG" bezeichnet) 41, einen Stromversor­ gungsabschnitt 42 und einen Stiftelektronikabschnitt 43 auf. Das Testgerät 40 liefert eine Versorgungsspannung Vd an die BOST-Platte 21, wodurch Steuersignale 44 mit der BOST-Platte 21 ausgetauscht werden. Die Steuersignale 44 enthalten ein Te­ stanalyseresultatsignal, das von der BOST-Platte 21 zu dem Testgerät 40 gesendet wird, als auch Befehlssignale, die von dem Testgerät 40 zu der BOST-Platte 21 und der DUT-Platte 10 gesendet werden. Die Steuersignale 44, die einen Testanaly­ senummerncode enthalten, der zu der BOST-Platte 21 von dem Testgerät 40 einzugeben ist, werden als Testmustersignale durch den TPG 41, der in den Tester 40 gebaut ist, in Überein­ stimmung mit Testsignalbedingungen erzeugt, die in einem Test­ programm beschrieben sind, wie in dem Fall eines auf einer an­ deren DUT 11 durchgeführten Test. Die Steuersignale 44 werden an die BOST-Platte 21 und die DUT-Platte 10 mittels des Stift­ elektronikabschnittes 43 des Testgerätes 40 geliefert, das ei­ ne Mehrzahl von Signal-I/O-Stifte aufweist. Ein Testanalysere­ sultat (Bestanden/Fehlerinformation), das von der BOST-Platte 21 ausgegeben wird, wird an den Stiftelektronikabschnitt 43 des Testgerätes 40 geliefert. Ein Bestimmungsabschnitt des Stiftelektronikabschnittes 43 holt die Information über das Testanalyseresultat durch Vergleichen mit einem Testmustersi­ gnal und durch Analyse eines Vergleichsresultates.

Fig. 2 ist ein Blockschaltbild, das den Aufbau einer elektri­ schen Schaltung zeigt, die in dem Testapparat gemäß der ersten Ausführungsform vorgesehen ist. Die DUT 11 weist eine Ana­ log/Digitalkonverterschaltung 51 zum Konvertieren eines Ana­ logsignales in ein Digitalsignal und eine Digital/Analogkon­ verterschaltung 52 zum Konvertieren eines Digitalsignales in ein Analogsignal auf.

Die BOST-Platte 21 weist eine Digital/Analogkonverterschaltung 61 für Testzwecke, die ein analoges Testsignal an den ADC 51 der DUT 11 liefert, und eine Analog/Digitalkonverterschaltung 62 für Testzwecke, die eine analoge Testausgabe, die durch die Digital/Analogkonverterschaltung 52 der DUT 11 erzeugt wird, in eine digitale Testausgabe konvertiert. Weiterhin weist die BOST-Platte 21 eine DAC-Eingangsdatenschaltung (DAC-Zähler) 63, eine Datenschreibsteuerschaltung 64, einen Speicheradreß­ zähler von gemessenen Daten 65, einen Speicher von gemessenen Daten 66, eine Referenztaktsignalschaltung 67, eine Taktsi­ gnalgeneratorschaltung 68 und einen DSP-Analyseabschnitt 69 auf. Der DSP-Analyseabschnitt 69 weist einen DSP-Programm-ROM 70 auf.

Die Digital/Analogkonverterschaltung 61, die Analog/Digital­ konverterschaltung 62, die DAC-Eingangsdatenschaltung 63, die Datenschreibsteuerschaltung 64 und der Speicheradreßzähler ge­ messener Daten 65 sind in dem AD/DA-Meßabschnitt 23 enthalten, der in Fig. 1A bis 1C gezeigt ist. Der Speicher gemessener Daten 66 ist in dem Speicherabschnitt 26 enthalten, und der DSP-Analyseabschnitt 69 ist in dem DSP-Analyseabschnitt 25 enthalten.

Mittels solch eines Aufbaues wird ein digitales Testsignal (d. h. Testdaten) in der DAC-Eingangsdatenschaltung 63 gespei­ chert. Gemäß eines Befehles von dem Testgerät 40 werden die Testdaten von der DAC-Eingangsdatenschaltung 63 zu der digi­ tal/Analogkonverterschaltung 52 der DUT 11 und zu der Digi­ tal/Analogkonverterschaltung 61 der BOST-Platte 21 geliefert.

Das digitale Testdatensignal (d. h. Testdaten), die an die Di­ gital/Analogkonverterschaltung 61 geliefert werden, werden in ein analoges Testsignal konvertiert, und das analoge Testsi­ gnal wird an die Analog/Digitalkonverterschaltung 51 gelie­ fert. Die Analog/Digitalkonverterschaltung 51 konvertiert das analoge Testsignal in eine digitale Testausgabe, und die digi­ tale Testausgabe wird zu dem Speicher gemessener Daten 66 ge­ liefert.

Weiterhin werden Testdaten, die direkt zu der Digital/Analog­ konverterschaltung 52 der DUT 11 von der DAC-Eingangsdaten­ schaltung 63 geliefert worden sind, in eine analoge Testausga­ be durch die Digital/Analogkonverterschaltung 52 konvertiert. Die analoge Testausgabe wird in eine digitale Testausgabe mit­ tels der Analog/Digitalkonverterschaltung 62 der BOST-Platte 21 konvertiert. Die digitale Testausgabe wird an den Speicher gemessener Daten 66 geliefert. Der Speicher gemessener Daten 66 speichert sequentiell die digitale Testausgabe an vorbe­ stimmten Adressen, die von der Analog/Digitalkonverterschal­ tung 51 der DUT 11 geliefert sind, und die digitale Testausga­ be, die von der Digital/Analogkonverterschaltung 52 mittels des ADC 62 geliefert ist.

Die Analog/Digitalkonverterschaltung 51 der DUT 11 und die Analog/Digitalkonverterschaltung 62 der BOST-Platte 21 konver­ tieren sequentiell ein Analogsignal in ein Digitalsignal. Je­ desmal, wenn ein einzelnes Digitalsignal ausgegeben wird, ge­ ben sowohl die Analog/Digitalkonverterschaltung 51 als auch die Analog/Digitalkonverterschaltung 62 ein BUSY-Signal (Be­ schäftigt-Signal) aus. Die BUSY-Signale werden an die Daten­ schreibsteuerschaltung 64 geliefert, die auf der BOST-Platte 21 vorgesehen ist. Auf der Grundlage der sogenannten BUSY- Signale schiebt die Datenschreibsteuerschaltung 64 sequentiell die digitalen Testdaten, die sich auf die DAC-Eingangsdaten­ schaltung 63 beziehen, zu den nächsten digitalen Testdaten auf einer Grundlage der eingestellten Daten vor. Weiter wirkt die Datenschreibsteuerschaltung 64 auf den Speicheradreßzähler ge­ messener Daten 65 so ein, daß sequentiell eine Adresse des Speichers gemessener Daten 66 vorgeschoben wird.

Wie oben erwähnt wurde, wird ein Code der digitalen Testdaten, die durch die DUT 11 zu konvertieren sind, auf der Grundlage der BUSY-Signale durch die DAC-Eingangsdatenschaltung 63 vor­ geschoben. Als Resultat des sequentiellen Vorschiebens einer Adresse in dem Speicher gemessener Daten 66, an der die digi­ tale Testausgabe, die von der DUT 11 konvertiert ist, zu spei­ chern ist, führen die ADC 51 und die DAC 52, die in der DUT 11 vorgesehen sind, sequentiell die durch einen Test erforderlich Konversion durch. Die so konvertierten gemessenen Daten werden sequentiell in dem Speicher gemessener Daten 66 gespeichert. In folgenden Prozessen gehen die Konversionstest voran, bis ein Endcode, der durch den DSP-Analyseabschnitt 69 auf der BOST-Platte 61 eingestellt ist, erreicht ist, und die Resultat aller Konversionstests werden in dem Speicher gemessener Daten 66 gespeichert.

Der auf der BOST-Platte 21 vorgesehene DSP-Analyseabschnitt 69 liest die in dem Speicher gemessener Daten 66 gespeicherten Konversionsdaten durch die Benutzung eines in dem DSP-Pro­ gramm-ROM gespeicherten Programmes, wodurch die Konversionsei­ genschaft analysiert wird. Die Analyse enthält das Berechnen eines Analog/Digitalkonversionseigenschaftsparameters, eines Digital/Analogkonversionseigenschaftsparameters, einer diffe­ rentiellen Linearität und eines integralen Nichtlinearitäts­ fehlers. Ein Analyseresultat (Bestanden/Fehlerinformation) wird von der BOST-Platte 21 zu dem Testgerät 40 gesendet, wo­ bei das Testgerät 40 ein Testresultat verarbeitet.

Bei der ersten Ausführungsform ist die BOST-Platte 21 in der Nähe der DUT-Platte 10 vorgesehen und weist die Funktion auf des Bewirkens, daß die Analog/Digitalkonverterschaltung 51 und die Digital/Analogkonverterschaltung 52 der DUT 11 die Konver­ sionstests durchführen. Die Konversionstests können auf der BOST-Platte 21 bewirkt werden. Folglich kann eine Analogmeßsy­ stemleitung, die zwischen der DUT-Platte 10 und der BOST- Platte 21 vorgesehen ist, verkürzt werden, und das Auftreten eines Meßfehlers, der Rauschen zuzuordnen ist, kann ausrei­ chend unterdrückt werden. Somit kann ein Hochpräzisionstest realisiert werden, und ein Test kann mit einer höheren Ge­ schwindigkeit auf der Grundlage eines Signales ausgeführt wer­ den, das zwischen der DUT-Platte 10 und der BOST-Platte 21 ausgetauscht wird, die in der Nachbarschaft davon angeordnet ist. Eine Analogmeßsystemleitung kann von einem Gebiet zwi­ schen der BOST-Platte 21 und dem Testgerät 40 vermieden wer­ den, wodurch die Genauigkeit des Testes vergrößert wird. Nach­ dem benötigte Konversionstests auf der BOST-Platte 21 beendet worden sind, werden die Resultate der Konversionstests zu dem Testgerät 40 gesendet. Somit kann eine Testgeschwindigkeit im Vergleich mit einem Fall erhöht werden, in dem die konvertier­ ten Daten zu dem Testgerät 40 übertragen werden.

Bei der ersten Ausführungsform sind die Konversionstestfunk­ tion der Analog/Digitalkonverterschaltung 51 und die der Digi­ tal/Analogkonverterschaltung 52 der DUT 11 auf der BOST-Platte 21 realisiert. Somit ist es nicht notwendig, eine leistungsfä­ hige Konversionstestfunktion zu dem Testgerät 40 hinzuzufügen. Somit wird eine Zunahme der Kosten des Testgeräts 40 verhin­ dert, wodurch eine Ableitung eines herkömmlichen Testgerätes niedriger Geschwindigkeit zu dem Testapparat ermöglicht wird. Wenn ein Testgerät 40 mit einer speziellen Meßfunktion herzu­ stellen ist, sind Begrenzungen auf die Ausdehnung der Möglich­ keiten der Hardwarekonfiguration eines Testgerätes auferlegt. Weiterhin bringt die Herstellung solch eines Testgerätes 40 Modifikationen des Testgerätes selbst mit sich wodurch eine Gefahr eines Anstieges der Entwicklungskosten auferlegt wird. Bei der ersten Ausführungsform benutzt das Testgerät als Stan­ dardausrüstung ein TPG und Stiftelektroniken, die in einem ge­ wöhnlichen Testgerät vorhanden sind. Aufbau und Steuerung ei­ ner BOST-Platte kann bewirkt werden ohne Einfluß durch die Spezifikationen des Testgerätes oder Beschränkungen. Somit ist die Anwendung des Testapparates auf verschiedene Arten von Testgeräten möglich.

Bei der ersten Ausführungsform wird eine weiter verbesserte Speicher/Analysewechselschaltung 80 zum Ausführen von Konver­ sionstests für die Analog/Digitalkonverterschaltung 51 und die Digital/Analogkonverterschaltung 52 der DUT 11 auf wirksamere Weise und mit höherer Geschwindigkeit verwendet. Fig. 7 ist ein Blockschaltbild der Speicher/Analysewechselschaltung 80.

Wie in Fig. 7 gezeigt ist, besteht der Speicher gemessener Daten 66 aus zwei Speichervorrichtungen; das heißt eine erste Speichervorrichtung 66A und eine zweite Speichervorrichtung 66B. Das erste Speicherelement 66A stellt eine Speicherbank A dar, und das zweite Speicherelement 66B stellt eine Speicher­ bank B dar. Das Schalten zwischen den zwei Speichervorrichtun­ gen 66A und 66B wird mittels dreier Verbindungswechselschal­ tungen 81, 83 und 85 gesteuert. Jede der ersten, der zweiten und der dritten Verbindungswechselschaltung 81, 83 und 85 weist einen A1-Anschluß, einen A2-Anschluß, einen B1-Anschluß, einen B2-Anschluß und einen S-Anschluß auf. Die erste Verbin­ dungswechselschaltung 81 ist eine Datenverbindungswechsel­ schaltung und bewirkt das Schalten zwischen dem Fluß von Daten in Bezug auf die Speichervorrichtung 66A und den Fluß von Da­ ten in Bezug auf die Speichervorrichtung 66B. Der A1-Anschluß der Datenverbindungswechselschaltung 81 ist mit dem DSP-Analy­ seabschnitt 69 verbunden; der A2-Anschluß ist mit dem AD/DA- Meßabschnitt 23 verbunden; der B1-Anschluß ist mit der Spei­ chervorrichtung 66A verbunden; und der B2-Anschluß ist mit der Speichervorrichtung 66B verbunden.

Die erste Wechselschaltung 81 weist zwei Funktionen auf: das heißt eine Wechselfunktion des Lesens der Daten zur Analyse und eine Datenschreibwechselfunktion. Die Wechselfunktion des Lesens der Daten zur Analyse dient zum Verbinden des A1-An­ schlusses, der mit dem DSP-Analyseabschnitt 69 verbunden ist, entweder mit einem B1- oder B2-Anschluß. Die Datenschreibwech­ selfunktion dient zum schaltbaren Verbinden des A2-Anschlus­ ses, der mit dem AD/DA-Meßabschnitt 23 verbunden ist, mit dem B1- oder B2-Anschluß. Die Datenschreibwechselfunktion dient zum schaltbaren Eingeben der digitalen Testdaten, die von dem AD/DA-Meßabschnitt 23 ausgegeben werden, in die Speichervor­ richtung 66A oder 66B. Die Wechselfunktion zum Lesen der Daten zur Analyse dient zum schaltbaren Lesen von Daten von der Speichervorrichtung 66A oder 66B und zum Aufladen der so gele­ senen Daten auf den DSP-Analyseabschnitt 69.

Die zweite Wechselschaltung 83 ist eine Adreßverbindungswech­ selschaltung und weist zwei Funktionen auf: das heißt eine Wechselfunktion des Lesens von Daten zur Analyse und eine Adreßwechselfunktion. Die Wechselfunktion des Lesens der Daten zur Analyse dient zum Verbinden des A1-Anschlusses, der mit dem DSP-Analyseabschnitt 69 verbunden ist, entweder mit dem B1- oder B2-Anschluß. Die Adreßwechselfunktion dient zum schaltbaren Verbinden des A2-Anschlusses, der mit dem Spei­ cheradreßzähler gemessener Daten 65 verbunden ist, mit dem B1- oder B2-Anschluß. Die dritte Wechselschaltung 85 ist eine Le­ se/Schreibtaktverbindungswechselschaltung und weist zwei Funk­ tionen auf: das heißt, eine Lesetaktwechselfunktion und eine Schreibtaktwechselfunktion. Die Lesetaktwechselfunktion dient zum schaltbaren Verbinden des A1-Anschlusses, der mit dem DSP- Analyseanschluß 69 verbunden ist, mit entweder dem B1- oder B2-Anschluß. Die Schalttaktwechselfunktion dient zum schaltba­ ren Verbinden des A2-Anschlusses, der mit der Speichertakt­ schaltung gemessener Daten verbunden ist, mit entweder dem B1- oder dem B2-Anschluß.

Jede der ersten bis dritten Wechselschaltung 81, 83 und 85 wird zwischen einem ersten Verbindungszustand und einem zwei­ ten Verbindungszustand geschaltet. In dem ersten Verbindungs­ zustand sind der A1-Anschluß und der B1-Anschluß miteinander verbunden, und der A2-Anschluß und der B2-Anschluß sind mit­ einander verbunden. In dem zweiten Verbindungszustand sind der Anschluß A1 und der Anschluß B2 miteinander verbunden, und der Anschluß A2 und der Anschluß B1 sind miteinander verbunden. In dem ersten Verbindungszustand verbindet die Datenverbindungs­ wechselschaltung 81 die Speicherbank 66A mit dem DSP-Analyse­ abschnitt 69 und verbindet die Speicherbank 66B mit dem AD/DA- Meßabschnitt 63. In dem ersten Verbindungszustand werden die digitalen Testdaten, die von dem DA/AD-Meßabschnitt 23 ausge­ geben sind, in die Speicherbank 66B geschrieben. Weiter werden die digitalen Testdaten, die bereits in der Speicherbank 66A gespeichert worden sind, gelesen und auf den Analyseabschnitt 69 geladen. Umgekehrt werden in dem zweiten Verbindungszustand die digitalen Testdaten, die von dem DA/AD-Meßabschnitt 23 ausgegeben sind, in die Speicherbank 66A geschrieben, und die digitalen Testdaten, die bereits in der Speicherbank 66B ge­ speichert worden sind, werden gelesen und auf den Analyseab­ schnitt 69 geladen.

In dem ersten Verbindungszustand liefert die Adreßverbindungs­ wechselschaltung 83 die Leseadresse, die von dem DSP-Analyse­ abschnitt 69 ausgegeben ist, an die Speicherbank 66A und lie­ fert die Schreibadresse, die von dem Speicheradreßzähler ge­ messener Daten 65 ausgegeben ist, an die Speicherbank 66B. Weiter liefert in dem ersten Verbindungszustand die Le­ se/Schreibtaktverbindungswechselschaltung 85 das Lesetaktsi­ gnal, das von dem DSP-Analyseabschnitt 69 ausgegeben ist, an die Speicherbank 66A und liefert das Schreibtaktsignal, das von dem Erzeugerabschnitt 68A des Schreibtaktsignales des Da­ tenspeichers gemessener Daten ausgegeben ist, an die Speicher­ bank 66B.

In dem zweiten Verbindungszustand liefert die Adreßverbin­ dungswechselschaltung 83 die Leseadresse, die von dem DSP- Analyseabschnitt 69 ausgegeben ist, an die Speicherbank 66B und liefert die Schreibadresse, die von dem Adreßzähler 65 des Speichers gemessener Daten ausgegeben ist, an die Speicherbank 66A. Weiter liefert in dem zweiten Verbindungszustand die Le­ se/Schreibtaktverbindungswechselschaltung 85 das Lesetaktsi­ gnal, das von dem DSP-Analyseabschnitt 69 ausgegeben ist, an die Speicherbank 66B und liefert das Schreibtaktsignal, das von dem Erzeugerabschnitt 68A des Schreibtaktsignales des Speichers gemessener Daten ausgegeben ist, an die Speicherbank 66A.

Ein Speicherbankwechselsignalerzeugerabschnitt 87 empfängt ein Speicherwechselsignal SKC und ein Taktinsignal SCL von einer Steuerung 89 des Halbleitertestapparates, wodurch ein Spei­ cherbankwechselsignal S5 erzeugt wird. Das Speicherbankwech­ selsignal S5 wird an den S-Anschluß von jeder der ersten bis dritten Wechselschaltung 81, 83 und 85 angelegt. Jedesmal, wenn das Speicherbankwechselsignal S5 ansteigt, schaltet das Speicherbankwechselsignal S5 jede der ersten bis dritten Wech­ selschaltung 81, 83 und 85 zwischen dem ersten und dem zweiten Verbindungszustand. Als Resultat bringt jede der ersten bis dritten Wechselschaltung 81, 83 und 85 die Speicherbank 66A in den ersten oder zweiten Verbindungszustand und bringt die Speicherbank 66B in den zweiten oder ersten Verbindungszu­ stand, auf abwechselnde Weise. Wie in Fig. 8 gezeigt ist, wird die Speicherbank A abwechselnd in einen Meßzustand und einen Analysezustand gebracht, während die Speicherbank B ab­ wechselnd in ein Analysezustand und einen Meßzustand gebracht wird. In dem Meßzustand werden digitale Testdaten, die von der Analog/Digitalkonverterschaltung 51 des AD/DA-Meßabschnittes 23 ausgegeben sind, und digitale Testdaten, die von der Digi­ tal/Analogkonverterschaltung 52 des AD/DA-Meßabschnittes 23 ausgegeben sind, in eine Speicherbank eingegeben. In dem Ana­ lysezustand werden die so gespeicherten digitalen Testdaten auf den DSP-Analyseabschnitt 69 geladen.

Wie in Fig. 8 gezeigt ist, befinden sich in Schritt S1 des ersten Tests 1 die erste bis dritte Wechselschaltung 81, 83 und 85 in dem zweiten Verbindungszustand, in dem die Speicher­ bank 66A in einen Meßzustand gebracht ist. In Schritt S2 wird das Speicherbankwechselsignal SS an die Speicher/Analysewech­ selschaltung 80 geliefert, wodurch das Schalten zwischen den Speicherbänken 66A und 66B bewirkt wird. In Schritt S3 von Test 2, in dem der Verbindungszustand umgekehrt worden ist, sind die erste bis dritte Wechselschaltung 81, 83 und 85 in den ersten Verbindungszustand gebracht. Als Resultat ist die Speicherbank 66A in einen Zustand gebracht, in dem Test 1 zu analysieren ist, und die Speicherbank 66B ist in einen Zustand gebracht, in dem Test 2 zu messen ist. In Schritt S4 wird das Speicherbankwechselsignal SS an die Speicher/Analysewechsel­ schaltung 80 geliefert, wodurch das Schalten zwischen den Speicherbänken 66A und 66B bewirkt wird. In Schritt S5 werden die erste bis dritte Wechselschaltung 81, 83 und 85 wird in den zweiten Verbindungszustand gebracht. Als Resultat geht die Speicherbank 66A in einen Zustand, in dem Test 3 zu messen ist, und die Speicherbank 66B geht in einen Zustand, in dem Test 2 zu analysieren ist. In Schritt S6 wird das Schalten zwischen den Speicherbänken 66A und 66B wieder bewirkt. In Schritt S7 werden die erste bis dritte Wechselschaltung 81, 83 und 85 wieder in den ersten Verbindungszustand gebracht. Als Resultat geht die Speicherbank 66A in einen Zustand, in dem Test 3 zu analysieren ist, und die Speicherbank 66B geht in einen Zustand, in dem Test 4 zu messen ist. In Test 1 bleibt die Speicherbank B leer. Der Grund dafür ist der, daß keine gemessenen Daten in der Speicherbank B am Anfang gespeichert sind, und somit stellen die Leerdaten in der Speicherbank B schließlich dar, daß keine Analysetätigkeit auszuführen ist.

Fig. 9 ist ein spezielles Testanalyseflußdiagramm, das sich auf Test für eine integrierte Halbleiterschaltung gemäß der vorliegenden Erfindung bezieht. Genauer, Fig. 9 ist ein Fluß­ diagramm, daß sich auf Tests für eine integrierte Halbleiter­ schaltung bezieht, die in einem tragbaren Telefon (Handy) zu benutzen ist. Das tragbare Telefon verwendet eine Mehrzahl von integrierten Schaltungen einschließlich von Digital/Analogkon­ verterschaltungen und Analog/Digitalkonverterschaltungen. Bei dem tragbaren Telefon sind sieben Digital/Analogkonverter­ schaltungen 52 in einem DA-Steuerblock vorgesehen. In Fig. 9 sind die sieben Digital/Analogkonverterschaltungen 58 mit DA1 bis DA7 bezeichnet. Das tragbare Telefon weist einen IQ-DA- Block auf, der aus vier Ausgangsschaltungen einschließlich von Digital/Analogkonverterschaltungen besteht. Die vier Ausgangs­ schaltungen sind durch IO, IOBO, QO und QBO bezeichnet. Das tragbare Telefon enthält weiter eine Analog/Digitalkonverter­ schaltung 51, und diese Analog/Digitalkonverterschaltung 51 ist mit AD in Fig. 9 bezeichnet.

Gemäß dem in Fig. 9 bezeichneten Flußdiagramm wird der Start eines Testes für einen DA-Steuerblock (DA1 bis DA7), der in Schritt S10 gezeigt ist, zuerst bewirkt. In dem DA-Steuerblock werden Tests für die sieben Digital/Analogkonverterschaltungen DA1 bis DA7 und die Analyse der Tests durchgeführt. In Schritt S11 wird ein Test (oder eine Messung) von DA1 ausgeführt, und die digitalen Testdatenausgaben von dem DA1 werden entweder in der Speicherbank 66A oder der Speicherbank 66B gespeichert. Verarbeitung bezüglich von Schritten S12 und S13 wird gleich­ zeitig ausgeführt. In Schritt S12 wird ein Test für DA2 durch­ geführt. In Schritt S13 analysiert der DSP-Analyseabschnitt 69 die Meßdaten, die sich auf DA1 beziehen. In Verbindung mit der Analyse der gemessenen Daten empfängt der DSP-Analyseabschnitt 69 zuerst serielle Daten von dem Testgerät 40, wodurch die Analyse gestartet wird. Schließlich überträgt der DSP-Analyse­ abschnitt 69 ein Testresultat zu dem Testgerät 40, wodurch die Analyse beendet ist. Die Verarbeitung bezüglich Schritt S14 und bezüglich S15 werden zusammenlaufend ausgeführt. In Schritt S14 wird ein Test für DA3 durchgeführt. In Schritt S15 werden gemessene Daten bezüglich DA2 analysiert. Ein Test für DA4 wird in Schritt DA16 bewirkt, und eine Analyse der gemes­ senen Daten bezüglich DA3 wird in Schritt S17 ausgeführt, die gleichzeitig ausgeführt werden. Weiter werden ein Test für DA6 und eine Analyse der gemessenen Daten bezüglich DA5 ausge­ führt. In Schritt S18, der in Fig. 9 gezeigt ist, werden ein Test für DA7 und eine Analyse der gemessenen Daten bezüglich DA6 ausgeführt. In Schritt S21, wenn die Analyse der gemesse­ nen Daten bezüglich DA7 bewirkt wird, wird in Schritt S20 ein Leertest für Leerbearbeitung (DUMMY) durchgeführt.

Darauf folgend wird in Schritt S22 in einem I/Q-DA-Blocktest, der in Schritt S22 gezeigt ist (IO, IBO, QO und QBO) begonnen. Der Test dient auch zum Testen von Digital/Analogkonverter­ schaltungen, die in den Ausgangsschaltungen 10, IBO, QO und QBO vorgesehen sind. Wie in dem Fall der vorherigen Tests wird eine parallele Analyseverarbeitung ausgeführt. In Schritt S23 wird ein Test für 10 durchgeführt. Verarbeitung bezüglich von Schritt S24 und Verarbeitung bezüglich von Schritt S25 werden parallel zueinander ausgeführt. In Schritt S24 wird ein Test IBO (d. h. Schreiben von Daten) durchgeführt. In Schritt S25 wird eine Analyse der gemessenen bezüglich 10 (d. h. Lesen von Daten) durchgeführt. Ähnlich wird ein Test für QO in Schritt S26 bewirkt, und eine Analyse der gemessenen Daten bezüglich IBO wird in Schritt S57 bewirkt, die parallel zueinander aus­ geführt werden. Weiter wird ein Test für QBO in Schritt S28 bewirkt, und eine Analyse der gemessenen Daten bezüglich QO wird in Schritt S29 bewirkt, die wiederum gleichzeitig durch­ geführt werden. Darauf folgend wird während des Ablaufes eines Leertests bezüglich Schritt S30 eine Analyse der gemessenen Daten bezüglich QBO durchgeführt, die sich auf Schritt S31 be­ ziehen. Als nächstes wird ein Test für einen AD-Block bezüg­ lich Schritt S32 begonnen. Nachdem ein Test für AD in Schritt S33 ausgeführt worden ist, wird während des Ablaufes eines Leertestes bezüglich Schritt S34 eine Analyse der gemessenen Daten bezüglich AD in Schritt S35 ausgeführt, wodurch die Tests beendet werden.

In den Speicherbänken 66A und 66B, die zwei Speicherorte dar­ stellen, werden ein Test (d. h. Schreiben von Testdaten) und eine Analyse von Testdaten (d. h. Lesen und Aufladen der Test­ daten zu einem Analyseabschnitt) parallel zueinander ausge­ führt, wodurch eine 50%ige Verringerung der Testzeit erzielt wird.

Fig. 3 ist eine Seitenansicht eines DUT-Abschnittes eines Te­ stapparates zum Testen einer integrierten Halbleiterschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfin­ dung. Bei der zweiten Ausführungsform ist die BOST-Platte 21 gemäß der ersten Ausführungsform auf einer oberen Oberfläche der DUT-Platte 10 angeordnet. Selbst in der zweiten Ausfüh­ rungsform ist eine gegossene integrierte Halbleiterschaltung in eine Fassung 12 gepaßt, die auf der DUT-Platte 10 vorgese­ hen ist, und ein Analog/Digitalkonverter 51 und ein Digi­ tal/Analogkonverter 52 werden getestet.

Wie in Fig. 3 gezeigt ist, ist die BOST-Platte 21 auf einer oberen Oberfläche auf der rechten Seite der DUT-Platte 10 an­ gebracht. In diesem Gebiet sind die DUT-Platte 10 und die BOST-Platte 21 miteinander verbunden, und Signale werden mit einem Testkopf 15 ausgetauscht. Die auf der BOST-Platte 21 vorgesehenen Komponenten sind im Layout identisch mit jenen auf der in Fig. 1 gezeigten BOST-Platte 21. Weiter ist die BOST-Vorrichtung 20 identisch im Schaltungsaufbau mit der in Fig. 2 gezeigten.

Fig. 4A bis 4D zeigen den Aufbau eines DUT-Abschnittes ei­ nes Apparates zum Testen einer integrierten Halbleiterschal­ tung gemäß einer dritten Ausführungsform der vorliegenden Er­ findung. Fig. 4A ist eine Draufsicht einer BOST-Platte 21; Fig. 4B ist eine Draufsicht einer BOST-IF-Platte; Fig. 4C ist eine Draufsicht einer DUT-Platte 10A; Fig. 4D ist eine Seitenansicht der BOST-Platte 21A, der BOST-IF-Platte und der DUT-Platte 10A. Bei der dritten Ausführungsform wird eine in­ tegrierte Halbleiterschaltung in der Form eines Wafers als ei­ ne Vorrichtung unter Test benutzt. Die DUT-Platte 10A ist eine Probenkarte und in der Form eines Kreises dargestellt. Eine Mehrzahl von Proben 30, die mit dem Wafer 11A zu verbinden sind, ist auf einer unteren Mitteloberfläche der DUT-Platte 10A vorgesehen. Eine BOST-IF-Platte 32 ist auf der DUT-Platte 10A mittels Verbindungskanalteilen 31 vorgesehen. Ein Verbin­ der 33 ist auf der Oberseite der BOST-IF-Platte 32 angebracht. Eine BOST-Platte 21A, die die BOST-Vorrichtung 20 darstellt, ist ebenfalls in der Form eines Kreises aufgebaut. Wie in dem Fall der ersten Ausführungsform sind der AD/DA-Meßabschnitt 23, der Steuerabschnitt 24, der Speicherabschnitt 26, der DSP- Analyseabschnitt 25 und der Stromversorgungsabschnitt 27 auf der Oberseite der BOST-Platte 21A vorgesehen.

In Hinblick auf den Aufbau der elektrischen Schaltung ist die Testapparatur gemäß der dritten Ausführungsform identisch zu der in Fig. 2 gemäß der ersten Ausführungsform. Eine Probe 30 wird in Kontakt mit einer Mehrzahl von Anschlüssen gebracht, die in einem Gebiet angeordnet sind, das einem Chip ent­ spricht, der auf dem Wafer 11a angebracht ist, und ein Test identisch zu dem in der ersten Ausführungsform wird durchge­ führt. Gebiete entsprechend den Chips, die auf dem Wafer 11A angebracht sind, werden sequentiell verschoben, und benachbar­ te Gebiete entsprechend den Chips werden sequentiell getestet.

Fig. 5A und 5B zeigen einen DUT-Abschnitt eines Testappara­ tes zum Testen einer integrierten Halbleiterschaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung. Fig. 5A ist eine Seitenansicht des Testapparates, und Fig. 5B ist eine Draufsicht desselben. Bei der vierten Ausführungsform ist die BOST-Platte 21A weggelassen. Weiter sind die BOST-IF-Platte 32 und die Verbindungskanalteile 31 weggelassen. All die Komponenten, die die BOST-Vorrichtung 20 darstellen: das heißt ein AD/DA-Meßabschnitt 23, ein Steuerabschnitt 24, ein Speicherabschnitt 26, ein DSP-Analyseabschnitt 25 und ein Stromversorgungsabschnitt 27, sind auf der oberen Oberfläche der DUT-Platte 10A mit den Proben 30 vorgesehen. Benötigte Verbindungen der Komponenten sind durchgeführt worden.

Die Testapparatur gemäß der vierten Ausführungsform ist iden­ tisch im Schaltungsaufbau mit der in Fig. 2 gezeigten und in Zusammenhang mit der ersten Ausführungsform beschriebenen. Die A/D-Konverterschaltungen 51 und die D/A-Konverterschaltungen 52, die in der DUT 11 vorgesehen sind, werden auf die gleiche Weise wie bei der ersten Ausführungsform getestet.

Selbst in der zweiten, dritten und vierten Ausführungsform sind die BOST-Vorrichtung 20 oder die BOST-Platte 21 oder 21A in der Nähe der DUT-Platte 10 oder 10A vorgesehen. Tests wer­ den auf die gleiche Weise wie bei der ersten Ausführungsform durchgeführt, wodurch die Genauigkeit und die Geschwindigkeit der Tests verbessert werden und die Kosten der Testapparatur verringert werden. Weiter ermöglicht das Einsetzen der in Zu­ sammenhang mit der ersten Ausführungsform beschriebenen Spei­ cher/Analysewechselschaltung 80 Tests (Messung) und Analyse der Testresultate mit höherer Geschwindigkeit und wirksamer.

Fig. 6 ist ein Blockschaltbild, das einen Schaltungsaufbau eines Apparates zum Testen einer integrierten Halbleiterschal­ tung gemäß einer fünften Ausführungsform der vorliegenden Er­ findung zeigt. Bei der fünften Ausführungsform erzeugt die Analog/Digitalkonverterschaltung 51 der DUT 11 kein BUSY- Signal. Daher liefert das Testgerät 40 ein Auslösesignal 74 an die BOST-Platte 21, wodurch digital der Betrieb der Daten­ schaltung 63 und die Adresse des Speichers gemessener Daten 66 vorgeschoben werden. Weiter kann die Analog/Digitalkonverter­ schaltung 62 der BOST-Platte 21 so aufgebaut sein, daß sie ein BUSY-Signal erzeugt. Folglich kann das BUSY-Signal auch als das Auslösesignal 74 benutzt werden. In anderen Hinsichten ist der Testapparat identisch im Aufbau mit dem in Fig. 2 gezeig­ ten.

Selbst bei der fünften Ausführungsform ist das von dem Testge­ rät 40 zu der BOST-Vorrichtung 20 übertragene Auslösesignal 74 ein Digitalsignal. Ein Analogsignalsystem, das dem Einfluß von Rauschen unterliegt, ist nicht zusätzlich zwischen dem Testge­ rät 40 und der BOST-Vorrichtung 20 vorgesehen. Wie in dem Fall der ersten Ausführungsform können Genauigkeit und Geschwindig­ keit eines Testes erhöht werden. Als Resultat der Annahme der in Verbindung mit der ersten Ausführungsform beschriebenen Speicher/Analysewechselschaltung 80 können Tests (Messung) und Analyse der Testresultate mit höherer Geschwindigkeit und wirksamer ausgeführt werden.

Fig. 10 ist ein Blockschaltbild, das eine Speicher/Analyse­ wechselschaltung 90 zeigt, die in einem Apparat zum Testen ei­ ner integrierten Halbleiterschaltung gemäß einer sechsten Aus­ führungsform der vorliegenden Erfindung verwendet wird. Die Speicher/Analysewechselschaltung 90 entspricht einer anderen Ausführungsform der Speicher/Analysewechselschaltung 80, die in Zusammenhang mit der ersten Ausführungsform beschrieben und in Fig. 7 gezeigt worden ist.

Bei der in Fig. 10 gezeigten Speicher/Analysewechselschaltung 90 weist die Datenverbindungswechselschaltung 81 der in Fig. 7 gezeigten Speicher/Analysewechselschaltung 80 einen Daten­ ausgangswechselselektor 811, einen Dateneingangswechselselek­ tor 813, einen I/O-Wechselselektor 815 für die Speicherbank 66A und einen I/O-Wechselselektor 817 für die Speicherbank 66B auf. Der Datenausgangswechselselektor 811 weist einen Anschluß A, Anschluß B, Anschluß Q und Anschluß S auf. Der Anschluß Q stellt den Anschluß A1 der Datenverbindungswechselschaltung 81 dar und ist mit dem DSP-Analyseabschnitt 69 verbunden. Der Da­ teneingangswechselselektor 813 weist ebenfalls einen Anschluß A, Anschluß B, Anschluß Q und Anschluß S auf. Der Anschluß Q stellt den Anschluß A2 der Datenverbindungswechselschaltung 81 dar und ist mit dem ADC/DAC-Meßabschnitt 23 verbunden. In dem ersten Verbindungszustand verbindet jede des Datenausgangs­ wechselselektors 811 und des Dateneingangswechselselektors 813 den Anschluß Q mit dem Anschluß A. In dem zweiten Verbindungs­ zustand verbindet jede des Datenausgangswechselselektors 811 und des Dateneingangswechselselektors 813 den Anschluß Q mit dem Anschluß B. Das Schalten zwischen dem ersten und dem zwei­ ten Verbindungszustand wird durch das Wechselsignal SS durch­ geführt, das an den Anschluß S des Datenausgangswechselselek­ tors 811 und an den Anschluß S des Dateneingangswechselselek­ tors 813 angelegt wird.

Der I/O-Wechselselektor 815 für die Speicherbank A weist einen Anschluß OUT, Anschluß IN, Anschluß D und Anschluß OE auf. Der Anschluß D stellt den Anschluß B1 der Datenverbindungswechsel­ schaltung 81 dar und ist mit dem Datenanschluß DQ der Spei­ cherbank 66A verbunden. Der Anschluß OUT des I/O-Wechselselek­ tors 815 ist mit dem Anschluß A des Datenausgangswechselselek­ tors 811 verbunden. Der Anschluß IN des Datenausgangswechsel­ selektors 811 ist mit dem Anschluß B des Dateneingangswechsel­ selektors 813 verbunden. Der I/O-Wechselselektor 817 für die Speicherbank 66B weist ebenfalls einen Anschluß OUT, Anschluß IN, Anschluß D und Anschluß OE auf. Der Anschluß D stellt den Anschluß B2 der Datenverbindungswechselschaltung 81 dar und ist mit dem Datenanschluß DQ der Speicherbank 66B verbunden. Der Anschluß OUT des I/O-Wechselselektors 817 ist mit dem An­ schluß B des Datenausgangswechselselektors 811 verbunden, und der Anschluß IN des I/O-Wechselselektors 817 ist mit dem An­ schluß A des Dateneingangswechselselektors 815 verbunden. In dem ersten Verbindungszustand verbindet jeder der I/O-Wech­ selselektoren 815 und 817 den Anschluß OUT mit dem Anschluß D. In dem zweiten Verbindungszustand verbindet jeder der I/O- Wechselselektoren 815 und 817 den Anschluß IN mit dem Anschluß D. Das Schalten zwischen dem ersten und zweiten Verbindungszu­ stand wird durch ein Wechselsignal SOE durchgeführt, das an den Anschluß OE geliefert wird.

In dem ersten Verbindungszustand sind die Anschlüsse Q und A des Datenausgangswechselselektors 811 miteinander verbunden, und die Anschlüsse OUT und D des I/O-Wechselselektors 815 sind miteinander verbunden. Als Resultat sind die Anschlüsse A1 und B1 miteinander verbunden, und die Anschlüsse Q und A des Da­ teneingangswechselselektors 813 sind miteinander verbunden, und die Anschlüsse IN und D des I/O-Wechselselektors 817 sind miteinander verbunden. Als Resultat sind die Anschlüsse A2 und B2 miteinander verbunden. In dem zweiten Verbindungszustand sind die Anschlüsse Q und B des Datenausgangswechselselektors 811 miteinander verbunden, und die Anschlüsse OUT und D des I/O-Wechselselektors 817 sind miteinander verbunden. Als Re­ sultat sind die Anschlüsse A1 und B2 miteinander verbunden.

Die Anschlüsse Q und B des Dateneingangswechselselektors 813 sind miteinander verbunden, und die Anschlüsse IN und D des I/O-Wechselselektors 815 sind miteinander verbunden. Als Re­ sultat sind die Anschlüsse A2 und B1 miteinander verbunden.

Die Lese/Schreibtaktverbindungswechselschaltung 85 der Spei­ cher/Analysewechselschaltung 80 ist durch eine Speicherlese­ steuerbankwechselschaltung 851 und eine Speicherschreibsteuer­ bankwechselschaltung 853 dargestellt. Die Speicherlesebank­ wechselschaltung 851 weist einen Anschluß Q, Anschluß A, An­ schluß B und Anschluß S auf. Der Anschluß Q stellt den An­ schluß A1 der Lese/Schreibtaktverbindungswechselschaltung 85 dar. Der Anschluß A ist mit dem Anschluß OE der Speicherbank 66 verbunden und mit dem Anschluß OE des I/O-Wechselselektors 815 für die Speicherbank A verbunden. Der Anschluß B der Spei­ cherlesesteuerbankwechselschaltung 851 ist mit dem Anschluß OE der Speicherbank 66B und mit dem Anschluß OE des I/O-Wechsel­ selektors 817 der Bank A verbunden. Die Speicherschreibsteuer­ bankwechselschaltung 853 weist einen Anschluß Q, Anschluß A, Anschluß B und Anschluß S auf. Der Anschluß Q stellt den An­ schluß A2 der Lese/Schreibtaktverbindungswechselschaltung 85 dar. Der Anschluß A ist mit einem Anschluß WR der Speicherbank 66B verbunden, und der Anschluß B ist mit dem Anschluß WR der Speicherbank 66A verbunden, wodurch das Schalten vom Lesen von Daten von der Speicherbank 66A und Schreiben von Daten in die Speicherbank 66B zu dem Schreiben von Daten in die Speicher­ bank 66A und Lesen von Daten aus der Speicherbank 66B und um­ gekehrt bewirkt wird.

In dem ersten Verbindungszustand wird als Resultat, daß die Anschlüsse Q und A der Speicherlesesteuerbankwechselschaltung 851 miteinander verbunden sind, der OE-Anschluß der Speicher­ bank 66A aktiviert, wodurch die Speicherbank 66A in den Zu­ stand der Lesefreigabe gebracht wird. Weiter wird der OE-An­ schluß des I/O-Wechselselektors 815 für die Speicherbank 66A aktiviert. Weiter sind die Anschlüsse OUT und D des I/O-Wech­ selselektors 815 miteinander verbunden, wodurch das Laden von Daten von der Speicherbank 66A auf den DSP-Analyseabschnitt 69 ermöglicht wird. In dem I/O-Wechselselektor 817 für die Spei­ cherbank 66B sind die Anschlüsse IN und D miteinander verbun­ den, wodurch das Schreiben von digitalen Testdaten in die Speicherbank 66B ermöglicht wird. In dem ersten Verbindungszu­ stand aktiviert die Speicherschreibsteuerbankwechselschaltung 853 den Anschluß WR der Speicherbank 66B, wodurch die Spei­ cherbank 66B in den Zustand der Schreibfreigabe gebracht wird.

In dem zweiten Verbindungszustand sind die Anschlüsse Q und B der Speicherlesesteuerbankwechselschaltung 851 miteinander verbunden, wodurch der OE-Anschluß der Speicherbank 66B akti­ viert wird und die Speicherbank 66B in den Zustand der Lese­ freigabe gebracht wird. Weiter wird der Anschluß OE des I/O- Wechselselektors 817 für die Speicherbank 66B aktiviert. Die Anschlüsse OUT und D des I/O-Wechselselektors 817 sind mitein­ ander verbunden, und das Laden von Daten von der Speicherbank 66B auf den DSB-Analyseabschnitt 69 wird realisiert. Weiter sind in den I/O-Wechselselektor 815 für die Speicherbank 66A die Anschlüsse IN und D miteinander verbunden, wodurch das Schreiben von digitalen Testdaten in die Speicherbank 66A be­ wirkt wird. In dem ersten Verbindungszustand aktiviert die Speicherschreibsteuerbankwechselschaltung 853 den Anschluß WR der Speicherbank 66A, wodurch die Speicherbank 66A in den Zu­ stand der Schreibfreigabe gebracht wird.

Der Speicherbankwechselsignalerzeugungsabschnitt 87 weist ei­ nen A/B-Wechselselektor 871, eine Flip-Flop-Schaltung 873 und einen Inverter 875 auf. Der A/B-Wechselselektor 871 weist An­ schlüsse A, B, Q und S auf. Die Flip-Flop-Schaltung 873 weist Anschlüsse D, Q und R auf. Der Inverter 875 ist mit dem An­ schluß B des A/B-Wechselselektors 871 verbunden. Der Anschluß A des A/B-Wechselselektors 871 und der Anschluß Q der Flip-Flop-Schaltung 873 sind miteinander verbunden. Weiter sind der Anschluß Q des A/B-Wechselselektors 871 und der Anschluß D der Flip-Flop-Schaltung 873 miteinander verbunden. Das Speicher­ wechselsignal SKC, das von der Steuerung 89 ausgegeben wird, wird an den Anschluß S des A/B-Wechselselektors 871 geliefert. Das Taktinsignal SCL wird an den Anschluß R der Flip-Flop- Schaltung 873 geliefert. Das Speicherwechselsignal SKC weist eine große Breite auf, während das Taktinsignal SCL in der Breite kleiner als das Speicherwechselsignal SKC ist. Das Speicherbankwechselsignal SS wird an dem Anschluß Q der Flip- Flop-Schaltung 873 erzeugt und ist umgekehrt an den entspre­ chenden Anstiegen des Speicherwechselsignales SKC. Das Taktin­ signal wird zum Verriegeln des Speicherbankwechselsignales SS benutzt.

Fig. 11 ist ein Blockschaltbild, das eine Speicher/Analyse­ wechselschaltung 100 zeigt, die in einem Apparat zum Testen einer integrierten Halbleiterschaltung gemäß einer siebten Ausführungsform der vorliegenden Erfindung verwendet wird. Die Speicher/Analysewechselschaltung 100 entspricht einer Modifi­ kation der Speicher/Analysewechselschaltung 80, die in Zusam­ menhang mit der ersten Ausführungsform beschrieben und in Fig. 7 gezeigt worden ist.

Die Speicher/Analysewechselschaltung 100 ist mit einem Dual­ port-Speicher 102 ausgestattet, der als Kern der Wechselschal­ tung 100 genommen wird.

Der Dualport-Speicher 102 weist ein Paar von Datenanschlüssen DataR und DataL, ein Paar von Adreßanschlüssen AddR und AddL, ein Paar von Ausgabefreigabesignalanschlüssen OER und OEL und ein Paar von Schreibfreigabesignalanschlüssen WRR und WRL auf. Der Dualport-Speicher 102 weist zwei interne Speicherabschnit­ te auf. Unter der Steuerung der Anschlüsse führt der Dualport- Speicher 102 die gleiche Funktion aus, wie es der in Fig. 7 gezeigte Speicher/Analyseabschnitt 80 tut. Die Benutzung des Dualport-Speichers 102 ermöglicht die Verringerung der Zahl der Komponenten.

Bei den vorherigen Ausführungsformen enthielt jede der DUTs 11 und 11A sowohl die Analog/Digitalkonverterschaltung 51 als auch die Digital/Analogkonverterschaltung 52. Selbst wenn jede der DUTs 11 und 11A eine der Analog/Digitalkonverterschaltung 51 oder der Digital/Analogkonverterschaltung 52 enthält, kann die vorliegende Erfindung einen Vorteil erzielen. Selbst wenn eine DUT eine Mehrzahl von Analog/Digitalkonverterschaltungen 51 oder eine Mehrzahl von Digital/Analogkonverterschaltungen 52 enthält, kann die DUT mit einem höheren Grad von Genauig­ keit, mit einer höheren Geschwindigkeit und durch die Benut­ zung eines Testapparates niedriger Kosten getestet werden.

Ein Verfahren des Testens einer integrierten Halbleiterschal­ tung unter Benutzung irgendeines einer Mehrzahl von Stücken von Testapparat, wie er in Zusammenhang mit der ersten bis achten Ausführungsform beschrieben worden ist, ist auch wirk­ sam zum Testen einer integrierten Halbleiterschaltung mit mehr Genauigkeit und höherer Geschwindigkeit. Insbesondere wird das Speichern (Schreiben) von digitalen Testdaten und Analysieren der digitalen Testdaten parallel zueinander ausgeführt. Als Resultat kann der Test mit höherer Geschwindigkeit durchge­ führt werden, wodurch die Produktivität der integrierten Halb­ leiterschaltung verbessert wird.

Die Merkmale und Vorteile der vorliegenden Erfindung können wie folgt zusammengefaßt werden.

Bei dem Apparat zum Testen einer integrierten Halbleiterschal­ tung gemäß der vorliegenden Erfindung ist eine Testhilfsvor­ richtung, die in der Nähe einer Testleiterplatte vorgesehen ist, mit einem Datenspeicher und einem Analyseabschnitt verse­ hen. Der Datenspeicher ist in zwei Speicherabschnitte derart unterteilt, daß, wenn digitale Testdaten in einem Speicherab­ schnitt gespeichert sind, die digitalen Testdaten, die bereits in dem anderen Speicherabschnitt gespeichert worden sind, zu Analysezwecken geladen werden. Eine Analog/Digitalkonverter­ schaltung oder eine Digital/Analogkonverterschaltung einer in­ tegrierten Halbleiterschaltung kann genauer und mit höherer Geschwindigkeit getestet werden, wodurch die Kosten der Test­ apparatur begrenzt werden.

In einem Fall, in dem der Datenspeicher aus zwei Speichervor­ richtungen zusammengesetzt ist, kann der Test genauer und mit höherer Geschwindigkeit auf einer pro Speichervorrichtungsba­ sis durchgeführt werden.

Wenn jede der zwei Speichervorrichtungen mit einem Eingangs­ wechselmittel und einem Ausgangswechselmittel versehen ist, kann ein Test genauer und mit höherer Geschwindigkeit durchge­ führt werden, während das Schreiben der Daten oder das Lesen der Daten durch das Mittel der Eingangs- und Ausgangswechsel­ mittel geschaltet wird.

Wenn zwei Speicherabschnitte in einer Speichervorrichtung vor­ gesehen sind, kann die Zahl der Schaltungskomponenten verrin­ gert werden.

Ein Verfahren des Testens einer integrierten Halbleiterschal­ tung benutzt den Testapparat, bei dem eine in der Nähe einer Testleiterplatte vorgesehene Testhilfsvorrichtung mit einem Datenspeicher und einem Analyseabschnitt versehen ist, und in dem der Datenspeicher in zwei Speicherabschnitte derart unter­ teilt ist, daß, wenn digitale Testdaten in einem Speicherab­ schnitt gespeichert sind, die digitalen Testdaten, die bereits in dem anderen Speicherabschnitt gespeichert worden sind, zu Analysezwecken geladen werden. Gemäß dem Testverfahren kann ein Test für eine Analog/Digitalkonverterschaltung oder eine Digital/Analogkonverterschaltung einer integrierten Halblei­ terschaltung genauer und mit höherer Geschwindigkeit durchge­ führt werden, wodurch die Produktivität der integrierten Halb­ leiterschaltungen vergrößert wird.

Die Japanische Patentanmeldung 2001-032596 vom 08. Februar 2001 wird hierin durch Bezugnahme aufgenommen.

Claims (6)

1. Apparat zum Testen einer integrierten Halbleiterschal­ tung, mit:
einer Testleiterplatte (10), die so aufgebaut ist, daß sie ein Signal mit einer integrierten Halbleiterschaltung unter Test (11), die eine Analog/Digitalkonverterschaltung zum Konvertie­ ren eines Analogsignales in ein Digitalsignal oder eine Digi­ tal/Analogkonverterschaltung zum Konvertieren eines Digitalsi­ gnales in einer Analogsignal enthält, austauscht;
einer Testhilfsvorrichtung (20), die in der Nähe der Testlei­ terplatte (10) vorgesehen ist und die einen Datenspeicher (26, 66) zum Speichern von digitalen Testdaten, die von der Ana­ log/Digitalkonverterschaltung ausgegeben sind, oder von digi­ talen Testdaten, die durch Konvertieren der von der Digi­ tal/Analogkonverterschaltung ausgegebenen analogen Testdaten in ein Digitalsignal erzeugt sind, und einen Analyseabschnitt (25) zum Analysieren der von dem Datenspeicher (26, 66) ge­ speicherten digitalen Testdaten aufweist;
wobei der Datenspeicher (26, 66) derart in zwei Speicherab­ schnitte (66A, 66B) unterteilt ist, daß, wenn digitale Testda­ ten in einem Speicherabschnitt gespeichert werden, die digita­ len Testdaten, die bereits in dem anderen Speicherabschnitt gespeichert worden sind, für Analysezwecke geladen werden.

2. Apparat zum Testen einer integrierten Halbleiterschal­ tung nach Anspruch 1, bei dem der Datenspeicher (66) eine er­ ste und eine zweite Speichervorrichtung (66A, 66B) aufweist und jede der ersten und der zweiten Speichervorrichtungen (66A, 66B) den ersten und den zweiten Speicherabschnitt ent­ hält.

3. Apparat zum Testen einer integrierten Halbleiterschal­ tung nach Anspruch 2, bei dem die Testhilfsvorrichtung (20) eine Speichereingabewechseleinrichtung (80) aufweist und die Speichereingabewechseleinrichtung die digitalen Testdaten in der ersten Speichervorrichtung (66A) oder der zweiten Spei­ chervorrichtung (66B) auf eine schaltbare Weise speichert.

4. Apparat zum Testen einer integrierten Halbleiterschal­ tung nach Anspruch 2 oder 3, bei der die Testhilfsvorrichtung (20) eine Speicherausgangswechseleinrichtung (80) aufweist und die Speicherausgangswechseleinrichtung eine Ausgabe von der ersten Speichervorrichtung (66A) oder eine Ausgabe von der zweiten Speichervorrichtung (66B) auf den Analyseabschnitt (25) auf schaltbare Weise lädt.

5. Apparat zum Testen einer integrierten Halbleiterschal­ tung nach Anspruch 1, bei dem der Datenspeicher (26, 66) aus einer Speichervorrichtung zusammengesetzt ist mit einem ersten und einem zweiten Speicherabschnitt darin.

6. Verfahren zum Testen einer integrierten Halbleiterschal­ tung durch die Benutzung eines Apparates zum Testen einer in­ tegrierten Halbleiterschaltung, wobei der Testapparat auf­ weist:
eine Testleiterplatte (10), die so aufgebaut ist, daß sie ein Signal mit einer integrierten Halbleiterschaltung unter Test (11) austauscht, die eine Analog/Digitalkonverterschaltung (51) zum Konvertieren eines Analogsignales in ein Digitalsi­ gnal oder eine Digital/Analogkonverterschaltung (52) zum Kon­ vertieren eines Digitalsignales in ein Analogsignal enthält;
eine Testhilfsvorrichtung (20), die in der Nähe der Testlei­ terplatte (10) vorgesehen ist, die einen Datenspeicher (26) zum Speichern von digitalen Testdaten, die von der Analog/Di­ gitalkonverterschaltung (51) ausgegeben sind, oder von digita­ len Testdaten, die durch Konvertieren der analogen Testdaten, die von der Digital/Analogkonverterschaltung ausgegeben sind, in ein Digitalsignal umgewandelt sind, und einen Analyseab­ schnitt (25) zum Analysieren der in dem Datenspeicher (26) ge­ speicherten digitalen Testdaten aufweist;
worin der Datenspeicher in zwei Speicherabschnitte derart un­ terteilt ist, daß, wenn digitale Testdaten in einem Speicher­ abschnitt gespeichert werden, die digitalen Testdaten, die be­ reits in dem anderen Speicherabschnitt gespeichert worden sind, zu Analysezwecken geladen werden.