CN1728277A - 半导体存储装置和刷新周期控制方法 - Google Patents

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Abstract

一种半导体存储装置。具有搭载了BIST电路，对监视比特区域按每刷新周期进行读出、写入，从而按该刷新周期来测量错误率(错误计数)的错误率测量电路，具有进行刷新周期的延长、缩短控制，从而获得规定错误率的控制电路。BIST电路给出内部指令、内部地址，是从内部使DRAM动作的电路，进行希望的数据写入·读出、期待值比较(错误判断)、错误计数。

Description

半导体存储装置和刷新周期控制方法
技术领域
本发明涉及半导体存储装置，特别是涉及需要用于数据保持的刷新的半导体存储装置和刷新周期控制方法。
背景技术
自刷新周期的温度补偿是根据器件的暂停刷新的实力随环境温度以位(桁)变化这一点来控制刷新周期的技术。在该自刷新周期的温度补偿技术完成之初，与高温(温度保证上限)相比，在室温下能实现1位数据保持电流的降低。然而，要设计具有适合于器件的大的温度依赖性的电路，技术上很难，至今还没有有效的技术。
以前提出的温度补偿技术大致分为以下2种。
(a)用某种装置检测具有温度依赖性的器件参数，例如MOS晶体管的电流等，将其转换为刷新周期的方法。例如监视温度而控制刷新周期的温度计方式，或是，监视单元的漏泄特性而控制刷新周期的方法(本说明书中称为「单元漏泄监视方式」)等。
(b)对作为数据保持对象的多个存储单元本身直接进行读·写，根据其错误产生状况，决定刷新周期的方法。
近来，市场上可以看到以低数据保持电流为特征的移动SDRAM(Synchronous DRAM)，不过，所有产品基本上都采用了上述(a)的方法。
上述(a)方法的代表性的电路中具有温度计(温度传感器)电路。使用了温度计电路的刷新周期控制方法(温度计方式)是例如对温度检测器件(温度传感器)上的基准电压(Vref)产生电平的微小温度变化进行检测，根据当时的温度信息，按基本周期的2倍、4倍的…情形，对刷新周期进行计数器倍频(分频)的方法。
然而，本质上温度计上的基准电压(Vref)产生电平的偏差和DRAM器件的刷新实力的偏差是独立的，因而在温度计方式中，必需在多个温度点对其进行匹配(トリミング)，成为晶片试验工序(使探针与晶片芯片的焊盘上面接触，进行拉模(ダィ)电试验的工序)中的大课题。
在现实的DRAM器件的制造工序中，从试验成本的观点来看，晶片试验时，只能进行2点(高温，低温)的程度的温度修整。因此，在中温区的不良发生多，可以预料有偏差，必须确保大的动作余量，不能得到大的温度依赖性，这是现状。
另一方面，作为上述(b)的技术，例如后记专利文献1、专利文献2、非专利文献1等都进行了披露。
专利文献1中，披露了使用了DRAM的存储器系统的降低待机电流(数据保持电流降低)方法，如图1所示，计算机具有DRAM以及错误订正编码电路和错误订正译码电路(错误订正电路)、刷新间隔控制电路、Timer2、温度传感器、刷新执行电路、Timer1。
作为在DRAM装置中具有ECC编码电路和译码电路、刷新周期控制电路的构成，例如参照后记专利文献2、4的记载。
以下说明图1所示的系统的动作。首先，在通常的写入(WRITE)动作时，常进行编码动作，在DRAM内预先确保了的奇偶区域写入奇偶数据。或是，在进入了数据保持动作模式(自刷新模式)时，把全比特的数据读出到ECC编码电路，生成、写入全数据的奇偶数据。其次，按照图2所示的算法进行刷新周期控制。
在数据保持动作中，反复进行全比特·刷新→暂停(例如刷新间隔)，不过，每次全比特刷新时把全数据读出到错误订正译码电路(错误订正电路)，进行错误检测订正。如果没有错误，就以某倍率k1延长刷新周期，如果有错误，就复制错误行。或是按照此错误数缩短刷新周期。反复进行上述步骤，使刷新周期收敛于最佳值。
还有，使被检测的错误数(错误率)进入错误订正译码电路(错误订正电路)的订正能力的范围内而进行控制。
另外，非专利文献1中通过实机评价而验证了该技术。并且，该技术像专利文献2、4一样，结合DRAM搭载技术，表现如下。
在具有在片ECC(错误订正码)的数据保持动作模式(通过功率控制而实现低消耗功率化)下，与刷新动作一起，把全数据读出到ECC译码电路，监视错误率。
在测量出的错误率比预定的值高的场合，就缩短刷新周期，在低的场合，就延长刷新周期，从而把错误率保持在订正能力以下，并使刷新周期的温度补偿成为可能。
另外，作为根据存储单元的错误率对刷新周期进行可变控制的构成，例如专利文献4披露了具有以下错误率选定电路的半导体集成电路装置：在数据保持动作模式时启动，读出动态型存储器电路中保持的多个数据，生成错误检测订正用的检查比特，将其存储在追加存储器电路中，由ECC电路按一定的刷新周期读出多个数据和与其对应的检查比特，进行错误检测和订正，对没有错误的第1检测信号进行累计，对有错误的第2检测信号付以比第1检测信号大的权重而进行累计，减去第1累计而进行累计，累计量超过了一定的量时，按规定时间延长刷新周期，累计量比一定量少时就按规定时间缩短刷新周期。
还有，在数据保持动作模式时，暂停刷新的实力差的末尾比特(tail～bit)由ECC电路进行错误订正、屏蔽，把刷新周期延长到1秒，实现低消耗功率化的构成也是公知的(专利文献2)。关于暂停刷新特性的温度依赖性(末尾比特和普通比特的温度依赖性)可以参照上述专利文献2(第10，11图等)。另外，关于后述的ECC电路(ECC CODEC)的详细情况，例如可以参照专利文献3的记载。
专利文献1：特开平11-213659号公报
专利文献2：特开2002-056671号公报
专利文献3：特开2004-152378号公报
专利文献4：特开2002-025299号公报
非专利文献1：DFT′99(1999IEEE International Symposium onDefect and Fault Tolerance in VLSI systems)，第311-318页
发明内容
作为具有在片ECC电路，通过进行功率控制来实现低消耗功率的数据保持动作模式，实现长周期刷新、数据保持电流的降低，以在低温区域进一步降低消耗电流为目标的温度补偿技术，可以考虑温度计电路、单元漏泄监视电路的搭载。具有在片ECC电路，在待机时，由ECC电路生成存储单元的奇偶信息，进行功率控制，通过ECC电路所进行的错误订正来救济刷新不良的单元，实现长周期刷新、低消耗电流，这一数据保持动作模式在本说说明书中称为「Super Self-Refresh Mode」(以下记作「SSR模式」)。关于具有在片ECC电路，通过进行功率控制来实现低消耗功率的数据保持动作模式，实现长周期刷新的半导体存储装置，参照上述专利文献2的记载。
上述方法都有一长一短，要实现例如10μA(室温)的程度的数据保持电流，需要根据原理原则重新评估新的温度补偿技术。
因此，本发明的目的在于提供具有可使数据保持电流显著降低的温度补偿技术的半导体存储装置和刷新周期控制方法。
本申请所披露的发明，为了达成上述目的，大致如下。
本发明的一个方面(侧面)所涉及的半导体存储装置，具有：包括阵列状的为了数据保持而需要刷新动作的多个存储单元的存储器阵列；进行对上述存储器阵列内的预定的多个存储单元(称为「监视单元」)分别写入规定数据的控制的电路；进行从写入了上述规定数据的上述多个监视单元，在经过了刷新周期或比上述刷新周期短的规定期间时，读出数据的控制的电路；以及对来自上述监视单元的读出数据和上述规定数据进行比较，测量错误计数或错误率，根据上述错误计数或错误率的测量结果，对刷新周期进行可变控制的电路。
在本发明所涉及的半导体存储装置中，上述刷新是自刷新，对上述自刷新周期进行控制，使得在上述自刷新中观测到的错误计数或错误率进入希望的设定范围中。
在本发明所涉及的半导体存储装置中，也可以构成为，具有错误订正电路，上述刷新是自刷新，对上述自刷新周期进行控制，使得在上述自刷新中观测到的错误计数或错误率进入上述错误订正电路的订正能力的范围。
在本发明所涉及的半导体存储装置中，也可以构成为，具有生成用于对上述监视单元的数据的写入、读出的内部指令、内部地址，对与期待值数据的比较进行控制的BIST(Built-In SelfTest)电路。
在本发明所涉及的半导体存储装置中，上述监视单元配置在作为独立于通常存储器区域而设置的区域的监视区域，上述错误计数或错误率是在上述监视区域写入物理的′1′数据，在上述刷新周期或更短周期将其读出而被观测到的东西。
在本发明所涉及的半导体存储装置中，也可以构成为，上述监视区域含有冗长救济存储器的未使用区域。
在本发明所涉及的半导体存储装置中，也可以构成为，上述监视单元由与通常存储器区域的字线不同的字线所选择的1个或多个字的量的存储单元构成。
本发明的又一个方面所涉及的半导体存储装置，具有存放了上述监视单元的地址的存储装置，在对上述监视单元的数据的写入、读出时，进行来自上述存储装置的内部地址所给出的监视单元的访问。在本发明所涉及的半导体存储装置中，错误率的监视的周期设定得比上述刷新周期短，使温度跟随性提高。
在本发明所涉及的半导体存储装置中，也可以构成为，在测量到的错误计数或错误率超过了希望的设定值的场合，对存储器区域进行错误订正译码动作，使错误率降低至希望的设定值。进行通过从数据保持动作模式退出时的译码动作，最终使所有错误订正成为可能的控制。
在本发明所涉及的半导体存储装置中，也可以构成为，具有ECC编码译码电路，进入只进行数据保持动作的模式时，读出存储器阵列的数据，由上述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域，自刷新周期按在采用了检查比特的错误订正动作所给出的错误产生的容许范围内较长地设定了的周期来进行，在退出数据保持动作模式时，在回到通常动作之前，由上述ECC编码译码电路用上述检查比特来进行错误比特的错误订正译码动作。
在本发明所涉及的半导体存储装置中，也可以构成为，具有ECC编码译码电路，在进入数据保持动作模式时，读出存储器阵列的数据，由上述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域，
(A1)在监视单元中写入′1′，
(A2)刷新所有单元，
(A3)在刷新期间暂停(把内部电源电路的至少1部分关断)，
(A4)使内部电源电路接通，从上述监视单元读出数据，将其与′1′进行比较，测量错误，
(A5)在上述错误率比规定的上限值大的场合，缩短刷新周期，在上述错误率为规定的下限值以下的场合，延长刷新周期，在上述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，
在退出数据保持动作模式之前的期间，反复进行(A1)至(A5)的动作，
在退出数据保持动作模式时，由上述ECC编码译码电路进行错误订正，转移到通常动作。
在本发明所涉及的半导体存储装置中，也可以构成为，上述自刷新周期控制把与通常存储器区域相比暂停刷新的实力差的数比特以上作为监视单元。与上述通常存储器区域相比暂停刷新的实力差的数比特是把暂停刷新所给出的救济实施M比特以上，从其中选择出的实力最差的M/10比特的程度的比特。监视比特越多，错误率判断精度越好，在现实中，M设为大致50比特以上。
本发明的另一个方面所涉及的方法，包括：
对于包括多个阵列状的为了数据保持而需要刷新动作的存储单元的存储器阵列内的预定的多个存储单元，写入期待值数据的步骤；
从写入了上述期待值数据的上述多个存储单元，以刷新周期或比上述刷新周期还短的周期读出数据的步骤；
对以下工作进行控制的步骤：对上述读出数据和上述期待值数据进行比较，测量错误计数或错误率；以及
对以下工作进行控制的步骤：根据上述错误计数或错误率的测量结果，延长、缩短或原样维持刷新周期。
根据本发明，把期待值数据从写入了它的存储单元以刷新周期或比此还短的期间读出，与期待值数据进行比较，测量错误计数或错误率，根据测量结果对刷新周期进行可变控制，通过这种构成来显著提高温度补偿特性。
还有，根据本发明，不需要制造工序中的修整调整，能够降低成本，容易地实现稳定的温度补偿。
附图说明
图1是现有技术(特开平11-213659号公报)的整体框图。
图2是表示现有技术(特开平11-213659号公报)中的刷新周期控制算法的图。
图3(A)是用于说明使用了单元漏泄监视的刷新温度补偿方式的图，(B)是用于说明使用了温度计的刷新温度补偿方式的图。
图4是用于说明本发明的刷新温度补偿方式的概念的图。
图5是表示本发明的一实施例的整体的构成的图。
图6是表示本发明的另一实施例的整体的构成的图。
图7是表示本发明的一实施例的刷新周期控制算法的流程图。
图8是表示本发明的另一实施例的刷新周期控制算法的流程图。
图9是表示本发明的另一实施例的刷新周期控制算法的流程图。
图10是表示本发明的另一实施例的刷新周期控制算法的流程图。
图11是具有本发明的一实施例的SSR的DRAM的状态转变图。
图12是表示具有本发明的另一实施例的刷新周期的错误率监视控制的SSR模式状态转变的图。
图13是不具有本发明的另一实施例的刷新周期的错误率监视控制的SSR模式状态转变图。
图14是具有本发明的另一实施例的刷新周期的错误率监视控制的SSR模式状态转变图。
图15是具有本发明的另一实施例的刷新周期的错误率监视控制时(本发明)的通常SR模式状态转变图。
图16是表示本发明的又另一实施例的整体构成的图。
图17是表示本发明的一实施例中的错误率计数电路的构成之一例的图。
图18是表示本发明的一实施例中的错误率计数电路的另一例的图。
图19是表示n比特加法电路的实施例(图18的1805)的图。
图20是表示半加法电路的实施例的图。
图21是表示全加法电路的实施例的图。
图22是表示16输入1比特加法电路的实施例(图18的1804)的图。
图23是表示加法电路的实施例(图17的1706)的图。
图24是表示加法电路的实施例(图17的1706)的图。
图25是表示计时器电路的实施例(图5，图6，图16)的图。
图26是表示图25的计时器电路的TRIG产生电路的实施例(图25的2505)的图。
图27是表示图25的计时器电路的计数比较电路的实施例(图25的2503)的图。
图28是表示图25的计时器电路的13比特加法电路(图25的2504)的图。
图29是表示图25的计时器电路的周期加算值计算电路(图25的2506)的图。
图30是表示图25的计时器电路的周期减算值计算电路(图25的2507)的图。
图31是表示数据寄存器的实施例的图。
图32是表示数据寄存器的另一实施例的图。
图33是表示数据寄存器的动作波形例(图32)的图。
图34是表示n比特数据寄存器(FF)的图。
图35是表示刷新基本周期产生电路的图。
图36是表示基本振荡器电路(图35的振荡器)的图。
图37是表示偏置电路的构成的图。
图38是表示计数器电路的实施例(参照图35)的图。
图39是表示计数器电路的动作波形例(参照图38)的图。
图40是表示计时器电路(图25)的动作波形例的图。
图41是表示具有监视比特访问控制功能的ECC控制器的实施例(图5，图6-6)的图。
图42是表示错误率检查电路(参照图41)的图。
图43是表示错误设定值存储电路(图42的4101或4102)的图。
图44是表示熔断ROM电路的实施例(切断前)的构成的图。
图45是表示熔断ROM电路的实施例(切断后)的构成的图。
图46是表示加电电路的实施例(对图44、图45提供PUPB)的图。
图47是表示熔断电路的动作波形例的图。
图48是表示图43的8比特熔断ROM电路的构成的图。
图49是表示图43的错误设定值·存储电路的测试模式动作波形例的图。
图50是表示具有自刷新周期的错误率监视控制功能的ECC控制器(图16的6)的构成的图。
图51是表示具有错误率监视控制功能的ECC控制器的动作波形之一例(从监视存储器的READ动作和错误计数)的图。
图52是表示具有错误率监视控制功能的ECC控制器的动作波形例(对监视存储器的WRITE动作)的图。
图53是表示具有错误率监视控制功能的ECC控制器的动作波形例(从监视存储器的READ动作和错误计数这两者)的图。
图54是表示具有自刷新周期的错误率监视控制功能的ECC控制器的动作波形例的图。
图55是表示具有自刷新周期的错误率监视控制功能的ECC控制器的动作波形例的图。
图56是表示错误率监视控制的动作波形例(从进入起的SSR模式)的图。
图57是表示错误率监视控制的动作波形例(图56的继续，从SSR模式退出)的图。
具体实施方式
为进一步叙述上述本发明，以下参照附图进行说明。根据本发明，刷新周期的温度控制如图4(A)所示。本发明所涉及的半导体存储装置，如果叙述其大致构成的话，在存储器阵列内具有有多个监视单元的监视比特区域103，刷新动作时，在监视比特区域103中写入期待值数据(例如物理的′1′)，以刷新期间或比刷新期间短的期间暂停，此后，从监视单元读出数据，由错误率计数电路105对于读出数据与期待值是否一致进行比较判断(通过/失败判断)，对错误信号进行计数，按照测量出的错误计数(错误率)对分频电路106进行控制，对刷新计时器的周期进行可变控制。
刷新地址产生电路107接受分频电路106的输出(刷新触发信号)，生成、输出刷新地址，进行按刷新地址所选择的存储单元的刷新(即，对由读出放大器输出到比特线上的存储单元的数据进行放大，把该数据从比特线再存储到存储单元中)。
根据这种构成的本发明，不需要像上述专利文献2一样，为了错误率测量，由ECC译码电路读出检查比特，进行错误检测。
由错误率计数电路105对刷新周期进行升/降控制的构成的本发明的刷新周期和温度Ta[℃]的关系如图4(B)所示。不用像温度检查模式一样与周期匹配，也不用基准电压(Vref)。并且，根据本发明，能够使数据保持电流为例如(数据保持动作模式时的电源电流)10μA以下。
另外，根据ECC编码译码电路，不进行编码、译码的通常的自刷新中也可应用。在这种场合，要监视刷新救济比特约10比特的程度。
以下，作为本发明的比较例，先说明用单元漏泄监视电路来控制刷新周期的构成(以下称为「单元漏泄监视方式」)和对温度进行检测来控制刷新周期的构成(「温度计方式」)。图3(A)是用于说明模拟控制的单元漏泄监视方式的图。图3在(A)中，横轴为温度，纵轴为周期(时间)。在单元漏泄监视方式中，设有利用了PN结逆偏置漏泄等的准存储单元，根据该单元漏泄特性，直接产生具有温度依赖性的刷新周期(长周期)。
从原理上讲，可以根据温度连续地(模拟)进行刷新周期的调整。还有，在刷新动作期间以外，只使单元漏泄监视电路进行动作即可，因而可以实现数据保持电流10μA以下。这样，单元漏泄监视方式可以说是理想的方式，不过，工艺依赖性大，周期(绝对值)的匹配很成问题。
还有，图3(B)是用于说明温度计方式的图。温度计方式中设有依据对PN结的偏置漏泄电流进行电压变换，根据该电位来检测温度等的原理的温度计电路。进行检测的温度为数点，按照检测出的温度范围，以通常自刷新周期的2倍、4倍等，对刷新周期进行数字控制。
因此，周期的大偏离少，不过，在进行检测的温度点有取样依赖性，需要修整。为此，不得不扩大刷新周期余量，在最差的高温条件下，与不具有温度依赖性的现有产品相比，存在刷新周期变短的倾向。还有，基准电压(Vref)产生电路和放大器电路等是平时必要的，因而实现20μA以下的数据保持电流很困难。
相比之下，根据参照图4说明了的本发明，与单元漏泄监视电路、温度计电路相比，有以下优点。
(a)通过对实际存储单元的读出·写入动作(AC电流)来决定刷新周期，因而不需要基准电压(Vref)产生电路、放大器电路等(用单元漏泄监视电路来判断漏泄电流所需要的)。
在刷新周期延长的同时，数据保持电流能够降低，可实现10μA以下。即，刷新电流的DC成分能到达10μA以下。
反之，要实现温度计电路，就需要具有温度依赖性的基准电压(Vref)产生电路、不具有温度依赖性的基准电压(Vref)产生电路以及对基准电压(Vref)的比较结果进行放大的差动放大器电路等，因而平时就会流过DC电流。并且，为产生基准电压(Vref)，数据保持电流需要20μA以上。
(b)根据本发明，没有工艺依赖性，也几乎不需要修整等调整。因此，可容易地实现稳定的温度补偿。
反之，要实现温度计电路，就需要吸收检测温度的偏差的修整。现实中有30℃的程度的检测温度偏差，修整后该偏差也留有例如10℃的程度。
器件的刷新实力对温度的依赖性很大，10℃的差在2倍附近变化，因而不得不缩短(向余量扩大方向)刷新周期，反过来，有时由于温度补偿，数据保持电流本身就会变大。
(c)读出实际存储器的数据，按照其错误状况来设定刷新周期，因而根据存储器电路的保持数据的错误，就能实现刷新周期的延长(调整)、温度补偿。
(d)然而，读出存储器阵列的全数据，监视错误状况的构成在现实中不能作为温度补偿技术来采用。
即，由于需要监视全数据的错误率，因而必须按每刷新进行全比特READ，数据保持电流基底(AC成分)就会增加至2倍以上，结果，在高温区域就不能降低消耗电流。
(e)如果缩小监视错误率的存储器区域，就能避免上述(d)的问题，不过，错误率依赖于该区域的保持数据。因此，不能得到正确的值(错误率)，有时会陷入荒唐的刷新周期设定。例如保持数据要是0数据，就不会失败。
本发明利用现有单元漏泄监视方式、温度计方式的长处，并改善短处，实现了低消耗功率化的温度补偿方式，为了利用现有技术的基本动作，避免短处，增加以下3个要件，把错误率的监视对象限定在新设的监视比特区域。
如图4(A)所示，存储器阵列100具有256M比特的信息比特101、8M比特的检查比特102、32k比特的监视比特103(监视单元区域)。根据本发明，包括监视比特进行全单元的刷新，按每刷新对监视比特103写入物理的′1′，在刷新周期或比此短的期间读出监视比特的物理的′1′，判断是不是与期待值数据一致，从而判定错误率(错误计数)，根据错误率，对刷新周期进行可变控制。另外，错误与失败对应，错误率是把错误计数的数除以整体的数的结果(失败数/(通过+失败数))。
其次，对于本发明中的错误率监视用的监视单元进行说明。
在本发明中，在低消耗功率的数据保持动作模式(SSR模式)中，在刷新动作时，对监视比特103写入′1′数据，按每暂停刷新(暂停期间中，关闭电源)读出数据，监视错误率。监视比特103与检查比特(奇偶比特)102一样，构成为能进行冗长救济(晶片试验时能用冗长单元放置不良单元)，分配某特定的地址。监视比特103设有与X译码器104所选择的字线(不同于信息比特、检查比特用的字线，是另外准备的字线)连接的存储单元的个数的量。另外，监视比特103按未图示的BIST电路所生成的内部地址(X地址和Y地址)来选择。
或者，也可以把冗长救济存储器的未使用区域(且在晶片试验等中通过了的区域)作为监视比特来分配。
错误率计数电路(ERATE MONITOR)105，例如，如图5所示，与ECC编码译码电路(ECC CODEC)并列设置，进行对监视比特的写入数据生成、读出数据的错误率(失败比特数)的测量。
根据本发明，与来自监视单元的读出数据进行比较的期待值是已知的，错误率计数电路(ERATE MONITOR)105，例如图17所示，可以由计数器电路(COUNTER)和加法电路(ADDER)的简易构成来实现。
在具有低消耗功率的数据保持动作模式(SSR模式)的(ECCCODEC为1套/4群(バンク))的DRAM中采用了本发明的场合，具有错误率计数电路(ERATE MONITOR)105，错误率计数电路(ERATEMONITOR，称为「错误监视电路」)105是与ECC编码译码电路(ECCCODEC)一样，挂在内部I/O总线上的构成。与内部I/O总线连接的错误率计数电路(ERATE MONITOR)105像通常动作一样进行读出(READ)、写入(WRITE动作)，并进行错误率的计数、写入动作。
本发明具有为了自刷新动作中的错误率的监视动作，对SDRAM接口电路(例如图5的控制电路209)生成、输出内部指令、内部地址，并控制错误率计数电路(ERATE MONITOR)105的动作的ECC控制器(参照图5的CONTROLLER6)。该ECC控制器(图5的6)包括控制BIST(Built-In Self Test)的BIST块和ECC(Error Checking andCorrection)块，ECC块对SDRAM的接口电路(例如图5的控制电路209)输出用于在SSR模式下的奇偶比特的生成、写入、错误检测和订正写入动作的内部指令、内部地址，输出ECC-CODEC控制信号(INIT，PARIRY，SYNDROME，CORRECT)等。
BIST电路生成内部指令(ACT，READ，WRITE，PRE等)，生成监视比特的内部地址，将其向SDRAM的接口电路输出，对于错误率计数电路(ERTAE MONITOR)，控制对I/O总线的期待值数据的输出、来自I/O总线的读出数据的取入，再生成用于作成期待值数据的地址信号，取得来自错误率计数电路(ERTAE MONITOR)的错误率，向自刷新控制电路输出刷新周期控制信号(UP，DOWN，KEEP)(参照图41)。
根据本发明，错误计数或错误率的测量限定为作为小容量存储器的监视比特区域的暂停刷新不良(′1′失败)，使得错误率监视需要的消耗电流降低至对容量存储器(监视单元)的写入·读出电流。这样，对监视单元的写入·读出电流就减小至对刷新电流可以忽视的程度。
图4(A)的监视比特区域103设为限定在独立设置的小存储器区域，或是任意选择的存储器区域(例如，冗长救济存储器中多余的区域等)的存储器区域，根据以下理由，可以用于刷新周期控制。
暂停刷新不良(′1′失败)的末尾比特的出现概率对于现有产品、其它公司产品，没有什么差别，在低的场合也是0.001％的程度。因此，在存储容量约256k比特以上的场合，可以用小存储器区域(例如32k比特)进行必要的错误率的监视。并且，如果是像近几年的256M比特DRAM一类的大容量存储器，能忽视的面积还会增加。32k比特的监视比特的追加只对256M单元阵列带来1/(256×32)＝0.12％的增加。
根据本发明，因为对存储单元中写入了的数据的错误率进行直接监视，所以能实现与上述专利文献1(参照本申请附图的图1和图2)同样的理想温度补偿，不需要修整等周期匹配。
如上所述，根据本发明，根据错误率计数电路105的错误率来控制刷新周期，不需要基准电压(Vref)。因此，能把数据保持电流设定在10uA以下。
对于通常的自刷新也能应用。对刷新救济比特约10比特进行监视。
在本发明所涉及的半导体存储装置中，根据指令输入，进入自刷新(Self-Refresh)、SSR模式后，进行以下的动作。
(1)读出全比特，生成奇偶比特(这是与上述专利文献2相同的编码动作)。
(2)在监视比特中写入′1′数据，对全比特进行成组(バ一スト)刷新。
(3)在设定的暂停时间后，读出监视比特的′1′数据，对错误率进行计数。另外，错误率的计数与错误的产生数的计数对应。
(4)在错误率比设定上限值e1大的场合，把刷新周期缩短到比现在值短，在比设定下限值e2小的场合，把刷新周期延长到比现在值长，在此外的场合，不变更刷新周期。
以后，返回到上述(2)，反复进行刷新和错误率监视。根据该控制算法，就能够把错误率抑制在在片ECC的订正能力的范围内，并对刷新周期进行可变控制。
(5)在输入了退出指令的场合，读出包括奇偶比特的全比特，对错误比特进行订正处理之后，返回到通常模式(与上述专利文献2相同的译码动作)。以下就实施例详细进行说明。
实施例
图5是表示本发明的一实施例的半导体存储装置的构成的图。图5给出了本发明所涉及的动态型RAM(以下简称DRAM)的一实施例的整体框图。该实施例的DRAM用作SDRAM(Synchronous DynamicRandom Access Memory：称为「SDRAM」)。该实施例的SDRAM没有特别限制，与4个存储群(BANK0～3)对应而设有4个存储器阵列(MEMORY ARRAY)200A～200D。与4个存储群0～3(BANK0～3)分别对应的存储器阵列200A～200D分别具有按矩阵配置的动态型存储单元，在图5的存储器阵列中，未图示的存储单元晶体管的栅极端子与字线(未图示)连接，存储单元晶体管的漏极和源极的一方作为每行互补的比特线(未图示)，漏极和源极的另一方与数据积蓄用的电容元件的一端连接。按照对行译码器(ROW DECODER&LATCH)201所给出的行地址信号进行译码的结果，字驱动器(WORD DRIVER)202把存储器阵列200选择了的字线(未图示)驱动至高电位。存储器阵列200的互补比特线(未图示)通过读出放大器(SENSE AMPLIFIERS)203、作为列选择电路的I/O选通写入驱动器(I/O GATING WRITE DRIVER)204和列(カラム)译码器(COLUMN DECORDER)205连接到IO线。I/O选通写入驱动器204中含有主放大器和写入放大器。
读出放大器203通过读出来自存储单元的数据来检测、放大各互补比特线上出现的微小电位差。I/O选通写入驱动器204含有用于选择上述互补比特线，使其与互补型的I/O线导通的列开关MOS晶体管。列开关MOS晶体管由列译码器205所给出的列地址信号的译码结果来选择动作。群0至群3的各存储器阵列200也同样设有行译码器(ROW DECODER&LATCH)、读出放大器(SENSE AMPLIFIERS)以及IO选通写入驱动器(I/O GATING WRITE DRIVER)和列译码器(COLUMN DECORDER)。
I/O线为各存储群所共用，与数据输入寄存器(DATA INPUTREGISTER)210的输出端子和数据输出寄存器(DATA OUTREGISTER)211的输入端子连接。端子DQ0～DQ15(16比特)是数据输入输出端子，作为输入或输出由8比特组成的数据D0～D15(高位字节D0～D7，低位字节D8～D15)的数据输入输出端子。DQML、DQMU是对输入输出缓冲器进行控制的字节控制用的控制信号，DQML对低位字节，DQMU对高位字节的输入缓冲器进行控制。
从地址输入端子提供的15比特的地址信号A0～A14由地址寄存器(ADD REG)213暂时保持，按时序输入的上述地址信号中的选择存储单元的行系列地址信号通过行地址多路复用器(ROW ADD MUX)206被提供给各存储群的行译码器201。选择上述存储群的地址信号BA0、BA1分配了A13和A14，被提供给群控制逻辑(BANK CONTROLLOGIC)电路212，在此处形成上述4个存储群的选择信号，提供给行译码器201。列系列地址信号被列地址计数器/锁存器(COLUMNADDRESS CONTROL/LATCH)207保持。
刷新计数器(REFRESH COUNTER)208产生自刷新(Self Refresh)的行地址。例如，在具有256M比特的存储容量的场合，作为列地址信号，对于×8比特构成，地址信号9比特为有效。按时序输入的列地址信号作为预定数据而被提供给上述列地址计数器207，在后述的指令等所指定的成组模式下依次向各存储群的列译码器205输出作为上述预定数据的列地址信号，或使此列地址信号增加了的值。
控制逻辑(CONTROL LOGIC)209作为SDRAM接口电路，具有指令译码器(COMMANDDEC)2091、自刷新控制(REF CONTROL)2092和模式寄存器(MODE REGISTER)2093。模式寄存器2093保持各种动作模式信息。
指令译码器2091按照动作模式而接受、解读外部指令、内部指令。
自刷新控制电路2092是自刷新控制块，进行刷新动作及其周期控制。
行译码器201中，只有与群控制电路(BANK CONTROL LOGIC)212所指定的群对应的行译码器201进行动作，使其进行字线的选择动作。
图5所示的例子中，控制电路209被提供时钟信号CLK、时钟使能信号CKE、芯片选择信号CS、列地址选通信号CAS、行地址选通信号RAS和写入使能信号WE等外部控制信号，以及通过DQM和模式寄存器2093的地址信号，根据这些信号的电平的变化及定时等来形成对SDRAM的动作模式和上述电路块的动作进行控制的内部定时信号，具有分别与信号对应的输入缓冲器(未图示)。其它外部输入信号与该内部时钟信号的上升沿同步而有意义。芯片选择信号CS通过低电平来指示指令输入周期的开始。芯片选择信号CS为高电平时(芯片非选择状态)及其它输入没有意义。但后述的存储群的选择状态及成组动作等内部动作不受向芯片非选择状态的变化影响。RAS、CAS、WE各信号与通常的DRAM中的对应信号功能不同，作为在定义指令周期时有意义的信号。
时钟使能信号CKE是指示下一时钟信号的有效性的信号，如果时钟使能信号CKE为高电平，则使下一时钟信号CLK的上升沿有效，低电平时使其无效。
另外，在读出模式下，在设有对数据输出寄存器(DATA OUTPUTREGISTER)211进行输出使能的控制的输出使能信号OE的场合，信号OE还被提供给控制电路209，该信号例如为高电平时，数据输出寄存器211输出被置于高输出阻抗状态。
行地址信号由与时钟信号CLK(内部时钟信号)的上升沿同步的行地址选通·群激活指令周期中的A0～A12的电平来定义。
地址信号A13和A14(图5的BA0、BA1)在上述行地址选通·群激活指令周期中被看作群选择信号。即，根据BA0、BA1的组合来选择4个存储群0～3中的1个。存储群的选择控制可以通过仅有选择存储群侧的行译码器的激活、非选择存储群侧的列开关电路的全非选择、对仅有选择存储群侧的数据输入电路210和数据输出电路211的连接等处理来进行。
在SDRAM中，在1个存储群进行成组动作时，在其途中，指定另一存储群，提供行地址选通·群激活指令的话，对该执行中的一方存储群的动作丝毫不影响，而能够进行该另一存储群上的行地址系列的动作。因此，在例如由16比特组成的数据输入输出端子DQ0～DQ15中数据不冲突的情况下，在处理未结束的指令执行中，可以发出对与该执行中的指令作为处理对象的存储群不同的存储群的预充电指令、行地址选通·群激活指令，预先开始内部动作。
再有，在图5中，参照序号1是从SDRAM接口到ECC控制器6的启动、停止信号。
参照序号2是从ECC控制器6到SDRAM接口的内部指令信号，或是JOB结束信号。例如，编码动作、译码动作结束的话，就输出READY信号。
参照序号3是从ECC控制器6向地址寄存器213提供的内部地址信号。
参照序号4是ECC编码译码电路(ECC CODEC)7的动作模式信号(CODEC MODE)。由ECC控制器6按照动作进行控制。例如，有初始化(INIT)、综合运算(SYNDROME)、奇偶比特输出(PARITY)、错误位置检测4种模式。
参照序号5是从ECC编码译码电路(ECC CODEC)7到ECC控制器6的错误检测信号、错误位置检测信号(ERROR-LOCATIONDETECT)。
参照序号6是ECC控制器(1套/4群)，从ECC控制器6输出内部指令、内部地址，控制SDRAM的内部动作，并按照动作来控制ECC编译码器7。此处在错误监视动作中还按照动作来控制错误率计数电路(ERATE MONITOR)11。
参照序号7是ECC编码译码电路(ECC CODEC)，包含编码电路、译码电路，进行综合运算、奇偶比特运算、错误检测·订正。
参照序号9是从ECC控制器6到自刷新控制电路2092的周期变更信号(UP/DOWN信号等)。
参照序号11是错误率计数电路(ERATE MONITOR)，把来自监视单元的读出(READ)数据与期待值进行比较，对错误进行计数。还有，把期待值作为写入(WRITE)数据，输出到存储器阵列。
参照序号12是到错误率计数电路11的动作模式信号(MODE)。由ECC控制器6进行控制，例如，有期待值READ模式、期待值WRITE模式。为了按照地址产生期待值，错误率计数电路11还搭载了数据扰码器(参照图17)。
参照序号13是来自错误率计数电路11的错误率(FBIT)，例如，由数比特的二进制数组成，从错误率计数电路11被输出到ECC控制器6。
参照序号14是群存储器的存储器阵列，参照序号15、16是监视区域、奇偶区域。
在本实施例中，作为DRAM上在片搭载的ECC(错误检测订正)，采用循环码(Cyclic Code)，实现在自刷新时刷新不良的订正(屏蔽)的待机功率的降低。即，与各存储群0～3分别对应而设有ECC编译码器(编码译码电路)7。ECC编译码器7从ECC控制器6接受模式(CODECMODE)信号，进行读出了的数据的错误订正，向ECC控制器6通知错误检测信息(ERROR LOCATION DETECT)。ECC控制器6根据错误率，进行使自刷新控制电路2093的刷新周期可变的控制。
错误率计数电路11从ECC控制器6接受模式(MODE)信号，在错误监视模式时，测量从I/O选通写入驱动器204读出的监视比特的错误(Fail Bit)，通知ECC控制器6。
作为ECC电路，在采用了循环码的场合，构成ECC的编码/译码器(CODEC)的电路规模也会变小，因而可以加长码长，减少奇偶比特，把DRAM在片ECC的芯片面积的增大控制在最小限度。
另外，为了奇偶比特的生成及错误比特的订正动作，需要有多个周期，因而在本实施例中，ECC编译码器的ECC动作(奇偶比特的生成，错误检测订正动作)适用于，如后所述，像进入用于数据保持动作模式的自刷新时和从自刷新模式返回到通常模式时这种不用在意访问速度的场合等。
并且，在本实施例中，通过ECC的限定动作限制就能实现低消耗功率化。通过ECC编译码器7，暂停刷新不良比特就能订正，在数据保持动作模式下的自刷新中，ECC电路不进行动作。因此，即使错误比特产生，在数据保持动作模式下的自刷新的期间，对其也不进行订正，而是将其放置。从数据保持动作模式向通常模式退出时，进行存储器阵列的ECC译码电路所进行的错误检测和订正。
在图5所示的构成中，ECC编译码器7为1套/4群。错误率计数电路11像ECC编译码器7一样对I/O总线连接。像通常动作一样进行读出(READ)、写入(WRITE)动作以及错误率的计数、错误率的写入动作。
另外，图5中未图示，不过，设有内部电源产生电路，接受从电源端子提供的VCC和VSS一类的动作电压，产生与字线的选择电平对应的内部升压电压VPP、与读出放大器的动作电压对应的内部降压电压VDL、与周边电路的动作电压对应的内部降压电压VPERI，以及未图示的存储单元的阳极电压、VDL/2一类的预充电电压、基板背部偏置电压VBB一类的各种内部电压。
另外，在图5所示的例子中，群0～3具有存储器阵列(8K行×8K列)、监视比特(M行×8K列)、奇偶(P行×8K列)。行译码器201对来自行地址多路复用器206的行地址13+1比特(13比特是8K字用，13+1比特是监视比特，奇偶访问用)进行译码、锁存，由字驱动器202对选择字线进行驱动。
图6是表示本发明的另一实施例的存储器装置的构成的图。参照图6，ECC编码译码电路7(1套/1群)的DRAM中搭载了错误率计数电路11。错误率计数电路11与图5相同，不过，可以像图6的ECC编码译码电路一样，在各群中搭载。在这种场合，能进行4群同时的READ、WRITE动作，实现动作时间缩短。
监视比特像奇偶比特一样，需要另外准备存储器。
在把冗长救济存储器的未使用区域用于监视比特的场合，能确保作为监视比特区域的区域随各个芯片而不同，像图6一样，内部I/O总线上搭载1套，通过与通常动作相同的READ、WRITE动作来进行错误监视。
图7是说明本实施例的刷新周期控制算法的流程图。图7所示的步骤是按刷新周期来监视错误率的单纯处理方式。本实施例中，ECC编译码器(图5的7)的奇偶比特的生成及错误比特的订正动作在进入超自刷新模式时和退出超自刷新模式时进行。
从通常动作接受指令而进入超自刷新模式。
生成错误检测订正用的奇偶(检查比特)(步骤S101)。
在存储器阵列的监视单元(监视比特区域)中写入′1′(步骤S102)。
对存储器阵列的所有单元进行刷新(步骤S103)。
暂停(关闭电源)例如1秒钟(步骤S104)。在关闭电源状态下使内部电源电路部分关断。
从监视单元读出′1′(步骤S105)。
在错误率比上限值e1大的场合，缩短刷新周期tREF(步骤S107)。
tREF←tREF/k1
在错误率为设定下限值e2以下的场合，延长刷新周期tREF(步骤S108)。
tREF←tREF×k2
在错误率为e1以下比e2大的场合，刷新周期不变更。
在从SSR模式退出时，ECC编译码器用存储器阵列的检查比特进行错误检测，进行存储单元的错误订正，向通常动作转移。
在本实施例中，每刷新周期进行错误测量。为了与暂停期间中急剧的温度变化对应，在错误率(计数数)比设定值(e1)大的场合，按1/k1缩短刷新周期，进行1/2、1/4等快速周期控制。
另一方面，在错误率(计数数)比设定值(e2)小的场合，按k2倍延长刷新周期，实施k2为1.1倍、1.2倍等低速周期控制。
在进行由分周计数器使周期变为2倍、4倍一类的单纯控制的场合，暂停期间中完全不做检测，因而在转为温度上升的场合，存在周期变长过多的可能性。对此，k2设为1.1倍、1.2倍等。
决定刷新周期的计时器电路中需要这样的周期控制功能。另外，关于计时器电路后述(参照图25)。
图8是说明本发明另一实施例的刷新周期控制方法的流程图。
它是表示根据刷新周期，按短周期进行错误监视的实施例的动作的流程图。逐次延长暂停时间，监视错误率。但没有在每错误监视点的周期变更。周期变更按每全比特刷新周期进行。
监视比特的错误率的监视的周期设为刷新周期的1/n。参照图8，从通常动作进入超自刷新模式。
ECC编译码器7的编码电路生成存储器阵列的存储单元的奇偶(步骤S201)。
在监视单元中写入′1′(步骤S202)。
对存储器阵列的所有单元进行刷新(步骤S203)。
进行刷新周期的1/n暂停(关闭电源)(步骤S204)。
从监视单元读出′1′(步骤S205)。
在错误率比设定值e1大的场合，缩短刷新周期tREF(步骤S207)。
tREF←tREF/k1
在错误率为e2以下的场合，在错误监视不到n回(还未进行错误检查)的场合，进行步骤S204的暂停处理。在错误率为e2以下的状态下n回的错误监视结束了的场合，延长刷新周期tREF(步骤S209)。
tREF←tREF×k2
在错误率为e1以下比e2大的场合，刷新周期不变更。
在从超自刷新模式退出时，进行错误订正，向通常动作转移。
在要提高对温度变化的跟随性的场合，按比刷新周期短的周期进行错误率的监视。例如，全比特刷新动作在错误率监视的2回后进行。设n＝2，设刷新周期为lsec的话，暂停期间为500msec。
暂停时间后，进行对监视比特的错误监视(进行监视区域的READ动作，判断错误率)，不过，此处如果错误率比设定值e1大，不论第1回、第2回，就进行周期缩短并转移到全比特刷新，暂停回数也要复位。
在错误率比设定值e2小的场合，如果是第1回的错误监视，则什么都不做，直接返回到暂停期间。在该暂停后再次进行第2回的错误监视动作。此时，要进行2倍长的暂停时间的错误监视，就进行符合错误率的周期变更并转移到全比特刷新动作。这样就能按刷新周期的I/2周期(n＝2场合)来监视错误率。但要使其有效，监视比特区域就需要2倍。
总之，这并不意味着第2回进行的错误监视存储器区域必须是与第1回不同的监视比特。这是因为，通过进行错误监视(监视区域的READ动作)，就对该存储单元进行了刷新(再写入)动作。即使对同一存储单元进行第2回的错误监视，对该存储单元的暂停时间也与第1回几乎没有差别。
监视比特中写入的数据是′1′，暂停刷新不良的检测是主要目的，不过，不必是物理的′1′数据。
例如在数据扰码器(参照图17)很复杂，难以实现的场合，可以为逻辑的′1′数据。即使是逻辑的′1′数据，在许多场合，50％是物理的′1′数据，因而能监视错误率而不会出现问题。这依赖于各个芯片的存储器构成。在这种场合，不仅不用数据扰码器，而且即使由于阳极(プレ一ト)漏泄不良等原因，物理的′0′数据明显存在，也能进行错误率的监视，这是其优点。
图9是说明本发明的另一实施例的刷新周期控制方法的流程图。它是说明按比刷新周期短的周期进行错误监视的实施例的动作的流程图。按比该刷新周期短的周期常进行错误率监视。按比该刷新周期中的错误率低的错误率进行周期控制判断。从通常动作进入超自刷新模式。
由ECC编译码器的编码电路生成奇偶(步骤S301)。
对存储器阵列的所有单元进行刷新(步骤S302)。
并且，在错误检查模式的场合(步骤S303的Yes)，在监视单元中写入′1′(步骤S304)。在进行了n回错误判断的场合(步骤S303的No)，向步骤S302转移。
进行刷新周期的1/n暂停(关闭电源)(步骤S305)。
从监视单元读出′1′(步骤S306)。
判断错误率(步骤S307)，在错误率比设定值e1大的场合，使刷新周期tREF←tREF/k1(步骤S308)，向步骤S303转移。
在错误率为e2以下的场合，使tREF←tREF×k2(步骤S309)，向步骤S303转移。
在错误率为e1以下比e2大的场合，刷新周期不变更，向步骤S303转移。
在从超自刷新模式退出时，由ECC编译码器的译码电路进行错误订正，向通常动作转移(步骤S310)。
图10是说明本发明的另一实施例的刷新周期控制方法的流程图。它是说明按比刷新周期短的周期进行错误监视的实施例的动作的流程图。逐次延长暂停时间，监视错误率。但进行在每错误监视点的周期变更。从通常动作进入超自刷新模式。
由ECC编译码器的编码电路生成奇偶(步骤S401)。
在监视单元中写入′1′(步骤S402)。
对存储器阵列的所有单元进行刷新(步骤S403)。
并且，在错误检查模式的场合(步骤S404的Yes)，进行刷新周期的1/n暂停(关闭电源)(步骤S405)。在进行了n回错误判断的场合(步骤S404的No)，向步骤S402转移。
从监视单元读出′1′(步骤S406)。
判断错误率(步骤S407)，在错误率比设定值e1大的场合，使刷新周期tREF←tREF/k1(步骤S408)，向步骤S404转移。
在错误率为e2以下的场合，使tREF←tREF×k2(步骤S409)，向步骤S404转移。
在错误率为e1以下比e2大的场合，刷新周期不变更，向步骤S404转移。
在从超自刷新模式退出时，由ECC编译码器的译码电路进行错误订正，向通常动作转移(步骤S410)。
图11是表示采用了本发明的、具有SSR模式的DRAM的状态转变之一例的图。到SSR模式，与通常SR(自刷新)一样，按到指令译码器的SSR进入指令进入，向SSR状态转移。例如与时钟信号CLK的上升同步，时钟使能信号CKE变为低电平，进入SSR模式的指令(SPC)被输入。进入SSR模式的指令(SPC)例如与时钟信号CLK同步，把规定电平的芯片选择信号CS、行地址选通信号RAS、列地址选通信号CA、写入使能信号WE提供给指令译码器2091进行译码。还有，根据SSR退出指令(指示)(例如时钟使能信号CLE从低电平被置于高电平，退出指令被指令译码器取入)，转移到译码状态(错误订正动作)，译码结束的话，自动返回到空闲(通常状态)(关于动作定时波形，参照图56、图57)。
从空闲状态，根据激活指令输入，向激活状态转移。
从空闲状态，根据指令输入，根据MRS(模式寄存器设置)向模式寄存器设定转变，模式寄存器设定后，回到空闲状态。
从空闲状态，根据进入SSR的指令输入，附加奇偶后，向SSR转变，根据退出SSR的指令输入，进行错误订正，回到空闲状态。
从空闲状态，根据进入SR(Self Refressh)的指令输入，向SR转变，根据退出SR的指令输入，回到空闲状态。
从空闲状态，根据进入DPD(Deep Power Down)的指令输入，向DPD转变，根据退出DPD的指令输入，回到空闲状态。
图12是表示具有刷新周期的错误率监视控制功能时的SSR模式状态转变的图。进入SSR状态的话，就向编码状态(奇偶比特生成)转移。奇偶比特生成结束的话，就反复进行对监视比特的WRITE1→暂停(停止内部电源电路的至少一部分，关闭电源状态)→监视比特的READ1→错误率判断→全比特刷新→对监视比特的WRITE1。即，进入SSR的话，生成奇偶信息，在监视比特中写入1，对所有单元进行成组刷新之后暂停，读出监视比特的1，在暂停了N回的场合，或是，错误率err为e2以上的场合，在监视比特中写入1。在暂停回数不到N，错误率不到e2的场合，就暂停。
图13是表示没有刷新周期的错误率监视控制功能的SSR模式状态转变的图，进入SSR状态的话，就向编码状态(奇偶比特生成)转移。结束的话，就反复进行暂停(停止内部电源，关闭电源状态)→全比特刷新。进入SSR模式的话，就生成奇偶，对所有单元进行成组刷新之后暂停。在暂停和成组刷新间推移，退出SSR向通常模式转移。
图14是具有刷新周期的错误率监视控制时的SSR模式状态转变图。进入SSR模式的话，进行奇偶生成，进行成组刷新，进行多回错误监视(进行N回向监视比特写入1、暂停、从监视比特读出1)。
图15是具有刷新周期的错误率监视控制时的SR(自刷新)模式状态转变图(与图9对应)。向监视比特(约10比特)的READ·WRITE挤进了刷新动作中。
图16是表示本发明的第3实施例的构成的图，ECC编译码器为1套/4群，与图5不同，具有通常自刷新对应监视比特地址ROM214。
ECC控制器6向存储了通常自刷新对应监视比特地址的ROM214访问，从该地址输出内部地址，进行READ·WRITE动作。
图17是表示图5所示的错误率计数电路11的构成之一例的图。参照图17，比较电路1702把READ数据DOUT(i)与期待值(ExpectationData)进行比较，失败时作为高电平而输出ERROR，ECLK为高电平时，由计数器1704对错误进行加计数。
并且，由与16条I/O线对应而输入失败比特计数(Fail Bit Count：4比特)的加法器(ADDER)1706把失败比特计数按每时钟ACLK进行叠加，输出与16条I/O线对应的叠加结果(总和)。
另外，数据扰码器电路1701输入从未图示的BIST(Built In SelfTest)控制器(参照图41)提供的TPH、内部地址IYA(i)、IXA(j)，输出期待值数据(物理的′1′的期待值)。在与共用的字线连接、与互补的比特线对连接的存储单元中，由于写入物理的1时的期待值不同，因而根据来自BIST控制器(例如参照图41)的控制信号TPH和内部地址IXA、IYA，由数据扰码器电路1701作成期待值，将其按时钟信号DCLK转送寄存器电路1703、1704，向比较电路1702提供。
BISTR(BIST读出)、BISTW(BIST写入)、DCLK(时钟)、EINT(初始化)、ECLK(时钟)、ACLK(加法器的时钟)从DRAM内置的BIST控制器提供。TM79是从图5的控制逻辑209提供的控制信号。
图18是表示图5所示的错误率计数电路11的构成另一例的图。该电路构成中具有加法器1805，由加法器(异步加法器)1804把16I/O通道的错误进行叠加，加法器1805把作为加法器1804的叠加的失败比特计数(Fail-Bits Cout)按ACLK进行叠加。
图19是表示图18的加法器1805的n比特加法电路的构成的图。由把最低位比特INA(0)和INB(0)进行叠加的半加法器和把高位比特和一个低位的比特的叠加结果的进位进行叠加的全加法器构成。
图20是表示图19的半加法器的构成的图。具有把信号A、B作为输入的EXOR电路2001和进位C生成用的AND电路2002。
图21是表示图19的全加法器的构成的图。在图21中，Ci是一个低位的比特的叠加结果的进位。
图22是表示图18的16输入1比特加法器1804的构成的图。作为8个半加法器、4个2比特加法器、2个2比特加法器、1个4比特加法器的阶层构成。
图23是表示图17的加法器1706的构成的图。具有8比特加法器(8bit Adder)和带清除端子的8比特触发器(8bit FF)。
图24是表示图23的8比特加法器、图17的加法电路(ADDER)1706的构成的图。通过由16比特FSR(Feed Back Shift Register)2403的输出控制导通·截止的CMOS传输门2405来选择4比特的IN0～IN15，将其输入到8比特加法器(8bit Adder)2401的4比特输入INB(0-3)，使INB(4-7)置于0，8比特触发器2402的输出被反馈输入到8比特加法器(8bit Adder)2401的输入端子INA而累加起来。触发器(8bit FF)由清除端子的清除信号复位。
图25是表示图5、图6的自刷新控制电路2092内部的计时器电路的构成之一例的图。它接受来自ECC控制器6的周期UP/DOWN信号，对周期进行运算·设定。另外，ECC控制器6在错误率为下限设定值e2以下时输出DOWN信号，为上限设定值e1以上时输出UP信号。
在图25中，13比特加法器(13bits Adder)2504的输出被作为计数比较器2503的基准值(LIMIT)而输入，把基准周期(BASIS PERIOD)作为时钟信号而输入到12比特计数器(12bits Counter)2508。在12比特计数器2508的输出超过了域值的场合，计数比较器2503就作为高电平而输出MONITOR PERIOD信号，单脉冲生成器(One Shot)2509在MONITOR PERIOD信号为高电平时生成单脉冲，对12比特计数器2508进行复位。13比特加法器(13bits Adder)2504的输出(1比特)被周期加算值计算电路(UP_VAL)2506、周期减算值计算电路(DOWN_VAL)2507输入，把时钟CLK1、CLK2作为移位时钟而进行移位。UP信号为高电平时，周期加算值计算电路(UP_VAL)2506的输出通过CMOS传输门而被13比特加法器(13bits Adder)2504的输入端子IN1输入，DOWN信号为高电平时，周期减算值计算电路(DOWN_VAL)2507的输出通过CMOS传输门而被13比特加法器(13bits Adder)2504的输入端子IN1输入。13比特加法器(13bits Adder)2504把来自触发生成器2505的触发作为时钟信号CLK，把在输入端子IN0输入的现在的值和输入端子IN1的值进行叠加而输出。信号KEEP为高电平时，在输入端子IN1输入“0”，13比特加法器(13bits Adder)2504的输出保持一定值。
图26是表示图25的触发电路的构成的图。信号READY和FINAL都为高电平时，或READY为高电平，UP为低电平时，TRIG变为高电平。
图27是表示图25的计时器的计数比较器2503的构成的图。参照图27，由13比特加法器2701对输入IN1(12比特)的2的补码进行计算，由13比特加法器2702对IN0+(12比特)和IN1-的2的补码进行叠加，使OUT(12)输出反相信号。
图28是表示图25的计时器内的13比特加法器2504的构成的图。13比特加法器2504具有对IN0(12比特)和IN1(13比特)进行叠加的加法器(13bits Adder)2801和按时钟信号CLK对加法器13bits Adder的输出进行取样的12Bits触发器2802。加法器2801的第13比特OUT(12)的输出为高电平时，CLK被屏蔽。
图29是表示图25的周期加算值计算电路(UP_VAL)2506的构成的图。周期加算值计算电路(UP_VAL)由具有13级数据寄存器#0～#12的移位寄存器组成，把IN(0)和移位信号SHIFT的反相的NAND输出，和前级的数据寄存器#1的输出和移位信号SHIFT的反相的NAND输出的NAND运算结果作为对输入IN的输入的数据寄存器#0按时钟信号CLK对输入进行取样，将其作为OUT(0)而输出。把IN(10)和移位信号SHIFT的反相的NAND输出，和前级的数据寄存器#11的输出和移位信号SHIFT的反相的NAND输出的NAND运算结果作为对输入IN的输入的数据寄存器#10按时钟信号CLK对输入进行取样，将其作为OUT(10)而输出。把IN(11)和移位信号SHIFT的反相的NAND输出，和前级的触发器#12(输出为“0”)的输出和移位信号SHIFT的反相的NAND输出的NAND运算结果作为对输入IN的输入的数据寄存器#11按时钟信号CLK对输入进行取样，将其作为OUT(12)而输出。
图30是表示图25的计时器内的周期减算值计算电路(DOWN_VAL)2507的构成的图。周期减算值计算电路(DOWN_VAL)2507具有：输入输入IN，按照移位信号SHIFT，根据移位时钟CLK进行移位的移位寄存器3001；以及输出移位寄存器的输出的2的补码的加法器(13bits)3002。
图31是表示图29的数据寄存器的构成之一例的图。在输入IN和输出OUT之间有连接传输门TG1、TG2、TG3、TG4，TG1、TG4在时钟信号CLK为高电平时导通，TG2、TG3在时钟信号CLK为低电平时导通，TG1的输出通过NAND1、INV2而与TG2连接，TG3的输出通过NAND2、INV3而与输出OUT连接。在行激活信号CLRB为低电平时，输出OUT被置于低电平，OUTB被置于高电平。CLRB为高电平，CLK从低向高电平转变的话，IN的输入信号就抵达导通状态的TG1，通过NAND1、INV2而抵达截止状态的TG2的输出，抵达导通状态的TG3，TG4被置于截止，通过NAND2、INV3，在输出OUT被输出。CLK变为低电平的话，TG1被置于截止状态，输出OUT保持输出CLK为高电平时的值。
图32是表示图29的数据寄存器的构成的另一构成的图。该数据寄存器中，时钟信号以差动模式输入，输入CLK和互补的CLKB。不需要图31的反相器INV1。其它构成与图31相同。
图33是表示图31、图32的数据寄存器的动作波形的图。CLRB为低电平时，输出OUT被复位，以CLK的上升对输入IN进行取样输出。
图34是表示图28的13比特加法器内的12比特FF的构成的图。具有n个并联的图31的数据寄存器而构成。
图35是表示刷新基本周期产生电路的构成的图。具有振荡电路3501和n-比特计数器3502。振荡电路3501在ACT信号为激活状态时进行振荡，由通过偏置电压VP、VN的设定对振荡频率进行可变控制的环形振荡器构成。n-比特计数器3502输入振荡电路3501的振荡时钟输出，对其进行计数，作为基本周期信号(BASIS PERIOD)而输出计数输出Out(n-1)。RST信号为高电平时，CLRB端子被置于低电平，n-比特计数器3502被复位。
图36是表示振荡电路3501的构成之一例的图。振荡电路(也称为RC延迟振荡电路)由在信号ACT为低电平时停止振荡，在信号ACT为高电平时激活的环形振荡器构成，按照附加的MOS电容器的电容值、偏置电压VP和VN的电压值来规定振荡频率，在信号ACT为高电平时，实质上5级反相器构成的环形振荡器进行振荡动作，在信号ACT为低电平时停止振荡。
参照图36，在CMOS反相器(P11，N11)和电源VCC及接地间具有栅极分别输入偏置电压VP、VN的电流源晶体管(P12，N12)，在反相器的输出节点具有MOS电容器(P13，N13)的构成组成了第1级至第3级的各反相器。在第4级的反相器(P41，N41)和电源VCC间具有栅极输入偏置电压VP的电流源晶体管(P42)，在第4级的反相器(P51、N51)和接地(VSS)间具有栅极输入偏置电压VN的电流源晶体管(N52)。并且第3级的反相器(P31，N31)的输出端与第4级的反相器(P41，N41)的输入端、第4级的反相器(P51，N51)的输入端共连，第4级的反相器的2个输出端与第5级的CMOS反相器(驱动器电路)(P81、N81)的输入端连接，第5级的CMOS反相器(P81、N81)的输出端与第1级的反相器(P11、N11)的输入端连接。在第3级的反相器(P31，N31)的输出端和电源VCC间插入了栅极输入信号ACT的pMOSFET91，在第5级的反相器(P81，N81)的输出端和电源VCC间插入了栅极输入信号ACT的pMOSFET92。信号ACT为低电平时，pMOSFET91、92导通，使第4级的反相器(P41和N41，P51和N51)的输入为高电平，使荡输出OSC2固定在高电平，停止振荡。在该环型的振荡器中，通过使偏置电压VP和VN的值可变来可变设定输出信号OSC2的振荡周期。另外，当然可以在振荡停止时，使输出信号OSC2为低电平。
图37是表示产生图36的偏置电压VP、VN的偏置电压产生电路的构成的图。如图37所示，设有使串联电阻电路的各电阻短路的开关Q10～Q17、Q20～Q27，由修整信号TRIM1(0～7)、TRIM2(0～7)来进行开关的导通·截止控制。修整信号TRIM1(0～7)、TRIM2(0～7)没有特别限制，根据熔断(ヒュ一ズ)的切断而形成。
图38是表示图35的n-比特计数器3502(n进计数器)的构成的图。具有n级图32的数据寄存器。图39是表示图38的计数器的动作的一部分的定时图。时钟信号CLK的第1发的输入使OUT(0)变为1，CLK第2发使OUT(1)变为1，第3发使OUT(0)、OUT(1)变为1，第4发使OUT(2)变为1，第5发使OUT(2)、OUT(0)变为1，作为n进计数器进行动作。
图40是表示图25的计时器电路的动作的定时图。基准周期(BASISPERIOD)设为32ms。使计数器(图25的2508)逐次增加，与LIMIT的值一致的话，信号(MONITOR PERIOD)就被脉冲输出。接受它后，对ECC控制器6(参照图5)发出监视区域的READ命令(MONITORREAD)(MREAD变为高电平)，进行监视比特的READ动作、错误率计数。结果，该例中周期控制信号就从KEEP变化到UP。
接受该周期UP信号，LIMIT值加上UP值(+3)，增加到22(十六进制数)。接着，为了运算下一周期的UP值、DOWN值，启动CLK1、CLK2。作为UP值，运算LIMIT值的1/8(3回1/2)，作为DOWN值运算1/2。
即，LIMIT为1f(十六进制)时，12比特计数器(图25的2508)对「BASIS PERIOD」进行计数，12比特计数器(图25的2508)的计数值为20(十六进制)时，比较器(图25的2503)使信号(MONITOR PERIOD)为高电平，单脉冲生成器(图25的2509)生成单脉冲，12比特计数器(图25的2508)的计数值被复位到0。
还有，接受信号(MONITOR PERIOD)的高电平，信号MREAD(监视读出)被激活。UP_VAL被置于03，DOWN_VAL被置于-0f，接受周期控制信号的UP的高电平，UP_VAL被输入到13比特加法器(图25的2504)，接受TRIG信号从高电平向低电平的转变，LIMIT设定为到此为止的1f(13比特加法器2504的输出)加上03而成的22(十六进制)。
还有，对于UP_VAL，由时钟信号CLK1的上升设定为13比特加法器(图25的2504)的输出值22。UP_VAL按每时钟信号CLK1右移，取1/2。还有，DOWN_VAL也设定为13比特加法器(图25的2504)的输出值-22，按每时钟信号CLK2取1/2。
图41是表示图5、图6的ECC控制器6的构成之一例的图。ECC控制器具有BIST(Bilt-In Self Test)块4101和ECC块4105。BIST块4101具有错误率检查电路(ERATE CHECKER)4102、指令产生器4103、地址产生器4104。
ECC块4105接受内部时钟ICLK、编码控制信号ENCODE、译码控制信号DECODE，输出内部地址、内部指令、就绪READY信号，还有，从ECC编译码器输入ERROR、LOCATION，向ECC编译码器输出指示初始化的信号INIT、指示奇偶生成的信号PARITY、指示综合计算的信号SYNDROME，指示错误订正的信号CORRECT、编译码器使能信号CODECE。
BIST块4101的地址产生器4104输出地址信号IXA。指令生成器4103向错误率计数电路(ERATE MONITOR)输出读出信号BITSR、写入信号BISTW、EINT、时钟信号ACLK、DCLK、ECLK。
错误率检查电路(ERATE CHECKER)4102从错误率计数电路(ERATE MONITOR)接受FBIT和OVER，向自刷新控制电路(SELFREFERSH CONTROL)输出UP、DOWN、KEEP。
图42是表示图41的错误率检查电路(ERATE CHECKER)4102的构成之一例的图。实现该电路的电路由图43至图48表示。把上限设定值e1、下限设定值e2作为输入的比较器4203、4204构成了窗口比较器，在FBIT的值为e1和e2间的值的场合，比较器4203、4204的输出都被置于低电平，向数据寄存器4206提供高电平，OVER(图18加法器的输出)为低电平时(未溢出时)，KEEP被置于高电平。
FBIT为e2以下时，比较器4204的输出被置于高电平，在寄存器4207中进行取样，OVER为低电平时，UP被置于高电平。
FBIT为e1以上时，比较器4203的输出被置于高电平，在寄存器4205中进行取样，DOWN被置于高电平。溢出信号OVER为高电平时，DOWN信号被置于高电平，刷新周期被缩短。
图43是表示错误设定值存储电路4201、4202的构成的图。具有8比特熔断ROM4302、8比特计数器4301、选择8比特熔断ROM4302和8计数器4301的输出OUT的一方的选择电路4304、4305。选择是由作为时钟信号而输入测试模式信号TM91、在输入端子输入电源电压VCC的数据寄存器4303的输出来进行的。8比特熔断ROM的PUPB是在加电时，电源电压超过了规定电压时被置于高电平的信号。在加电时以及复位时，8比特熔断ROM的输出用作e1、e2。计数器4301在测试模式时，根据TM91被设定为希望的计数值。
图44、图45是表示熔断ROM切断前和切断后的状态的信号。如图44所示，具有：把复位信号RST和加电信号PUPB作为输入的NOR电路4401；反相器4402、4403；栅极接受反相器4402的输出，源极接地，漏极与熔断4406的一端连接的nMOSFET4405；栅极接受反相器4403输出，源极与电源连接，漏极与熔断4406另一端连接的pMOSFET4404；以及输入pMOSFET4404的漏极电压，输出输出信号AFUSE的触发器(彼此的输入和输出连接的反相器4407和反相器4408)。在图44中，复位信号RST和加电信号PUPB都为低电平时，NOR电路4401的输出变为高电平，反相器4402、4403的输出变为低电平、高电平，pMOSFET4404、nMOSFET4405截止。加电信号PUPB或复位信号RST为高电平时，NOR4401的输出变为低电平，反相器4402、4403的输出变为高电平、低电平，pMOSFET4404和nMOSFET4405都导通(pMOSFET4404的漏极电压设为例如以pMOSFET4404的导通电阻和熔断4406电阻及nMOSFET4405的导通电阻的和对电源电压VCC进行分压而成的电压)，该例中，触发器的输出AFUSE被置于高电平。
图45是表示熔断ROM切断后的构成的图。在图45中，复位信号RST和加电信号PUPB都为低电平时，NOR4401的输出变为高电平，反相器4402的输出变为高电平，pMOSFET4404截止。加电信号PUPB信号或RST为高电平时，NOR4401的输出变为低电平，反相器4403的输出变为低电平，pMOSFET4404导通，pMOSFET4404的漏极节点变为电源电压，触发器的输出AFUSE被置于低电平。信号RST为高电平时，NOR电路4401的输出为低电平，反相器4403的输出为低电平，pMOSFET4404导通，触发器输出低电平作为信号AFUSE。
图46是表示输出图43的加电信号PUPB和PUP的加电检测电路的构成之一例的图。图46所示的加电检测电路在电源接通、电源电压VCC上升了规定电压时，作为PUPB，输出图47所示的信号波形(PUPB)。图47是表示加上电源(VCC)时，由内部复位(RST)进行状态确定的场合的PUPB和AFUSE的信号波形的图。在图47中，从图44的电路输出的信号AFUSE以实线(AFUSE(a))，从图45的电路输出的信号AFUSE以虚线(AFUSE(b))表示。在图46中，在电源端子VCC和存储器阵列基板电压VBB间，作为2级纵连，栅极和漏极连接(连接成二极管)的pMOSFET4601、4602以及栅极上共同施加低位侧的电源电压(地电位)VSS的pMOSFET4603和nMOSFET4604按串联方式连接。pMOSFET4603和nMOSFET4604的漏极共连，被输入到反相器列4605～4608的缓冲器列，从反相器4608的输出输出信号PUP，从反相器4607的输出输出反相信号PUPB。还设有连接在反相器4605的输出和VSS间的nMOSFET4609，反相器4606的输出被nMOSFET4609的栅极输入。
参照图46和图47，在加上电源时，在电源电压VCC的0V开始了上升的时刻，pMOSFET4601、4602被截止。存储器阵列基板电压VBB从0向负电压下降，nMOSFET4604的栅极·源极间电压变为域值电压以上的话，nMOSFET4604变为导通，反相器4605的输入电压被置于低电平，反相器4605的输出稍微上升，信号PUP立刻开始上升。电源电压VCC再上升的话，pMOSFET4601、4602、4603导通，反相器4605的输入电压被置于例如以pMOSFET4601、4602、4603的导通电阻和nMOSFET4604的导通电阻对电源电压VCC进行分压而成的电压，例如，反相器4605的输出下降，信号PUPB也下降。
还有，在图44的熔断ROM中，随着加电时的电源电压VCC的上升，信号AFUSE变为像图47的实线一样的波形。信号RST为低电平，由于信号PUPB的上升变化，NOR4401的输出变为低电平，反相器4402的输出变为高电平，反相器4403的输出变为低电平，反相器4407的输入电压被置于例如以pMOSFET4404、熔断4406的电阻和nMOSFET4405的导通电阻的和对电源电压VCC进行分压而成的值，由于加电信号PUPB的下降变化，NOR4401的输出变为高电平，反相器4402的输出变为低电平，反相器4403的输出变为高电平，pMOSFET4404、nMOSFET4405都被截止，输出信号AFUSE随反相器4407的电源电压VCC的上升而上升。此后，在电源关断之后(VCC＝0V)接通电源的场合，反相器4407的输出信号AFUSE保持在低电平，根据向存储器(SDRAM)输入的模式寄存器设定指令(MRS)而输出复位脉冲信号RST，信号AFUSE被设定在高电平(参照图47的实线(a))。
另一方面，在图45的熔断ROM中，随着加电时的电源电压VCC的上升，信号AFUSE变为像图47的虚线一样的波形。信号RST为低电平，由于信号PUPB的上升变化，NOR4401(参照图45)的输出变为低电平，反相器4402的输出变为高电平，反相器4403的输出变为低电平，pMOSFET4404导通，反相器4407的输出信号AFUSE输出低电平。由于信号PUPB的下降变化，NOR4401的输出变为高电平，反相器4402的输出变为低电平，反相器4403的输出变为高电平，pMOSFET4404被截止，信号AFUSE被置于低电平。在电源关断(瞬间停)之后接通电源的场合，反相器4407的输出信号AFUSE变为高电平。根据向构成本实施例的存储器的SDRAM(synchronous DRAM)的模式寄存器设定指令(MRS)的输入而输出复位脉冲信号RST，信号AFUSE被设定在低电平(参照图47的虚线(b))。
图48是表示图43的8比特熔断ROM的构成例的图。并列有8个参照图44、图45说明了的1比特的熔断ROM，作为输出OUT(0)～OUT(7)。
图49是表示图43的错误设定值存储电路的测试模式时的动作波形的图。A7＝高电平下的MRS指令作为测试模式指令而使其动作。给出测试模式指令的话，错误设定值存储电路的输出就从熔断ROM的输出信号切换到计数器的输出。即，最初，在A7＝低电平下给出MRS指令，输出复位信号RST的单脉冲，计数器4301的值被复位为0。e1/e2被置于熔断ROM4302的输出，在这种场合，被置于1f。接着，A7被设定为高电平，每次输入MRS指令时，就输出TM91信号(单脉冲)，使计数器4301逐个增加计数值。连续给出测试模式指令(A7＝高电平的MRS指令)，就能使计数器4301的值进行增计数，设定为要试验的希望的值。
图50是表示具有自刷新周期的错误率监视控制功能的ECC控制器(图16的6)的构成的图。图50所示的电路是使图41所示的电路构成成为具有生成监视比特的内部地址的监视ROM5006的构成。来自地址产生器5004的X/Y信息、4比特输出被提供给监视ROM。从监视ROM5006输出的内部地址被输入到地址寄存器213(图16)。
图51是表示具有错误率监视控制功能的ECC控制器的动作波形之一例的图。它表示来自监视存储器的READ动作和错误计数动作。作为错误率计数电路11，采用图18的构成，作为READ动作，采用成组READ。
MREAD(MONITOR READ)使初始化信号EINIT置于高电平，清除错误计数，如图51所示，把FBIT清除为0。
给出ACTV指令和内部地址XA(0)，以READ指令和YA(0)读出监视单元(CAS等待时间CL＝2)，信号BISTR被置于高电平，MA(OUTPUT REGISTER)的输出1被传给比较电路(图18的1802)，与TPH＝高电平下的期待值1进行比较，ERROR被置于低电平(通过)。
内部地址YA(1)的读出数据被置于1，与期待值1不同，因而ERORR被置于高电平，16I/O上的FBIT变为2(加法器1804的输出)，FBIT被输出到BIST控制器。YA(511)的地址的数据的读出结束的话，就输入预充电指令。按时钟JCLK进行FBIT的198和e1、e2的比较，由于FBIT比e2小，因而输出UP信号，进行延长计时的周期的控制。来自监视比特的读出处理结束的话，READY(单脉冲)被输出，MREAD被置于低电平。
图52是表示具有错误率监视控制功能的ECC控制器6的动作波形之一例的图，是表示对监视单元的WRITE动作的图。以ACTV指令输入行地址XA(0)，以WRIT指令提供Y地址，通过信号BISTW的高电平向WB(输入寄存器)提供期待值数据，将其写入监视比特中。
图53是表示具有错误率监视控制功能的ECC控制器6的动作波形的另一例的图。它表示错误率计数电路采用了图17，READ动作采用了成组READ的动作。监视比特的读出结束之后，把各I/O(#0～#15计16I/O)的加法器的错误计数按每ACLK进行叠加。用初始化信号EINIT清除FBIT，以ACTV指令输入XA(0)，以READ指令输入Y地址YA(0)，以CAS等待时间CL2向比较电路提供YA(0)的监视比特的读出数据(BISTR为高电平)，与期待值进行比较，依次读出YA(1)～YA(511)。并且，按每I/O，用计数器把ERROR信号叠加起来。XA(0)、YA(511)的READ处理结束后，输入预充电指令，BISTR被置于低电平，提供16发ACLK，把#0～#15的I/O的错误计数值叠加起来作为FBIT。在该例的场合，FBIT变为181，e1＝80，与e2＝40相比，e1更大，因而DOWN信号被激活，刷新计时器的周期被缩短。
图54是表示具有自刷新周期的错误率监视控制功能的ECC控制器6的动作波形的例子的图。把错误率计数电路设为图18所示的构成，一边访问监视比特地址存储ROM(图16的214、图50的5006)，一边重复1比特READ的内部指令，进行错误计数。用初始化信号EINIT把FBIT清除为0。监视点是监视比特地址存储ROM的地址点。X/Y是表示内部地址为X地址、Y地址的信号。以指令ACTV输入监视比特地址存储ROM的监视点表示的XA(0)，以指令READ给出监视比特地址存储ROM的YA(0)，在等待时间CL1比较读出的监视比特的数据(MA)和期待值(在这种场合ERROR＝0)。接着，输入指令PRE，进行比特线预充电。
其次，以ACTV指令输入与监视点1对应的X地址XA(1)，以READ指令输入Y地址YA(1)，在等待时间CL1比较读出的监视比特的数据(MA)和期待值(在这种场合ERROR＝0)。这样重复ACTV、READ、PRE的一连串的序列，把监视比特地址存储ROM(图16的14，图50的5006)中存储的地址(随机)的监视比特按监视点0～10依次读出，把11个监视点读出结束后的FBIT与e2进行比较。在这种场合，FBIT为3，在e1以上，因而DOWN信号被激活，刷新计时器的周期被缩短。
图55是表示具有自刷新周期的错误率监视控制功能的ECC控制器6的动作波形例的图，是表示对监视比特的WRITE动作的图。一边访问监视比特地址存储ROM，一边重复1比特WRITE的内部指令而进行动作。错误率计数电路设为图18所示的构成。对监视比特地址存储ROM214中存储的地址，重复ACTV、WRIT、PRE所构成的周期，在监视比特中写入期待值。
图56是表示错误率监视控制的动作波形之一例的图，表示从进入开始的SSR模式。给出SSR进入指令的话，对ECC控制器，ENCODE信号变为高电平，ECC的编码动作开始。ECC控制器在编码动作结束后，把JOB结束信号(READY信号)以脉冲输出。
接着，MWRIT信号变为高电平，对监视比特区域(例如32KBits)的WRITE′1′动作开始。
WRITE1动作结束的话，与编码动作一样，输出结束信号(READY信号)，ECC控制器停止。
芯片连续转移到全比特刷新→暂停期间(停止内部电源，关闭电源期间)。
暂停时间结束的话，对ECC控制器，MREAD信号变为高电平，进行对监视比特区域的READ1动作和错误计数动作。
该例是错误监视周期设为刷新周期的1/2的例子，因而错误计数在全比特刷新间有2回。
错误计数动作结束的话，与前头一样，把结束信号(READY信号)以脉冲输出，停止动作。
按照错误率计数的结果，周期控制信号按UP/DOWN/KEEP变化。
在该例中偶然判断为UP。
接着，再次转移到对监视比特区域的WRITE1动作→全比特刷新→暂停期间，重复错误监视动作。
图57是表示错误率监视控制的动作波形例的图，是表示从SSR模式退出时的动作的图(与图56的后续对应)。
给出SSR退出指令的话，就中断动作，转移到译码动作(错误订正动作)。对ECC控制器，DECODE信号变为高电平，一边控制内部指令、内部地址一边进行错误订正。
错误订正结束的话，就把结束信号(READY信号)以脉冲输出，返回到Idle状态(普通状态)、外部指令接受状态。
当然，本发明不是只限于在进入上述SSR模式时ECC所进行的奇偶生成和存放、刷新、暂停、加电，退出时所进行的错误订正的技术，在不由ECC电路进行奇偶生成、错误订正的通常的自刷新(Self-Refresh)中也能应用。
作为暂停刷新救济比特，实施了100比特的程度之后，把被救济了的比特中的实力最差的10比特作为监视比特，把其地址记录在ROM电路(激光熔断电路等)中。在自刷新周期中对该监视比特10比特执行本发明的实施例的控制算法(参照图7至图10)即可。此时是通常自刷新，因而不进行编码、译码的过程。还有，在这种场合，芯片自身的暂停实力和监视比特的实力差不太大，通常比特不出现错误，因而错误率判断的设定为e2＝e1＝1比特失败(参照图53)。即，例如在FBIT为1以上的场合，就缩短刷新周期。但在监视这种最差比特的实力的场合，变为低温区域的话，′0′失败变为最差比特的芯片就会以不能忽视的概率出现，因而单纯进行刷新周期的延长不是上策。
还有，在通常自刷新的场合，不能实施由内部电源的停止所导致的DC成分的降低，因而对低消耗功率化的效果就以1秒以上表示饱和倾向。因此，例如如果周期到达了2秒，就不进行在此以上的周期延长，而是将其固定。
如上所述，根据本实施例，通过刷新周期的理想的温度补偿，SSR模式的数据保持电流在维持现有的高温区域的实力的情况下，实现了依赖于环境温度的数据保持电流，使其在室温下可降低到例如10μA以下。以上就上述实施例说明了本发明，不过，本发明并不只限于上述实施例的构成，当然也包括在本发明的范围内本领域技术人员能做的各种变形、修正。

Claims (33)

1.一种半导体存储装置，其特征在于具有：
包括阵列状的为了数据保持而需要刷新动作的多个存储单元的存储器阵列；
进行对所述存储器阵列内的预定的多个存储单元(称为「监视单元」)分别写入规定数据的控制的电路；
进行从写入了所述规定数据的所述多个监视单元，在经过了刷新周期或比所述刷新周期还短的规定期间时，读出数据的控制的电路；以及
对来自所述监视单元的读出数据和所述规定数据进行比较，测量错误计数或错误率，根据所述错误计数或错误率的测量结果，对刷新周期进行可变控制的电路。
2.根据权利要求1所述的半导体存储装置，其特征在于具有，
在所述存储器阵列的刷新前或后，在多个所述监视单元中分别写入规定数据，
在经过了刷新周期或比所述刷新周期还短的规定期间时，从所述监视单元读出数据，
比较所述读出了的数据和所述规定数据，判断错误的有无的电路；
对所述错误进行计数的计数器；以及
根据所述计数器的输出，对于延长、缩短或原样维持所述刷新周期做决定的判断电路。
3.根据权利要求1所述的半导体存储装置，其特征在于，
所述存储单元具有：控制端子与字线连接，对其进行导通·截止控制，第1信号端子与比特线连接的单元晶体管；以及一端与所述单元晶体管的第2信号端子连接，积蓄数据的电容，
所述规定数据作为被选择了的存储单元内的所述电容中积蓄电荷的值。
4.根据权利要求3所述的半导体存储装置，其特征在于，在所述监视单元中写入了所述规定数据之后，以所述刷新周期或比所述刷新周期还短的期间进行暂停，在所述暂停期间之后，把从所述监视单元读出的数据与所述规定数据进行比较，测量错误计数或错误率。
5.根据权利要求1所述的半导体存储装置，其特征在于，所述刷新是自刷新，具有对所述自刷新周期进行控制，使得在所述自刷新中观测到的所述错误计数或错误率进入希望的设定范围中的电路。
6.根据权利要求1所述的半导体存储装置，其特征在于，
具有错误订正电路，
所述刷新是自刷新，
具有对所述自刷新周期进行可变控制，使得在所述自刷新中观测到的错误计数或错误率进入可由所述错误订正电路订正的范围中的电路。
7.根据权利要求1所述的半导体存储装置，其特征在于，具有生成用于对所述监视单元写入和读出规定数据的内部指令、内部地址，对与期待值数据的比较进行控制的试验控制电路。
8.根据权利要求1所述的半导体存储装置，其特征在于，所述多个监视单元在所述存储器阵列内配置在与通常存储器区域分开设置的监视区域中。
9.根据权利要求8所述的半导体存储装置，其特征在于，所述错误计数或错误率是在所述监视区域的监视单元中写入物理的或逻辑的′1′数据，以所述刷新周期或比所述刷新周期还短的周期从所述监视单元读出、测量所述′1′数据而得到的。
10.根据权利要求8所述的半导体存储装置，其特征在于，所述监视区域包括冗长救济存储器的未使用区域。
11.根据权利要求8所述的半导体存储装置，其特征在于，所述监视区域包括在所述存储器阵列内与通常存储器区域的字线分开设置的字线中所选择的1个或多个字线所连接的存储单元，将其作为所述监视单元。
12.根据权利要求1所述的半导体存储装置，其特征在于，
所述监视单元选择为所述存储器阵列内的任意地址的存储单元，
具有存放所述监视单元的内部地址的存储装置，
在对所述监视单元写入、读出数据时，进行来自所述存储装置内部的地址所给出的所述监视单元的访问。
13.根据权利要求2所述的半导体存储装置，其特征在于，
所述错误计数或错误率的测量的周期设定得比所述刷新周期还短，
在1个刷新周期内，进行多回错误测量，在1个刷新周期内，每次错误计数的测量都把错误计数与上次的值进行累计，
所述判断电路进行所述累计值是否为预定的希望的设定范围的判断。
14.根据权利要求1所述的半导体存储装置，其特征在于，设为在测量出的错误计数或错误率超过了希望的设定值的场合，进行对所述存储器阵列的错误订正译码动作的构成，使错误率降低至希望的设定值及以下。
15.根据权利要求2所述的半导体存储装置，其特征在于，
所述判断电路具有：
分别保持错误的上限值和下限值的设定值存储电路；以及
在与所述监视单元有关的所述错误计数的累计结果处在所述上限值和所述下限值之间的场合，输出维持刷新周期的保持信号，
在所述错误计数的累计结果超过了所述上限值的场合，输出提高刷新周期的上升信号，
在所述错误计数值的累计结果为所述下限值及以下的场合，输出为降低刷新周期而进行控制的下降信号的比较电路。
16.根据权利要求15所述的半导体存储装置，其特征在于，
所述设定值存储电路具有：
分别保持上限值和下限值的非易失存储电路；
对被输入的试验信号进行计数的计数器；以及
对所述存储电路和计数器的输出进行选择的选择器，
所述选择器在复位时输出所述存储电路的值。
17.根据权利要求1所述的半导体存储装置，其特征在于，
对刷新周期进行可变控制的电路具有计时器电路，
所述计时器电路具有：
把基本周期作为输入，对其进行计数的计数器；
接受使刷新周期缩短的指示的话，就对现在的输出值减去规定量的值，接受使刷新周期延长的指示的话，就对现在的输出值叠加规定量的值的加法器；以及
接受所述计数器的输出，接受所述加法器的输出值、将其作为限度值的比较器，
所述比较器在所述计数器的输出超过了所述限度值的场合，使监视信号成为激活状态而将其输出。
18.根据权利要求1所述的半导体存储装置，其特征在于，
具有ECC(错误检测订正)编码译码电路，
在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述错误检测订正用编码译码电路生成错误检测订正用的检查比特，将其存放在规定的检查区域中，
刷新周期以在采用了检查比特的错误订正动作所给出的错误产生的容许范围内设定的长的周期来进行，
在退出数据保持动作模式时，在回到通常动作之前，由所述错误检测订正用编码译码电路采用所述检查比特进行错误比特的错误订正译码动作。
19.根据权利要求1所述的半导体存储装置，其特征在于，
具有ECC(错误检测订正)编码译码电路，
在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述错误检测订正用编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域中，
(A1)在所述监视单元中写入期待值数据′1′，
(A2)刷新所述存储器阵列的所有单元，
(A3)在刷新期间进行暂停，
(A4)从所述监视单元读出数据，将其与期待值数据′1′进行比较，测量错误，
(A5)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的下限值及以下的场合，延长刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，
在退出数据保持动作模式之前的期间，反复进行(A1)至(A5)的动作，
在退出数据保持动作模式时，由所述错误检测订正用编码译码电路进行错误订正，转移到通常动作。
20.根据权利要求1所述的半导体存储装置，其特征在于，
具有ECC(错误检测订正)编码译码电路，
在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域中，
(A1)在所述监视单元中写入期待值数据′1′，
(A2)刷新所述存储器阵列的所有单元，
使暂停期间短于刷新期间，进行多回(m回)下面的错误检查，即，
(A3)在规定暂停期间，把内部电源的至少1部分关断，进行暂停，
(A4)从所述监视单元读出数据，将其与期待值数据′1′进行比较，测量错误，
(A5)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，开始从(A1)起的处理，
(A6)m回的错误检查结束后，在所述错误率为规定的下限值及以下的场合，延长刷新周期，
在退出数据保持动作模式之前的期间，反复进行所述(A1)至(A6)的动作，
在退出数据保持动作模式时，由所述ECC编码译码电路进行错误订正，转移到通常动作。
21.根据权利要求1所述的半导体存储装置，其特征在于，
具有ECC(错误检测订正)编码译码电路，
在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域中，
(A1)刷新所述存储器阵列的所有单元，
使暂停期间短于刷新期间，
(A2)判断是否按预定的规定回数(m回)进行了错误检查，在不到m回的场合，
(A3)在所述监视单元中写入期待值数据′1′，
(A4)在规定的暂停期间进行暂停，
(A5)从所述监视单元读出数据，将其与期待值数据′1′进行比较，测量错误，
(A6)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，在所述错误率为规定的下限值及以下的场合，延长刷新周期，开始从(A2)起的处理，
m回的错误检查结束时，开始从(A1)起的处理，
在退出数据保持动作模式之前的期间，反复进行所述(A1)至(A6)的动作，
在退出数据保持动作模式时，由所述ECC编码译码电路进行错误订正，转移到通常动作。
22.根据权利要求1所述的半导体存储装置，其特征在于，
具有ECC(错误检测订正)编码译码电路，
在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域中，
(A1)在所述监视单元中写入期待值数据′1′，
(A2)刷新所述存储器阵列的所有单元，
使暂停期间短于刷新期间，
(A3)判断是否按预定的规定回数(m回)进行了错误检查，在不到m回的场合，
(A4)在规定的暂停期间进行暂停，
(A5)从所述监视单元读出数据，将其与期待值数据′1′进行比较，测量错误，
(A6)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，在所述错误率为规定的下限值及以下的场合，延长刷新周期，开始从(A3)起的处理，
m回的错误检查结束时，开始从(A1)起的处理，
在退出数据保持动作模式之前的期间，反复进行所述(A1)至(A6)的动作，
在退出数据保持动作模式时，由所述ECC编码译码电路进行错误订正，转移到通常动作。
23.根据权利要求1所述的半导体存储装置，其特征在于，把与通常存储器区域相比暂停刷新的实力差的多个比特作为所述监视单元。
24.根据权利要求23所述的半导体存储装置，其特征在于，与通常存储器区域相比暂停刷新的实力差的比特是按规定数比特(M比特)及以上进行暂停刷新所给出的救济，选择其中实力最差的M的10分之一程度的比特而得到的。
25.一种半导体存储装置，其特征在于具有：
在具有为了数据保持而需要刷新动作的多个存储单元的存储器阵列内具有监视单元；
进行自刷新周期的控制的控制电路；
ECC(错误检测订正)编码译码电路；
在进入自刷新动作时，所述ECC编码译码电路生成存储器阵列的检查比特，将其写入存储器阵列中，在退出自刷新动作时，所述ECC编码译码电路进行存储器阵列的错误检测和订正，
在所述监视单元中写入期待值数据，把按自刷新周期或比自刷新周期还短的期间从监视单元读出的数据与期待值数据进行比较，观测错误率的电路；以及
根据错误率的观测结果来调整刷新周期的电路。
26.根据权利要求25所述的半导体存储装置，其特征在于，对于多个群，具有1个所述ECC编码译码电路。
27.根据权利要求26所述的半导体存储装置，其特征在于，对于每个群，具有所述ECC编码译码电路。
28.一种半导体存储装置的刷新周期控制方法，其特征在于包括：
对于包括多个阵列状的为了数据保持而需要刷新动作的存储单元的存储器阵列内的预定的多个存储单元(称为「监视单元」)，写入规定数据的步骤；
从写入了所述规定数据的所述多个监视单元，经过刷新周期或比所述刷新周期还短的规定时间时，读出数据的步骤；
对以下工作进行控制的步骤：对所述读出数据和所述规定数据进行比较，测量错误计数或错误率；以及
根据所述错误计数或错误率的测量结果，对刷新周期进行可变控制的步骤。
29.根据权利要求28所述的半导体存储装置的刷新周期控制方法，其特征在于包括：
在所述存储器阵列的刷新前或后，在多个所述监视单元中分别写入规定数据的步骤；
在经过了刷新周期或比所述刷新周期还短的规定期间时，从所述监视单元读出数据的步骤；
比较所述读出的数据和所述规定数据，判断错误的有无的步骤；
对所述错误进行计数的步骤；以及
根据所述计数结果，决定延长、缩短或原样维持所述刷新周期的步骤。
30.根据权利要求28所述的半导体存储装置的刷新周期控制方法，其特征在于，
所述半导体存储装置搭载ECC(错误检测订正)编码译码电路，
包括：
(A0)在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域中的步骤；
(A1)在所述监视单元中写入′1′的步骤；
(A2)刷新所有单元的步骤；
(A3)在规定的暂停期间进行暂停的步骤；
(A4)从所述监视单元读出数据，将其与′1′进行比较，测量错误的步骤；
(A5)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的下限值及以下的场合，延长刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，对以上工作进行控制的步骤；
在退出数据保持动作模式之前的期间，反复进行(A1)至(A5)的动作，以及
(A6)在退出数据保持动作模式时，由所述ECC编码译码电路进行错误订正，转移到通常动作的步骤。
31.根据权利要求28所述的半导体存储装置的刷新周期控制方法，其特征在于，
所述半导体存储装置搭载ECC(错误检测订正)编码译码电路，
包括：
(A0)在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域中的步骤；
(A1)在监视单元中写入′1′的步骤；以及
(A2)刷新所述存储器阵列的所有单元的步骤；
使暂停期间短于刷新期间，按预定的规定回数(m回)进行下面的错误检查，包括：
(A3)在规定的暂停期间进行暂停的步骤；
(A4)从所述监视单元读出数据，将其与′1′进行比较，测量错误的步骤；
(A5)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，开始从(A1)起的处理的步骤；
(A6)m回的错误检查结束后，在所述错误率为规定的下限值及以下的场合，延长刷新周期的步骤。
在退出数据保持动作模式之前的期间，反复进行所述(A1)至(A6)的动作，
(A7)在退出数据保持动作模式时，由所述ECC编码译码电路进行错误订正，转移到通常动作的步骤。
32.根据权利要求28所述的半导体存储装置的刷新周期控制方法，其特征在于，
所述半导体存储装置搭载ECC(错误检测订正)编码译码电路，
具有：
(A0)在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域中的步骤；以及
(A1)刷新所述存储器阵列的所有单元的步骤，
使暂停期间短于刷新期间，
包括：
(A2)判断是否按预定回数(m回)进行了错误检查，在不到m回的场合，
(A3)在监视单元中写入′1′的步骤；
(A4)在规定的暂停期间进行暂停的步骤；
(A5)从所述监视单元读出数据，将其与′1′进行比较，测量错误；
(A6)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，在所述错误率为规定的下限值及以下的场合，延长刷新周期，开始从(A2)起的处理的步骤；
(A7)m回的错误检查结束时，开始从所述(A1)起的处理的步骤；
在退出数据保持动作模式之前的期间，反复进行(A1)至(A7)的动作，以及
(A8)在退出数据保持动作模式时，由所述ECC编码译码电路进行错误订正，转移到通常动作的步骤。
33.根据权利要求28所述的半导体存储装置的刷新周期控制方法，其特征在于，
所述半导体存储装置搭载ECC(错误检测订正)编码译码电路，
包括：
(A0)在进入数据保持动作模式时，读出所述存储器阵列的数据，由所述ECC编码译码电路生成错误检测订正用的检查比特，将其存放在检查区域的步骤；
(A1)在监视单元中写入′1′的步骤；
(A2)刷新所有单元的步骤，
使暂停期间短于刷新期间，
(A3)判断是否进行了m回错误检查，在不到m回的场合，
(A4)在暂停期间进行暂停的步骤；
(A5)从所述监视单元读出数据，将其与′1′进行比较，测量错误；
(A6)在所述错误率比规定的上限值大的场合，缩短刷新周期，在所述错误率为规定的上限值和下限值的范围内的场合，刷新周期不变更，在所述错误率为规定的下限值及以下的场合，延长刷新周期，开始从(A3)起的处理的步骤；
(A7)m回的错误检查结束时，开始从(A1)起的处理的步骤；
在退出数据保持动作模式之前的期间，反复进行(A1)至(A7)的动作，以及
(A8)在退出数据保持动作模式时，由所述ECC编码译码电路进行错误订正，转移到通常动作的步骤。
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