KR20060048431A

KR20060048431A - 반도체 기억장치 및 리프레시 주기 제어 방법

Info

Publication number: KR20060048431A
Application number: KR1020050052761A
Authority: KR
Inventors: 유타카 이토; 다케시 하시모토
Original assignee: 엘피다 메모리 가부시키가이샤
Priority date: 2004-06-18
Filing date: 2005-06-18
Publication date: 2006-05-18
Also published as: TW200614240A; CN100527269C; KR100656717B1; US20090193301A1; US20050281112A1; JP2006004557A; CN1728277A; US7493531B2; TWI299494B; JP4237109B2

Abstract

BIST 회로를 탑재하고, 모니터 비트 영역에 대해 리프레시 주기마다 판독ㆍ기입하는 것으로, 해당 리프레시 주기에서 에러율 (에러 카운트) 을 검지하는 에러율 측정 회로를 구비하여 소정의 에러율이 되도록, 리프레시 주기의 연장, 단축 제어를 실시하는 제어 회로를 구비한다. BIST 회로는 내부 코맨드, 내부 어드레스를 발행하고, DRAM 을 내부에서 오퍼레이션하는 회로 및 원하는 데이터 기입ㆍ판독 및 기대값 비교 (에러 판정), 에러 카운트를 실시한다.

반도체 기억장치, 리프레시, 에러 카운트

Description

반도체 기억장치 및 리프레시 주기 제어 방법{SEMICONDUCTOR MEMORY DEVICE AND REFRESH PERIOD CONTROL METHOD}

도 1 은 종래 기술 (일본 공개특허공보 평11-213659호) 의 전체 블록도.

도 2 는 종래 기술 (일본 공개특허공보 평11-213659호) 에 있어서의 리프레시 주기 제어 알고리즘을 나타내는 도면.

도 3 은 셀 리크 모니터를 사용한 리프레시 온도 보상 방식 (3A), 온도계를 사용한 리프레시 온도 보상 방식 (3B) 을 설명하기 위한 도면.

도 4 는 본 발명의 리프레시 온도 보상 방식의 개념을 설명하기 위한 도면.

도 5 는 본 발명의 일 실시예의 전체 구성을 나타내는 도면.

도 6 은 본 발명의 다른 실시예의 전체 구성을 나타내는 도면.

도 7 은 본 발명의 일 실시예의 리프레시 주기 제어 알고리즘을 나타내는 플로우 차트.

도 8 은 본 발명의 다른 실시예의 리프레시 주기 제어 알고리즘을 나타내는 플로우 차트.

도 9 는 본 발명의 다른 실시예의 리프레시 주기 제어 알고리즘을 나타내는 플로우 차트.

도 10 은 본 발명의 다른 실시예의 리프레시 주기 제어 알고리즘을 나타내는 플로우 차트.

도 11 은 본 발명의 일 실시예의 SSR 탑재 DRAM 의 상태 천이도.

도 12 는 본 발명의 다른 실시예의 리프레시 주기의 에러율 모니터 제어 탑재의 SSR 모드 상태 천이를 나타내는 도면.

도 13 은 본 발명의 다른 실시예의 리프레시 주기의 에러율 모니터 제어 기능이 없는 SSR 모드 상태 천이도.

도 14 는 본 발명의 다른 실시예의 리프레시 주기의 에러율 모니터 제어 탑재의 SSR 모드 상태 천이도.

도 15 는 본 발명의 다른 실시예의 리프레시 주기의 에러율 모니터 제어 탑재 시 (본 발명) 의 통상 SR 모드 상태 천이도.

도 16 은 본 발명의 또 다른 실시예의 전체 구성을 나타내는 도면.

도 17 은 본 발명의 일 실시예에 있어서의 에러율 계수 회로의 구성의 일례를 나타내는 도면.

도 18 은 본 발명의 일 실시예에 있어서의 에러율 계수 회로의 다른 예를 나타내는 도면.

도 19 는 n 비트 가산 회로의 실시예 (도 18 의 1805) 를 나타내는 도면.

도 20 은 반가산 회로의 실시예를 나타내는 도면.

도 21 은 전가산 회로의 실시예를 나타내는 도면.

도 22 은 16 입력 1 비트 가산 회로의 실시예 (도 18 의 1804) 를 나타내는 도면.

도 23 은 가산 회로의 실시예 (도 17 의 1706) 를 나타내는 도면.

도 24 는 가산 회로의 실시예 (도 17 의 1706) 를 나타내는 도면.

도 25 는 타이머 회로의 실시예 (도 5, 도 6, 도 16) 를 나타내는 도면.

도 26 은 도 25 의 타이머 회로의 TRIG 발생 회로의 실시예 (도 25 의 2505) 를 나타내는 도면.

도 27 은 도 25 의 타이머 회로의 계수 비교 회로의 실시예 (도 25 의 2503) 를 나타내는 도면.

도 28 은 도 25 의 타이머 회로의 13 비트 가산 회로 (도 25 의 2504) 를 나타내는 도면.

도 29 는 도 25 의 타이머 회로의 주기 가산치 계산 회로 (도 25의 2506) 를 나타내는 도면.

도 30 은 도 25 의 타이머 회로의 주기 감산치 계산 회로 (도 25의 2507) 를 나타내는 도면.

도 31 은 데이터 레지스터의 실시예를 나타내는 도면.

도 32 는 데이터 레지스터의 다른 실시예를 나타내는 도면.

도 33 은 데이터 레지스터의 동작 파형예 (도 32) 를 나타내는 도면.

도 34 는 n 비트 데이터 레지스터 (FF) 를 나타내는 도면.

도 35 는 리프레시 기본 주기 발생 회로를 나타내는 도면.

도 36 은 기본 오실레이터 회로 (도 35 의 오실레이터) 를 나타내는 도면.

도 37 은 바이어스 회로의 구성을 나타내는 도면.

도 38 은 카운터 회로의 실시예 (도 35 참조) 를 나타내는 도면.

도 39 는 카운터 회로의 동작 파형예 (도 38 참조) 를 나타내는 도면.

도 40 은 타이머 회로 (도 25) 의 동작 파형예를 나타내는 도면.

도 41 은 모니터 비트 액세스 제어 기능을 탑재한 ECC 컨트롤러의 실시예 (도 5, 도 6-6) 를 나타내는 도면.

도 42 는 에러율 체크 회로 (도 41 참조) 를 나타내는 도면.

도 43 은 에러 설정치 기억 회로 (도 42 의 4101 또는 4102) 를 나타내는 도면.

도 44 는 퓨즈 ROM 회로의 실시예 (절단 전) 의 구성을 나타내는 도면.

도 45 는 퓨즈 ROM 회로의 실시예 (절단 후) 의 구성을 나타내는 도면.

도 46 은 파워 업 회로의 실시예 (도 44, 도 45 에 PUPB 공급) 을 나타내는 도면.

도 47 은 퓨즈 회로의 동작 파형예를 나타내는 도면.

도 48 은 도 43 의 8 비트 퓨즈 ROM 회로의 구성을 나타내는 도면.

도 49 는 도 43 의 에러 설정치ㆍ기억 회로의 테스트 모드 동작 파형예를 나타내는 도면.

도 50 은 셀프 리프레시 주기의 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러 (도 16 의 6) 의 구성을 나타내는 도면.

도 51 은 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러의 동작 파형의 일례 (모니터 메모리로부터의 READ 오퍼레이션 및 에러 카운트) 를 나타내는 도면.

도 52 는 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러의 동작 파형예 (모니터 메모리로의 WRITE 오퍼레이션) 을 나타내는 도면.

도 53 은 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러의 동작 파형예 (모니터 메모리로부터의 READ 오퍼레이션 및 에러 카운트 그 2) 를 나타내는 도면.

도 54 는 셀프 리프레시 주기의 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러의 동작 파형예를 나타내는 도면.

도 55 는 셀프 리프레시 주기의 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러의 동작 파형예를 나타내는 도면.

도 56 은 에러율 모니터 제어의 동작 파형예 (엔트리로부터 SSR 모드) 를 나타내는 도면.

도 57 은 에러율 모니터 제어의 동작 파형예 (도 56 의 연속, SSR 모드로부터 엑시트) 를 나타내는 도면.

부호의 설명

1 기동 정지 신호

2 내부 코맨드 신호, READY 신호

3 내부 어드레스 신호

4 동작 모드 신호 (CODEC MODE)

5 에러 검출 신호, 에러 위치 검출 신호 (ERROR-LOCATION DETECT)

6 ECC 컨트롤러

7 ECC 부호화 복호 회로 (ECC CODEC)

9 주기 변경 신호 (UP/DOWN)

11 에러율 계수 회로 (ERATE MONITOR)

12 동작 모드 신호 (MODE)

13 에러율 신호 (FBIT)

14 메모리 어레이

15 모니터 영역

16 패리티 영역

100 메모리 어레이

101 정보 비트

102 검사 비트

103 모니터 비트

104 X 디코더

105 에러율 계수 회로

106 분주 회로 (타이머 제어 회로)

107 리프레시 어드레스 발생 회로

200 메모리 어레이

201 로우 디코더

202 워드 드라이버

203 센스 앰프

204 I/O 게이팅 기입 드라이버

205 칼럼 디코더

206 로우 어드레스 멀티플렉서

207 칼럼 어드레스 카운터 & 래치

208 리프레시 카운터

209 제어 로직

2091 코맨드 디코더

2092 셀프 리프레시 제어

2093 모드 레지스터

210 데이터 입력 레지스터

211 데이터 출력 레지스터

212 뱅크 제어 로직 회로

213 어드레스 레지스터

214 모니터 비트 어드레스 기억 ROM

1701 데이터 스크램블 회로

1702 비교 회로

1703 레지스터 회로

1704 카운터

1706 가산기

1804, 1805 가산기

2001 EXOR 회로

2002 AND 회로

2401 8 비트 가산기

2402 8 비트 플립플롭

2403 16 비트 FSR

2405 CMOS 트랜스퍼 게이트

2503 계수 비교기

2504 13 비트 가산기

2505 트리거 생성기

2506 주기 가산치 계산 회로

2507 주기 감산치 계산 회로

2508 12 비트 카운터

2509 원 샷 펄스 생성기

2701, 2702, 2801 13 비트 가산기

2802 12 비트 플립플롭

3001 시프트 레지스터

3002 가산기

3501 발진기

3502 n 비트 카운터

4101 BIST 블록

4102 에러율 체크 회로

4103 코맨드 제네레이터

4104 어드레스 제네레이터

4105 ECC 블록

4201, 4202 에러 설정치 기억 회로

4203, 4204 비교기

4205, 4206, 4207 레지스터

4301 8 비트 카운터

4302 8 비트 퓨즈 ROM

4303 데이터 레지스터

4304, 4305 셀렉터 회로

4401 NOR 회로

4402, 4403, 4407, 4408 인버터

4404 pMOSFET

4405 nMOSFET

4406 퓨즈

4601, 4602 pMOSFET

4604, 4609 nMOSFET

4605∼4608 인버터

5001 BIST 블록

5002 에러율 체크 회로

5003 코맨드 제네레이터

5004 어드레스 제네레이터

5005 ECC 블록

5006 모니터 ROM

[특허문헌 1] 일본 공개특허공보 평11-213659호

[특허문헌 2] 일본 공개특허공보 2002-056671호

[특허문헌 3] 일본 공개특허공보 2004-152378호

[특허문헌 4] 일본 공개특허공보 2002-025299호

[비특허문헌 1] DFT'99 (1999 IEEE International Symposium on Defect and Fault Tolerance in VLSI systems), 제 311~318 면

본 발명은 반도체 기억장치에 관한 것으로, 특히 데이터 유지를 위한 리프레시를 필요로 하는 반도체 기억장치 및 리프레시 주기 제어 방법에 관한 것이다.

셀프 리프레시 주기의 온도 보상은, 주위 온도에 의해 디바이스의 포즈 리프레시의 실력이 크게 변화하는 것에 따라 리프레시 주기를 제어하는 기술이다. 이 셀프 리프레시 주기의 온도 보상 기술이 완성되었을 시에는 고온 (온도 보증 상한) 에 비교하여, 실온에서는 1 자리수의 데이터 유지 전류의 저감이 실현될 수 있 게 된다. 그러나, 디바이스에 적합한 큰 온도 의존성을 갖는 회로를 설계하는 것은 기술적으로 어렵고, 아직 유효한 기술이 없다는 것이 현상황이다.

종래부터 제안되어 있는 온도 보상 기술은 크게 나눠, 다음의 2 가지로 분류할 수 있다.

(a) 온도 의존성을 갖는 디바이스 파라미터, 예를 들어, MOS 트랜지스터의 전류 등을 어떠한 수단으로 검지하고 리프레시 주기로 변환하는 수법. 예를 들어, 온도를 모니터하고 리프레시 주기를 제어하는 온도계 방식 또는 셀의 리크 특성을 모니터하여 리프레시 주기를 제어하는 수법 (본 명세서에서는 「셀 리크 모니터 방식」이라고 한다 등).

(b) 데이터 유지 대상으로 되는 복수의 메모리 셀 그 자체를 직접, 판독ㆍ기입하고, 그 에러 발생 상황으로부터 리프레시 주기를 결정하는 수법.

최근, 저(低) 데이터 유지 전류를 특징으로 하는 모바일 SDRAM (Synchronous DRAM) 이 시장에서 볼 수 있게 되었는데, 모든 제품은 기본적으로 상기 (a) 의 수법을 채용하고 있다.

상기 (a) 수법의 대표적인 회로에, 온도계 (온도 센서) 회로가 있다. 온도계 회로를 사용한 리프레시 주기 제어 방법 (온도계 방식) 은, 예를 들어, 온도검지 디바이스 (온도 센서) 에 있어서의 기준 전압 (Vref) 발생 레벨이 미소한 온도 변화를 검지하고, 그 때의 온도 정보로부터 리프레시 주기를 기본 주기의 2 배, 4 배, … 라는 식으로 카운터 배주 (분주) 하는 방법이다.

그러나, 본질적으로 온도계에 있어서의 기준 전압 (Vref) 발생 레벨의 편차 와, DRAM 디바이스의 리프레시 실력의 편차는 독립되어 있기 때문에, 온도계 방식에 있어서는, 그 합쳐짐 (트리밍) 이 복수의 온도 포인트에서 필수로 되어 있고, 웨이퍼 테스트 공정 (웨이퍼 칩의 패드 상에 프로브 침을 대어 다이의 전기적 시험을 실시하는 공정) 에 있어서의 큰 과제로 되고있다.

실제의 DRAM 디바이스의 제조 공정에서는 테스트 코스트의 관점에서, 웨이퍼 테스트 시에는 2 점 (고온, 저온) 정도의 온도 트리밍 밖에 할 수 없다. 이 때문에, 중온역에서의 불량 발생이 많고, 편차를 예상하여 큰 동작 마진을 확보해야만 하고, 큰 온도 의존성을 얻을 수 없다는 것이 현상황이다.

한편, 상기 (b) 에 관한 기술로서는, 예를 들어, 상기 특허 문헌 1, 특허 문헌 2, 비 특허 문헌 1 등이 제안되어 있다.

특허문헌 1 에는 DRAM 을 사용한 메모리 시스템에 있어서의 스탠바이 전류 저감 (데이터 유지 전류 저감) 방법이 개시되어 있고, 도 1 에 나타내는 바와 같이, 컴퓨터는 DRAM 에 부가하고, 에러 정정 부호화 회로와 에러 정정 복호 회로 (에러 정정 회로), 리프레시 간격 제어 회로, 타이머 2, 온도 센서, 리프레시 실행 회로, 타이머 1 을 구비하고 있다.

ECC 부호화 회로와 복호 회로, 리프레시 주기 제어 회로를 DRAM 장치에 구비한 구성으로서, 예를 들어, 상기 특허 문헌 2, 4 의 기재가 참조된다.

도 1 에 나타낸 시스템의 동작을 설명한다. 우선, 통상의 기입 (WRITE) 동작 시에, 항상 부호화 동작을 실시하여 DRAM 내에 미리 확보된 패리티 영역에 패리티 데이터를 기입하도록 한다. 혹은, 데이터 유지 동작 모드 (셀프 리프레시 모드) 에 엔트리했을 때에, 전체 비트의 데이터를 ECC 부호화 회로로 판독하고, 전체 데이터의 패리티 데이터를 생성, 기입하도록 한다. 다음으로, 도 2 에 나타내는 알고리즘에 따른 리프레시 주기제어를 실시한다.

데이터 유지 동작 중에는 전체 비트ㆍ리프레시 → 포즈 (예를 들어 리프레시 간격) 을 반복하지만, 전체 비트 리프레시 시마다 전체 데이터를 에러 정정 복호 회로 (에러 정정 회로) 에 판독하고, 에러 검출 정정을 실시한다. 에러가 없으면, 리프레시 주기를 어느 배율 k1 로 연장하고, 에러가 있으면, 오류행을 복사한다. 혹은, 그 에러수에 따라 리프레시 주기를 단축한다. 상기 단계를 반복하는 것에 의해, 리프레시 주기는 최적치로 수렴하는 것이다.

또한, 검지되는 에러수 (에러율) 는 에러 정정 복호 회로 (에러 정정 회로) 의 정정 능력의 범위 내로 되도록 제어된다.

또한, 비특허문헌 1 에서는 이 기술을 실기평가에 의해 실증하였다. 그리고, 이 기술은 특허문헌 2, 4 와 같이 DRAM 탑재 기술에서 보았을 때, 다음과 같이 표현할 수 있다.

온ㆍ칩 ECC (에러 정정 부호) 탑재의 데이터 유지 동작 모드 (전력 제어에 의한 저소비 전력화를 실현) 에서, 리프레시 동작과 함께, 전체 데이터를 ECC 복호회로에 판독, 에러율을 감시한다.

측정된 에러율이 미리 설정된 값보다도 높은 경우에는 리프레시 주기를 짧게 하고, 낮은 경우에는 리프레시 주기를 길게 함으로써, 에러율을 정정 능력 이하로 유지하면서 리프레시 주기의 온도 보상을 가능하게 한다.

또한, 메모리 셀의 에러율에 근거하여 리프레시 주기를 가변 제어하는 구성으로서, 예를 들어, 특허문헌 4 에는 데이터 유지 동작 모드 시에 기동되어 다이나믹형 메모리 회로에 유지된 복수의 데이터를 판독하고, 오류 검출 정정용의 검사 비트를 생성하여 추가 메모리 회로에 기억시키고, ECC 회로에 의해 일정한 리프레시 주기로 복수의 데이터와 그에 대응한 검사 비트를 판독하여 오류의 검출과 정정을 실시하고, 오류가 없는 것의 제 1 검출 신호를 적산하고, 오류가 있는 것의 제 2 검출 신호를 상기 제 1 검출 신호보다도 큰 비중를 갖고 적산하고, 제 1 적산을 줄이도록 적산하고, 적산량이 일정 양을 초과하였을 때 리프레시 주기를 소정의 시간만큼 길게 하고, 적산량이 일정량보다 적어졌을 때에 리프레시 주기를 소정의 시간만큼 짧게 하는 에러율 선정 회로를 구비한 반도체 집적 회로 장치가 개시되어 있다.

또한, 데이터 유지 동작 모드 시, 포즈 리프레시의 실력이 떨어지는 비트 (tail-bit) 를 ECC 회로에서 오류 정정하여 마스크하고, 리프레시 주기를 1 초까지 연장하고, 저소비 전력화를 실현하는 구성도 알려져 있다 (특허문헌 2 ). 포즈 리프레시 특성의 온도 의존성 (뒤떨어진 비트와 노멀 비트의 온도 의존성) 에 관해서는 상기 특허문헌 2 (제 10, 11 도 등) 이 참조된다. 또한, 후술되는 ECC 회로 (ECC CODEC) 의 상세한 것에 대해서는, 예를 들어, 특허문헌 3 의 기재가 참조된다.

온ㆍ칩 ECC 회로를 구비하고, 전력 제어를 실시하는 것으로 저소비 전력의 데이터 유지 동작 모드를 실현하고, 장주기 리프레시, 데이터 유지 전류의 저감을 실현하고, 저온 영역에서 더욱 저소비 전류화를 목표로 한 온도 보상 기술로서, 온도계 회로, 셀 리크 모니터 회로의 탑재를 생각할 수 있다. 온ㆍ칩 ECC 회로를 구비하고, 스탠바이 시에, ECC 회로에서 메모리 셀의 패리티 정보를 생성하고, 전력 제어를 실시하고, 리프레시 불량의 셀을 ECC 회로에 의한 오류 정정으로 구제함으로써, 장주기 리프레시, 저소비 전류를 실현하는 데이터 유지 동작 모드를, 본 명세서에서는 「슈퍼 셀프-레프레시 모드 (Super Self-Refresh Mode)」 (이하, 「SSR 모드」라고 약기한다) 라고 한다. 온ㆍ칩 ECC 회로를 구비하고, 전력 제어를 실시하는 것으로 저소비 전력의 데이터 유지 동작 모드를 실현하고, 장주기 리프레시를 실현하는 반도체 기억장치에 관해서는 상기 특허문헌 2 의 기재가 참조된다.

상기의 수법의 어느 것에도 일장 일단이 있고, 예를 들어, 10㎂ (실온) 정도의 데이터 유지 전류를 실현하기 위해서는, 새로운 온도 보상 기술을 원리 원칙에서 재고 할 필요가 있다.

따라서, 본 발명의 목적은 데이터 유지 전류의 특단의 저감을 실현 가능하게 하는 온도 보상 기술을 구비한 반도체 기억장치 및 리프레시 주기 제어 방법을 제공하는 것에 있다.

본원에서 개시된 발명은 상기 목적을 달성하기 위해, 개략 이하와 같이 이루어진다.

본 발명의 일 양태 (측면) 에 관련된 반도체 기억장치는 데이터 유지를 위해 리프레시 동작을 필요로 하는 복수의 메모리 셀을 어레이 상에 포함하는 메모리 어레이와, 상기 메모리 어레이 내의 미리 정해진 복수의 메모리 셀 (「모니터 셀」이라고 한다) 에 대해 소정의 데이터를 각각 기입하는 제어를 실시하는 회로와, 상기 소정의 데이터를 기입한 상기 복수의 모니터 셀로부터 리프레시 주기 또는 상기 리프레시 주기보다도 짧은 소정 기간 경과하였을 때에 데이터를 판독하는 제어를 실시하는 회로와, 상기 모니터 셀로부터의 판독 데이터와 상기 소정의 데이터를 비교하여 에러 카운트 또는 에러율을 측정하고, 상기 에러 카운트 또는 에러율의 측정 결과에 근거하여, 리프레시 주기를 가변 제어하는 회로를 구비하고 있다.

본 발명에 관련된 반도체 기억장치에서는, 상기 리프레시가 셀프 리프레시이고, 상기 셀프 리프레시 중에 관측된 에러 카운트 또는 에러율이 원하는 설정 범위에 들어가도록, 상기 셀프 리프레시 주기가 제어된다.

본 발명에 관련된 반도체 기억장치에서는, 오류 정정 회로를 구비하고, 상기 리프레시가 셀프 리프레시이고, 상기 셀프 리프레시 중에 관측된 에러 카운트 또는 에러율이 상기 오류 정정 회로의 정정 능력의 범위에 들어가도록 상기 셀프 리프레시 주기가 제어되는 구성이어도 된다.

본 발명에 관련된 반도체 기억장치에서는, 상기 모니터 셀에의 데이터의 기입, 판독을 위한 내부 코맨드, 내부 어드레스를 생성하고, 기대값 데이터와의 비교를 제어하는 내장형 셀프 테스트 (Built-In Self Test; BIST) 회로를 구비한 구성이어도 된다.

본 발명에 관련된 반도체 기억장치에서, 상기 모니터 셀은 통상 메모리 영역과는 독립적으로 형성된 영역인 모니터 영역에 배치되고, 상기 에러 카운트 또는 에러율은 상기 모니터 영역에 물리적 (physical) '1' 데이터를 기입, 상기 리프레시 주기 또는더 짧은 주기로 판독되고 관측된 것이다.

본 발명에 관련된 반도체 기억장치에서, 상기 모니터 영역은 용장(冗長) 구제 메모리의 미 사용 영역을 포함하는 구성이어도 된다.

본 발명에 관련된 반도체 기억장치에 있어서, 상기 모니터 셀은, 통상 메모리 영역의 워드선과는 다른 워드선으로 선택되는 1 또는 복수의 워드 만큼의 메모리 셀로 이루어지는 구성이어도 된다.

본 발명의 다른 양태에 관련된 반도체 기억장치는 상기 모니터 셀의 어드레스를 보관한 기억장치를 구비하고, 상기 모니터 셀에의 데이터의 기입, 판독 시에는 상기 기억장치로부터의 내부 어드레스에 의한 모니터 셀의 액세스가 실시된다. 본 발명에 관련된 반도체 기억장치에 있어서, 에러율의 감시 주기는 상기 리프레시 주기보다 짧게 설정하여 온도 추종성을 향상시키고 있다.

본 발명에 관련된 반도체 기억장치에 있어서는, 측정된 에러 카운트 또는 에러율이 원하는 설정치를 초과한 경우, 메모리 영역에 대해 오류 정정 복호 동작을 실시하고, 에러율을 원하는 설정치로 저하시키는 구성이어도 된다. 데이터 유지 동작 모드로부터 엑시트할 때의 복호 동작에서 최종적으로 모든 에러 정정을 가능하게 하는 제어를 실시한다.

본 발명에 관련된 반도체 기억장치에서는, ECC 부호화 복호 회로를 구비하 고, 데이터 유지 동작만을 실시하는 모드에 엔트리할 때, 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하고, 셀프 리프레시 주기는 검사 비트를 사용한 오류 정정 동작에 의한 에러 발생의 허용 범위 내에서 길게 설정된 주기에서 실시되고, 데이터 유지 동작 모드 엑시트 시에, 통상 동작으로 복귀하기 전, 상기 ECC 부호화 복호 회로에서 상기 검사 비트를 사용하여 오류 비트의 오류 정정 복호 동작을 실시하는 구성이어도 된다.

본 발명에 관련된 반도체 기억장치에 있어서는, ECC 부호화 복호 회로를 구비하고, 데이터 유지 동작 모드에 엔트리할 때, 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하고,

(A 1) 모니터 셀에 '1' 을 기입하고,

(A 2) 모든 셀을 리프레시하고,

(A 3) 리프레시 기간, 포즈하고 (내부 전원 회로의 1 부 이상을 오프한다),

(A 4) 내부 전원 회로를 온 (on) 시키고, 상기 모니터 셀로부터 데이터를 판독하고 '1' 과 비교하여 에러를 측정하고,

(A 5) 상기 에러율이 소정의 상한치보다 큰 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 늘리고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기는 변경하지 않고,

데이터 유지 동작 모드를 엑시트 하기까지의 동안에, (A 1) 내지 (A 5) 의 동작을 반복하고,

데이터 유지 동작 모드를 엑시트할 때, 상기 ECC 부호화 복호 회로에서 에러 정정을 실시하여, 통상 동작으로 옮기는 구성이어도 된다.

본 발명에 관련된 반도체 기억장치에 있어서, 상기 셀프 리프레시 주기 제어는 통상 메모리 영역보다 포즈 리프레시의 실력이 떨어지는 수 비트 이상을 모니터 셀로 하는 구성이어도 된다. 상기 통상 메모리 영역보다 포즈 리프레시의 실력이 떨어지는 수 비트는, 포즈 리프레시에 의한 구제를 M 비트 이상 실시하고, 그 중 최악의(worst) 실력의 M/10 비트 정도가 선택된 것이다. 모니터 비트는 많을수록 에러율 판정 정확도가 좋고, 실제에서는 M 은 개략 50 비트 이상으로 된다.

본 발명의 다른 양태에 관련된 방법은 데이터 유지를 위해 리프레시 동작을 필요로 하는 메모리 셀을 복수 어레이 상에 포함하는 메모리 어레이 내의 미리 정해진 복수개의 메모리 셀에 대해 기대값 데이터를 기입한 단계와,

상기 기대값 데이터를 기입한 상기 복수개의 메모리 셀로부터 리프레시 주기 또는 상기 리프레시 주기보다도 짧은 주기에서 데이터를 판독하는 단계와,

상기 판독된 데이터와 상기 기대값 데이터를 비교하여 에러 카운트 또는 에러율을 측정하는 제어를 실시하는 단계와,

상기 에러 카운트 또는 에러율의 측정 결과에 근거하여 리프레시 주기를 연장할지 단축할지 또는 그대로 유지할지를 제어하는 단계를 포함한다.

상기의 본 발명에 대해 더욱 상세히 서술하기 위해 첨부 도면을 참조하여 이 하에 설명한다. 본 발명에 의하면, 리프레시 주기의 온도 제어는 도 4 (A) 에 나타내는 바와 같다. 본 발명에 관련된 반도체 기억장치는 그 개략 구성을 서술하면, 메모리 어레이 내에 복수의 모니터 셀을 갖는 모니터 비트 영역 (103) 을 구비하고, 리프레시 동작 시에, 모니터 비트 영역 (103) 에 기대값 데이터 (예를 들어 물리적 '1') 를 기입하고, 리프레시 기간 또는 리프레시 기간보다도 짧은 기간에 포즈하고, 그 후, 모니터 셀로부터 데이터를 판독하고, 에러율 계수 회로 (105) 에서 판독 데이터가 기대치와 일치하는지 아닌지에서 비교 판정 (패스 / 페일 (pass/fail) 판정) 하고, 에러 신호를 카운트하고, 측정된 에러 카운트 (에러율) 에 따라서 분주 회로 (106) 를 제어하여 리프레시 타이머의 주기를 가변 제어하는 것이다.

리프레시 어드레스 발생 회로 (107) 는 분주 회로 (106) 의 출력 (리프레시 트리거 신호) 를 받고, 리프레시 어드레스를 생성 출력하고, 리프레시 어드레스에서 선택되는 메모리 셀의 리프레시를 실시한다 (즉, 센스 앰프로써 비트선에 출력된 메모리 셀의 데이터를 증폭하고, 해당 데이터를 비트선으로부터 메모리 셀에 리스토어한다).

이러한 구성의 본 발명에 의하면, 상기 특허문헌 2 와 같이 에러율 측정을 위해 ECC 복호 회로에서 검사 비트를 판독하고 오류 검출을 실시할 필요는 없다.

에러율 계수 회로 (105) 로 리프레시 주기를 업 / 다운 제어하는 구성으로 한 본 발명의 리프레시 주기와 온도 Ta [℃] 의 관계는 도 4 (B) 에 나타내는 바와 같이 된다. 온도 검사 방식과 같이 주기를 합치는 것은 불필요하고, 기준 전압 (Vref) 도 불필요하다. 그리고 본 발명에 의하면, 데이터 유지 전류 (데이터 유지 동작 모드 시의 전원 전류) 를 예를 들어, 10㎂ 이하로 하는 것이 가능하다.

또한, ECC 부호화 복호 회로에 의해 부호화, 복호를 실시하지 않은 통상의 셀프 리프레시에도 적용 가능하다. 이 경우, 리프레시 구제 비트 약 10 비트 정도를 모니터로 한다.

이하, 본 발명의 비교예로서 셀 리크 모니터 회로를 사용하여 리프레시 주기를 제어하는 구성 (이하, 「셀 리크 모니터 방식」이라고 한다) 과, 온도를 검지하여 리프레시 주기를 제어하는 구성 (「온도계 방식」이라고 한다) 에 대해 설명한다. 도 3 (A) 은 아날로그 제어의 셀 리크 모니터 방식을 설명하기 위한 도면이다. 도 3 (A) 에 있어서, 가로축은 온도, 세로축은 주기 (시간) 이다. 셀 리크 모니터 방식에 있어서는, PN 접합 역바이어스 리크 등을 이용한 의사(擬似) 메모리 셀을 형성해 두고, 그 셀 리크 특성으로부터 온도 의존을 갖는 리프레시 주기 (장주기) 를 직접 발생하는 것이다.

원리적으로는 온도에 의존하고, 연속적 (아날로그적) 으로 리프레시 주기의 조정을 실시할 수 있다. 또한, 리프레시 동작 기간 외에서는 셀 리크 모니터 회로만 동작시켜 놓으면 되기 때문에 데이터 유지 전류 10㎂ 이하가 실현 가능하다. 이와 같이 셀 리크 모니터 방식은 이상적인 방식이라고 할 수 있지만, 프로세스 의존이 크고, 주기 (절대치) 의 합쳐짐이 문제로 된다.

또한, 도 3 (B) 은 온도계 방식을 설명하기 위한 도면이다. 온도계 방식에서는, PN 접합 순바이어스 리크 전류를 전압 변환하고, 그 전위로부터 온도를 검 지 하는 등의 원리에 따르는 온도계 회로가 설치되어 있다. 검지하는 온도는 수 포인트로 하고, 검지한 온도 범위에 따라 리프레시 주기를 통상 셀프 리프레시 주기의 2 배, 4 배 등 디지털적으로 제어한다.

이 때문에 주기에서 크게 벗어난 것은 적지만, 검지하는 온도 포인트에는 샘플 의존이 있고, 트리밍이 필요하다. 그 때문에 리프레시 주기 마진을 크게 잡지 않으면 안되고, 고온 최악의 조건에서는 온도 의존성을 갖지 않는 종래 제품보다 리프레시 주기가 짧아지는 경향이 있다. 또한, 기준 전압 (Vref) 발생 회로 및, 증폭기 회로 등이 상시 필요로 되기 때문에 데이터 유지 전류 20㎂ 이하의 실현은 곤란하다.

이에 대해 도 4 를 참조하여 설명한 본 발명에 의하면, 셀 리크 모니터 회로, 온도계 회로와 비교하여 다음과 같은 이점을 갖는다.

(a) 실(實) 메모리 셀에 대한 판독ㆍ기입 동작 (AC 전류) 에 의해 리프레시 주기를 결정하기 때문에, 기준 전압 (Vref) 발생 회로, 앰프 회로 등 (셀 리크 모니터 회로에서 리크 전류의 판정에 필요) 이 불필요하게 된다.

리프레시 주기의 연장과 함께, 데이터 유지 전류는 저감할 수 있고, 10㎂ 이하가 실현 가능하다. 즉, 리프레시 전류의 DC 성분은 10㎂ 이하로 될 수 있다.

반대로, 온도계 회로를 실현하기 위해서는 온도 의존성을 갖게 한 기준 전압 (Vref) 발생 회로, 온도 의존을 갖지 않는 기준 전압 (Vref) 발생 회로 및 기준 전압 (Vref) 의 비교 결과를 증폭하는 차동 앰프 회로 등이 필요하게 되기 때문에 상시 DC 전류를 흘리는 것이 된다. 그리고, 기준 전압 (Vref) 의 발생을 위해, 데이터 유지 전류는 20㎂ 이상을 요한다.

(b) 본 발명에 의하면, 프로세스 의존이 없고, 트리밍 등의 조정도 거의 필요로 하지 않는다. 이 때문에 용이하게 안정한 온도 보상이 실현 가능하다.

반대로, 온도계 회로를 실현하기 위해서는 검지 온도의 편차를 흡수하는 트리밍이 필요하다. 실제에서는 30℃ 정도의 검지 온도 편차가 있고, 트리밍 후에도 그 편차는, 예를 들어, 10℃ 정도 남는다.

디바이스의 리프레시 실력은 온도 의존성이 크고, 10℃ 의 차이에서 2 배 가까이나 변화하기 때문에, 리프레시 주기를 짧게 (마진 확대 방향으로) 설정하지 않을 수 없게 되고, 반대로 온도 보상함으로서, 데이터 유지 전류 그 자체가 커져 버리는 경우도 있다.

(c) 실 메모리의 데이터를 판독, 그 에러 상황에 따라 리프레시 주기가 설정되기 때문에, 메모리 회로의 유지 데이터의 에러에 의존하여 리프레시 주기의 연장 (조정), 온도 보상을 실현할 수 있다.

(d) 그러나, 메모리 어레이의 전체 데이터를 판독하여 에러 상황을 감시하는 구성은 현실적으로는 온도 보상 기술로서 채용할 수 없다.

즉, 전체 데이터의 에러율을 감시할 필요가 있기 때문에 리프레시마다 전체 비트 READ 를 해야하고, 데이터 유지 전류의 베이스 (AC 성분) 가, 2 배 이상으로 증가하여 결과적으로 고온 영역에서는 저소비 전류화로 되지 않는다.

(e) 에러율을 감시하는 메모리 영역을 좁히면 상기 (d) 의 문제를 회피할 수 있지만, 에러율은 그 영역의 유지 데이터에 의존한다. 이 때문에, 올바른 값 ( 에러율) 을 얻을 수 없고, 올바르지 못한 리프레시 주기 설정에 빠지는 경우도 있다. 예를 들어, 유지 데이터가 0 데이터이면 페일하지 않는다.

본 발명은 상기 종래의 셀 리크 모니터 방식 및 온도계 방식의 장점을 살리면서 단점을 개선하고, 저 전력화를 꾀하는 온도 보상 방식을 실현한 것이고, 종래 기술의 기본 동작은 살리고 단점을 없애기 때문에, 이하의 3 개의 요건을 추가하여 에러율의 감시 대상을 새롭게 형성한 모니터 비트 영역에 한정하고 있다.

도 4(A) 에 나타내는 바와 같이, 메모리 어레이 (100) 는 256 M 비트의 정보 비트 (101), 8 M 비트의 검사 비트 (102), 32 K 비트의 모니터 비트 (103) (모니터 셀 영역) 을 갖는다. 본 발명에 의하면, 모니터 비트를 포함해서 모든 셀의 리프레시를 실시하고, 리프레시마다 모니터 비트 (103) 에 물리적 '1' 을 기입하고, 리프레시 주기 또는 그보다도 짧은 기간에서 모니터 비트의 물리적 '1' 을 판독하고, 기대값 데이터와 일치하는지를 판정함으로서, 에러율 (에러 카운트) 을 판정하고, 에러율에 근거하여 리프레시 주기를 가변 제어한다. 또한, 에러는 페일에 대응하고, 에러율은 에러 카운트의 수를 전체의 수로 나눈 것이다 (페일 수 / (패스 + 페일 수)).

다음으로, 본 발명에서 에러율 감시용의 모니터 셀에 관해서 설명한다.

본 발명에서는 저소비 전력의 데이터 유지 동작 모드 (SSR 모드) 에서, 리프레시 동작 시, 모니터 비트 (103) 에 '1' 데이터를 기입, 포즈 리프레시 (포즈 기간 중, 파워 오프)마다 데이터를 판독하고, 에러율을 감시한다. 모니터 비트 (103) 는, 검사 비트 (패리티 비트) (102) 와 같이 용장 구제할 수 있고 (웨이퍼 테스트 때에 불량 셀을 용장셀로 둘 수 있다), 어떤 특정한 어드레스를 할당하는 구성으로 한다. 모니터 비트 (103) 는, X 디코더 (104) 에서 선택되는 워드선 (정보 비트, 검사 비트용의 워드선과는 별도로 준비된 워드선) 에 접속되는 메모리 셀의 개수 만큼 형성된다. 또한, 모니터 비트 (103) 는 도시되지 않은 BIST 회로에서 생성된 내부 어드레스 (X 어드레스와 Y 어드레스) 에서 선택된다.

혹은, 용장 구제 메모리의 미 사용 영역 (또한, 웨이퍼 테스트 등으로 패스한 영역) 을 모니터 비트로서 할당하도록 해도 된다.

에러율 계수 회로 (ERATE MONITOR) (105) 는, 예를 들어, 도 5 에 나타내도록 ECC 부호화 복호 회로 (ECC CODEC) 에 병렬하여 형성하고, 모니터 비트에의 판독 데이터 생성, 판독 데이터의 에러율 (페일 비트 수) 의 계측을 실시한다.

본 발명에 의하면, 모니터 셀로부터의 판독한 데이터와 비교되는 기대치가 이미 알려져 있기 때문에, 에러율 계수 회로 (ERATE MONITOR) (105) 는, 예를 들어, 도 17 에 나타내는 바와 같이, 카운터 회로 (COUNTER) 와 가산 회로 (ADDER) 에 의한, 간이한 구성에서 실현할 수 있다.

본 발명을 저소비 전력의 데이터 유지 동작 모드 (SSR 모드) 탑재의 (ECC-CODEC 가 1 세트/4 뱅크) 의 DRAM 에 적용한 경우에서 에러율 계수 회로 (ERATE MONITOR) (105) 를 구비하고, 에러율 계수 회로 (ERATE MONITOR ; 「에러 감시 회로」라고 한다) (105) 는 내부 I/O 버스에 ECC 부호화 복호 회로 (ECC CODEC) 와 같이 아래로 늘어지는 구성으로 된다. 내부 I/O 버스에 접속되는 에러율 계수 회로 (ERATE MONITOR) (105) 는 통상 동작과 같은 판독 (READ), 기입 (WRITE 동작) 과 함께, 에러율의 카운트, 기입 동작을 실시한다.

본 발명은 셀프 리프레시 동작 중의 에러율의 감시 동작을 위해, SDRAM 인터페이스 회로 (예를 들어 도 5 의 제어 로직 (209)) 에 대해 내부 코맨드, 내부 어드레스를 생성, 출력함과 함께 에러율 계수 회로 (ERATE MONITOR) (105) 의 동작을 제어하는 ECC 컨트롤러 (도 5 의 CONTROLLER (6) 참조) 를 구비하고 있다. 이 ECC 컨트롤러 (도 5 의 도면부호 (6)) 는 내장형 셀프 테스트 (BIST) 를 제어하는 BIST 블록과, 에러 검출 및 정정 (Error Checking and Correction; ECC) 블록을 포함하고, ECC 블록은 SSR 모드에서의 패리티 비트의 생성, 기입, 에러 검출 및 정정 기입 동작을 위한 내부 코맨드, 내부 어드레스를 SDRAM 의 인터페이스 회로 (예를 들어 도 5 의 제어 로직 (209)) 에 대해 출력하고, ECC-CODEC 에 제어 신호 (INIT, PARITY, SYNDROME, CORRECT) 등을 출력한다.

BIST 회로는 내부 코맨드 (ACT, READ, WRITE, PRE 등) 를 생성하고, 모니터 비트의 내부 어드레스를 생성하여 SDRAM 의 인터페이스 회로에 대하여 출력하고, 에러율 계수 회로 (ERTAE MONITOR) 에 I/O 버스에의 기대값 데이터의 출력, I/O 버스로부터의 판독 데이터의 혼잡을 제어하고, 또한, 기대값 데이터를 작성하기 위한 어드레스 신호를 생성하고, 에러율 계수 회로 (ERTAE MONITOR) 로 부터의 에러율을 취득하여 셀프 리프레시 제어 회로에 리프레시 주기 제어 신호 (UP, DOWN, KEEP) 를 출력한다 (도 41 참조).

본 발명에 의하면, 에러 카운트 또는 에러율의 측정을 소용량 메모리인 모니터 비트 영역의 포즈 리프레시 불량 ( '1' 페일) 에 한정한 것으로, 에러율 감시에 요하는 소비 전류는 소용량 메모리 (모니터 셀) 에의 기입ㆍ판독 전류에 저감된다. 그리고, 모니터 셀에의 기입ㆍ판독 전류는 리프레시 전류에 대해 무시할 수 있을 정도로 작아진다.

도 4 (A) 의 모니터 비트 영역 (103) 은 독립적으로 형성된 소 메모리 영역, 혹은, 임의로 선택된 메모리 영역 (예를 들어, 용장 구제 메모리에서 남은 영역 등) 에 한정한 메모리 영역으로 되지만, 다음의 이유로 리프레시 주기 제어에 사용할 수 있다.

포즈 리프레시 불량 ( '1' 페일) 이 뒤떨어진 비트의 출현 확률은 종래 제품, 타사 제품을 통하여 그다지 차이는 없고, 낮은 경우에서도 0.001% 정도이다. 이 때문에, 메모리 용량이 약 256K 비트 이상의 경우, 소 메모리 영역 (예를 들어 32K 비트) 에서 필요한 에러율의 감시를 실시할 수 있다. 그리고, 최근의 256M 비트 DRAM 과 같은 대용량 메모리이면 무시할 수 있는 면적 증가로 된다. 32K 비트의 모니터 비트의 추가는 256M 셀 어레이에 대해 1/(256×32)=0.12% 의 증가를 가져올 뿐이다.

본 발명에 의하면, 메모리 셀에 기입한 데이터의 에러율을 직접 감시하고 있기 때문에, 상기 특허문헌 1 (본원 첨부 도면의 도 1 및 도 2 참조) 와 같은 이상적인 온도 보상을 실현할 수 있고, 트리밍 등의 주기의 합쳐짐도 불필요하다.

전술한 바와 같이, 본 발명에 의하면, 에러율 계수 회로 (105) 의 에러율에 근거하여 리프레시 주기를 제어하고 있고, 기준 전압 (Vref) 도 불필요하다. 이 때문에, 데이터 유지 전류를 10㎂ 이하로 설정 가능하다.

통상의 셀프 리프레시에도 적용 가능하다. 리프레시 구제 비트 약 10 비트를 모니터한다.

본 발명에 관련된 반도체 기억장치에서는 코맨드 투입에 의해 셀프 리프레시(Self-Refresh), SSR 모드에 엔트리한 후, 이하의 동작이 실행된다.

(1) 전체 비트를 판독하고, 패리티 비트를 생성하는 (이것은, 상기 특허문헌 2 와 같은 부호화 동작이다).

(2) 모니터 비트에 '1' 데이터를 기입하고, 전체 비트에 대하여 버스트 리프레시를 실시한다.

(3) 설정된 포즈 시간 후, 모니터 비트의 '1' 데이터를 판독하고, 에러율을 카운트한다. 또한, 에러율의 카운트는 에러의 발생수의 카운트에 대응한다.

(4) 에러율이 설정 상한치 e1 보다 큰 경우에는, 리프레시 주기를 현재치보다도 짧게 하고, 설정 하한치 e2 보다도 작은 경우에는 리프레시 주기를 현재치보다도 길게 하고, 어느 것도 아닌 경우에는 리프레시 주기를 변경하지 않는다.

이후, 상기 (2) 로 되돌아가서 리프레시와 에러율 감시를 반복한다. 이 제어 알고리즘에 의해 온ㆍ칩 ECC 의 정정 능력의 범위에서 에러율을 억제하면서 리프레시 주기를 가변 제어할 수 있다.

(5) 엑시트 코맨드가 투입된 경우, 패리티 비트를 포함하는 전체 비트를 판독, 에러 비트를 정정 처리한 후, 노멀 모드로 복귀한다 (상기 특허문헌 2 와 같은 복호 동작). 이하, 실시예에 의거하여 상세히 설명한다.

실시예

도 5 는 본 발명의 일 실시예의 반도체 기억장치의 구성을 나타내는 도면이다. 도 5 에는 본 발명에 관계된 다이나믹형 RAM (이하, 간단히 DRAM 이라 한다) 의 일 실시예의 전체 블록도가 나타나 있다. 이 실시예의 DRAM 은 SDRAM (Synchronous Dynamic Random Access Memory ; 「SDRAM」 이라고 한다) 을 향해 있다. 이 실시예의 SDRAM 은 특별히 제한되지 않지만, 4 개의 메모리 뱅크 (BANK 0∼3) 에 대응하여 4 개의 메모리 어레이 (MEMORY ARRAY) (200A∼200D) 가 형성된다. 4 개의 메모리 뱅크 0∼3 (BANK 0∼3) 에 각각 대응된 메모리 어레이 (200A∼200D) 는 각각이 매트릭스 배치된 다이나믹형 메모리 셀을 구비하고, 도 5 의 메모리 어레이에 있어서, 도시를 생략한 메모리 셀 트랜지스터의 게이트 단자는 워드선 (도시 생략) 에 접속되고, 메모리 셀 트랜지스터의 드레인과 소스의 일방은, 행마다, 상보 비트선 (도시하지 않음) 으로 되고, 드레인과 소스의 타방은 데이터 축적용의 용량 소자의 일단에 접속되어 있다. 로우 디코더 (ROW DECODER & LATCH) (201) 에 의한 로우 어드레스 신호를 디코드 결과에 따라서 워드 드라이버 (WORD DRIVER) (202) 는 메모리 어레이 (200) 의 선택된 워드선 (도시 생략) 을 고(高) 전위에 구동한다. 메모리 어레이 (200) 의 상보 비트선 (도시 생략) 은 센스 앰프 (SENSE AMPLIFIERS) (203) 및 칼럼 선택 회로로서의 I/O 게이팅 기입 드라이버 (I/O GATING WRITE DRIVER) (204) 와 열 (칼럼) 디코더 (COLUMN DCORDER) (205) 에 의해 IO 선에 접속된다. I/O 게이팅 기입 드라이버 (204) 에는 메인 앰프 및 기입 앰프가 포함된다.

센스 앰프 (203) 는 메모리 셀로부터의 데이터 판독에 의해서 각각의 상보 비트선에 나타난 미소 전위 차를 검출하여 증폭한다. I/0 게이팅 기입 드라이버 (204) 는 상기 상보 비트선을 선택하여 상보형의 I/0 선에 도통시키기 위한 칼럼 스위치 MOS 트랜지스터를 포함한다. 칼럼 스위치 MOS 트랜지스터는 칼럼 디코더 (205) 에 의한 칼럼 어드레스 신호의 디코더 결과에 따라서 선택 동작된다. 뱅크 0 내지 뱅크 3 의 각 메모리 어레이 (200) 도 동일하게 로우 디코더 (ROW DECODER & LATCH), 센스 앰프 (SENSE AMPLIFIERS) 및 I/O 게이팅 기입 드라이버 (I/O GATING WRITE DRIVER) 와 칼럼 디코더 (COLUMN DECORDER) 가 형성된다.

I/O 선은 각 메모리 뱅크 에 대해 공통화되고, 데이터 입력 레지스터 (DATA INPUT REGISTER) (210) 의 출력 단자 및 데이터 출력 레지스터 (DATA OUT REGISTER) (211) 의 입력 단자에 접속된다. 단자 DQ0∼DQ15 (16 비트) 는 데이터 입출력 단자이고, 8 비트로 이루어지는 데이터 D0~D15 (하위 바이트 D0~D7, 상위 바이트 D8~D15) 를 입력 또는 출력하는 데이터 입출력 단자로 된다. DQML, DQMU 는 입출력 버퍼를 제어하는 바이트 제어용의 제어 신호이고, DQML 은 하위 바이트, DQMU 는 상위 바이트의 입력 버퍼를 제어한다.

어드레스 입력 단자로부터 공급되는 15 비트의 어드레스 신호 A0∼A14 는 어드레스 레지스터 (ADD REG) (213) 에서 일단 유지되고, 시계열적으로 입력되는 상기 어드레스 신호 중, 메모리 셀을 선택하는 로우계 어드레스 신호는 로우 어드레스 멀티플렉서 (ROW ADD MUX) (206) 를 사이에 두고 각 메모리 뱅크의 로우 디코더 (201) 에 공급된다. 상기 메모리 뱅크를 선택하는 어드레스 신호 BA0, BA1 은 A13 과 A14 가 할당되어 있고, 뱅크 제어 로직 (BANK CONTROL LOGIC) 회로 (212) 에 공급되고, 여기에서 상기 4 개의 메모리 뱅크의 선택 신호가 형성되어 로우 디코더 (201) 에 공급된다. 칼럼계 어드레스 신호는 칼럼 어드레스 카운터 / 래치 (COLUMN ADDRESS CONTROL / LATCH) (207) 에 유지된다.

리프레시 카운터 (REFRESH COUNTER) (208) 는 셀프 리프레시 (Self Refresh) 의 행 어드레스를 발생시킨다. 예를 들어, 256M 비트와 같은 기억 용량을 갖는 경우, 칼럼 어드레스 신호로서는 ×8 비트 구성에서는 어드레스 신호 9 비트가 유효하게 된다. 상기 칼럼 어드레스 카운터 (207) 에는 시계열에 입력되는 칼럼 어드레스 신호가 프리셋 데이터로서 공급되고, 후술하는 코맨드 등에서 지정되는 버스트 모드에서 상기 프리셋 데이터로서의 칼럼 어드레스 신호 또는 그 칼럼 어드레스 신호를 순차 인크리멘트한 값을 각 메모리 뱅크의 칼럼 디코더 (205) 를 향하여 출력한다.

제어 로직 (CONTROL LOGIC) (209) 은 SDRAM 인터페이스 회로가 없고, 코맨드 디코더 (COMMANDDEC) (2091), 셀프 리프레시 제어 (REF CONTROL) (2092) 및 모드 레지스터 (MODE REGISTER) (2093) 를 갖는다. 모드 레지스터 (2093) 는 각종 동작 모드 정보를 유지한다.

코맨드 디코더 (2091) 는 동작 모드에 따라 외부 코맨드, 내부 코맨드를 수신, 해독한다.

셀프 리프레시 제어 회로 (2092) 는 셀프 리프레시 제어 블록이고, 리프레시 동작 및 그 주기 제어를 실시한다.

로우 디코더 (201) 는 뱅크 제어 로직 (BANK CONTROL LOGIC) 회로 (212) 에 서 지정된 뱅크에 대응한 것만이 동작하여 워드선의 선택 동작을 실시하게 한다.

도 5 에 나타나는 예에서는 제어 로직 (209) 는 클록 신호 CLK, 클록 인에이블 신호 CKE, 칩 선택 신호 CS, 칼럼 어드레스 스트로브 신호 CAS, 로우 어드레스 스트로브 신호 RAS 및 기입 인에이블 신호 WE 등의 외부 제어 신호와, DQM 과 모드 레지스터 (2093) 를 사이에 둔 어드레스 신호가 공급되고, 그들의 신호의 레벨의 변화나 타이밍 등에 기초하여 SDRAM 의 동작 모드 및 상기 회로 블록의 동작을 제어하기 위한 내부 타이밍 신호를 형성하는 것으로, 각각 신호에 대응한 입력 버퍼 (도시 생략) 를 구비한다. 다른 외부 입력신호는 당해 내부 클록 신호의 시작 에지에 동기하여 유의로 된다. 칩 선택 신호 CS 는 그 로우 레벨에 의해서 코맨드 입력 사이클의 개시를 지시한다. 칩 선택 신호 CS 가 하이 레벨일 때 (칩 비선택 상태) 또는 그 밖의 입력은 의미를 갖지 않는다. 다만, 후술하는 메모리 뱅크의 선택 상태나 버스트 동작 등의 내부 동작은 칩 비선택 상태에의 변화에 의해서 영향을 받지 않는다. RAS, CAS, WE 의 각 신호는 통상의 DRAM 에서 대응신호란, 기능이 상위하고, 코맨드 사이클을 정의할 때에 유의의 신호로 된다.

클록 인에이블 신호 CKE 는 다음 클록 신호의 유효성을 지시하는 신호이고, 클록 인에이블 신호 CKE 가 하이 레벨이면, 다음 클록 신호 CLK 의 시작 에지가 유효로 되고, 로우 레벨 시에는 무효로 된다.

또한, 판독 모드에서 데이터 출력 레지스터 (DATA OUTPUT REGISTER) (211) 에 대한 출력 인에이블의 제어를 실시하는 출력 인에이블 신호 OE 를 형성한 경우에는, 신호 OE 도 제어 로직 (209) 에 공급되고, 그 신호가 예를 들어, 하이 레벨 시에는 데이터 출력 레지스터 (211) 의 출력은 고출력 임피던스 상태로 된다.

로우 어드레스 신호는 클록 신호 CLK (내부 클록 신호) 의 시작 에지에 동기하는 로우 어드레스 스트로브ㆍ뱅크 액티브 코맨드 사이클에서 A0∼A12 의 레벨에 의해 정의된다.

어드레스 신호 A13 과 A14 (도 5 의 BA0, BA1) 는 상기 로우 어드레스 스트로브ㆍ뱅크 액티브 코맨드 사이클에서 뱅크 선택 신호로 간주된다. 즉, BA0, BA1 의 조합에 의해, 4 개의 메모리 뱅크 0∼3 중의 1 개가 선택된다. 메모리 뱅크의 선택 제어는 선택 메모리 뱅크 측의 로우 디코더만의 활성화, 비선택 메모리 뱅크측의 칼럼 스위치 회로의 전체 비선택, 선택 메모리 뱅크측만의 데이터 입력회로 (210) 및 데이터 출력 회로 (211) 에의 접속 등의 처리에 의해서 실시할 수 있다. SDRAM 에서는 1 개의 메모리 뱅크에서 버스트 동작이 실시되고 있을 때, 그 도중에서 별도의 메모리 뱅크를 지정하고, 로우 어드레스 스트로브ㆍ뱅크 액티브 코맨드가 공급되면, 당해 실행 중의 일방의 메모리 뱅크에서의 동작에는 아무런 영향을 주지 않고, 해당 별도의 메모리 뱅크에 있어서의 로우 어드레스계의 동작이 가능하게 된다. 따라서, 예를 들어 16 비트로 이루어지는 데이터 입출력 단자 DQ0~DQ15 에서 데이터가 충돌하지 않는 한, 처리가 종료되지 않은 코맨드 실행 중에 해당 실행 중인 코맨드가 처리 대상으로 한는 메모리 뱅크와는 다른 메모리 뱅크에 대한 프리 차지 코맨드, 로우 어드레스 스트로브ㆍ뱅크 액티브 코맨드를 발행하고, 내부 동작을 미리 개시시키는 것이 가능하다.

또한, 도 5 에서 참조번호 1 은 SDRAM 인터페이스로부터 ECC 컨트롤러 (6) 에의 기동, 정지 신호이다.

참조번호 2 는 ECC 컨트롤러 (6) 로부터 SDRAM 인터페이스에의 내부 코맨드신호, 혹은 JOB 종료 신호이다. 예를 들어, 부호화 동작, 복호 동작이 종료하면, READY 신호를 출력한다.

참조번호 3 은 ECC 컨트롤러 (6) 로부터 어드레스 레지스터 (213) 에 공급되는 내부 어드레스 신호이다.

참조번호 4 는 ECC 부호화 복호 회로 (ECC CODEC) (7) 의 동작 모드 신호 (CODEC MODE) 이다. ECC 컨트롤러 (6) 로부터 동작에 따라 제어된다. 예를 들어, 초기화 (INIT), 신드롬 연산 (SYNDROME), 패리티 비트 출력 (패리티), 에러 위치 검출의 4 모드가 있다.

참조번호 5 는 ECC 부호화 복호 회로 (ECC CODEC) (7) 로부터 ECC 컨트롤러 (6) 에의 에러 검출 신호, 에러 위치 검출 신호 (ERROR-LOCATION DETECT) 이다.

참조번호 6 은 ECC 컨트롤러 (1 세트/4 뱅크) 이고, ECC 컨트롤러 (6) 로부터 내부 코맨드, 내부 어드레스가 출력되고, SDRAM 의 내부 동작을 제어함과 함께, ECC 코덱 (7) 을 동작에 따라 제어한다. 여기에서는 또한, 에러 감시 동작에서는 에러율 계수 회로 (ERATE MONITOR) (11) 도 동작에 따라 제어한다.

참조번호 7 은 ECC 부호화 복호 회로 (ECC CODEC) 이고, 부호화 회로와 복호 회로를 포함하여 신드롬 연산, 패리티 비트 연산, 에러 검출ㆍ정정을 실시한다.

참조번호 9 는 ECC 컨트롤러 (6) 로부터 셀프 리프레시 제어 회로 (2092) 에의 주기 변경 신호 (UP/DOWN 신호 등) 이다.

참조번호 11 은 에러율 계수 회로 (ERATE MONITOR) 이고, 모니터 셀로부터의 판독 (READ) 데이터를 기대치와 비교하여 에러를 카운트한다. 또한, 기대치를 기입 (WRITE) 데이터로서, 메모리 어레이에 출력한다.

참조번호 12 는 에러율 계수 회로 (11) 에의 동작 모드 신호 (MODE) 이다. ECC 컨트롤러 (6) 로부터 제어되고, 예를 들어, 기대치 READ 모드, 기대치 WRITE 모드가 있다. 기대치를 어드레스에 따라 발생하기 위해서, 에러율 계수 회로 (11) 는 데이터 스크램블도 탑재한다 (도 17 참조).

참조번호 13 는 에러율 계수 회로 (11) 로부터의 에러율 (FBIT) 이고, 예를 들어, 수 비트의 2 진수로 이루어지고, 에러율 계수 회로 (11) 로부터 ECC 컨트롤러 (6) 에 출력된다.

참조번호 14 는 뱅크 메모리의 메모리 어레이이고, 참조번호 15, 16 은 모니터 영역 패리티 영역이다.

본 실시예에서는 DRAM 에 온칩에 의해 탑재되는 ECC (오류 검출 정정) 로서, 순회부호 (Cyclic Code) 를 적용하고, 셀프 리프레시 시, 리프레시 불량의 정정 (마스크) 에 의한 스탠바이 전류의 저감을 실현하는 것이다. 즉, 각 메모리 뱅크 0∼3 의 각각에 대응하여, ECC 코덱 (부호화 복호 회로) (7) 이 형성된다. ECC 코덱 (7) 은 ECC 컨트롤러 (6) 로부터 모드 (CODEC MODE) 신호를 받고, 판독한 데이터의 에러 정정을 실시하여 에러 검출 정보 (ERROR LOCATION DETECT) 를 ECC 컨트롤러 (6) 에 통지한다. ECC 컨트롤러 (6) 는 에러율에 근거하고, 셀프 리프레시 제어 회로 (2092) 에서 리프레시 주기를 가변시키는 제어를 실시한다.

에러율 계수 회로 (11) 는 ECC 컨트롤러 (6) 로부터 모드 (MODE) 신호를 받고, 에러 모니터 모드 시에, I/O 게이팅 기입 드라이버 (204) 로부터 판독된 모니터 비트의 에러 (Fail Bit) 를 측정하고, ECC 컨트롤러 (6) 에 통지한다.

ECC 회로로서 순회부호를 적용한 경우, ECC 를 구성하는 코더/디코더 (CODEC) 의 회로 규모도 작아지기 때문에, 부호길이가 길게 얻어지고, 패리티 비트를 적게 할 수 있고, DRAM 온칩 ECC 에 의한 칩 면적의 증대를 최소한으로 억제할 수 있다.

또한, 패리티 비트의 생성이나 오류 비트의 정정 동작에는 복수 사이클을 필요로 하는 것부터, 본 실시예에 있어서는 ECC 코덱에 의한 ECC 동작 (패리티 비트의 생성, 오류 검출 정정 동작) 은 후술하는 것과 같이, 데이터 유지 동작 모드를 위한, 셀프 리프레시 시에 들어갈 때와 셀프 리프레시 모드로부터 통상 모드로 복귀할 때와 같이 액세스 스피드를 신경쓰지 않아도 되는 경우 등에 적용된다.

그리고, 본 실시예에서 ECC의 한정적인 동작 제한에 의해, 저소비 전력화를 꾀할 수 있다. ECC 코덱 (7) 에 의해, 포즈 리프레시 불량 비트가 정정 가능하고, 데이터 유지 동작 모드에서의 셀프 리프레시에서는 ECC 회로는 동작하지 않는다. 따라서, 에러 비트가 발생하더라도 데이터 유지 동작 모드에서의 셀프 리프레시의 기간에서는 그것을 정정하지 않고 방치한다. 데이터 유지 동작 모드로부터 통상 모드에의 엑시트 시에 메모리 어레이의 ECC 복호 회로에 의한 에러 검출과 정정이 실시된다.

도 5 에 나타내는 구성에서는 ECC 코덱 (7) 은 1 세트/4 뱅크로 된다. 에러율 계수 회로 (11) 는 I/O 버스에 대해 ECC 코덱 (7) 과 동일하게 접속된다. 통상 동작과 동일한 판독 (READ), 기입 (WRITE) 동작과 함께, 에러율의 카운트, 에러율의 기입 동작이 실시된다.

또한, 도 5 에서는 도시되지 않지만, 내부 전원 발생 회로가 형성되고, 전원 단자로부터 공급된 VCC 및 VSS 와 같은 동작 전압을 받아 워드선의 선택 레벨에 대응한 내부 승압전압 VPP, 센스 앰프의 동작 전압에 대응한 내부 강압 전압 VDL, 주변 회로의 동작 전압에 대응한 내부 강압 전압 VPERI 외에 도시 생략의 메모리 셀의 플레이트 전압, VDL/2 와 같은 프리차지 전압, 기판 백바이어스 전압 VBB 와 같은 각종 내부 전압을 발생시킨다. 또한, 도 5 에 나타내는 예에서는 뱅크 0∼3 은 메모리 어레이 (8K 로우×8K 칼럼), 모니터 비트 (M 로우×8K 칼럼), 패리티 (P 로우×8K 칼럼) 을 구비하고 있다. 로우 디코더 (201) 는 로우 어드레스 멀티플렉서 (206) 로부터의 로우 어드레스 13+1 비트 (13 비트는 8K 워드용, 13+1 비트에서 모니터 비트, 패리티 액세스용) 를 디코드하여 래치하고, 워드 드라이버 (202) 로부터 선택 워드선을 구동한다.

도 6 은 본 발명의 별도의 실시예의 메모리 장치의 구성을 나타내는 도면이다. 도 6 을 참조하면, ECC 부호화 복호 회로 (7) (1 세트/1 뱅크) 의 DRAM 에 에러율 계수 회로 (11) 가 탑재되어 있다. 에러율 계수 회로 (11) 는 도 5 와 같지만 도 6 의 ECC 부호화 복호 회로 (7) 와 같이 각 뱅크에 탑재해도 된다. 그 경우 4 뱅크 동시의 READ, WRITE 동작을 실시하고, 동작 시간 단축을 꾀할 수 있다.

모니터 비트는 패리티 비트와 같이, 별도의 메모리를 준비할 필요가 있다.

용장 구제 메모리의 미 사용 영역을 모니터 비트에 이용하는 경우, 모니터 비트 영역으로서 확보할 수 있는 영역은 칩 개개에 의해 다르기 때문에, 도 6 과 같이 내부 I/O 버스에 1 세트 탑재하고, 통상 동작과 동일한 READ, WRITE 동작에 의해 에러 감시를 실시한다.

도 7 은 본 실시예의 리프레시 주기 제어 알고리즘을 설명하는 플로우 차트이다. 도 7 에 나타내는 순서는 리프레시 주기에서 에러율을 감시하는 단순한 처리 형태로 되어 있다. 본 실시예에서는 ECC 코덱 (도 5 의 도면부호 (7)) 의 패리티 비트의 생성이나 오류 비트의 정정 동작은 슈퍼 셀프 리프레시 모드에 엔트리 때와 슈퍼 셀프 리프레시 모드에서 엑시트할 때에 실시된다.

통상 동작으로부터 코맨드를 받아 슈퍼 셀프 리프레시 모드에 엔트리한다.

오류 검출 정정용의 패리티 (검사 비트) 를 생성한다 (단계 S101).

메모리 어레이의 모니터 셀 (모니터 비트 영역) 에 '1' 을 기입한다 (단계 S102).

메모리 어레이의 모든 셀을 리프레시한다 (단계 S103).

예를 들어 1 초 동안에 포즈 (파워 오프) 한다 (단계 S104). 파워 오프상태에서는 내부 전원 회로가 부분적으로 오프된다.

모니터 셀로부터 '1' 을 판독한다 (단계 S105).

에러율이 상한치 e1 보다 큰 경우, 리프레시 주기 tREF 를 단축한다 (단계 S107).

tREF←tREF/k1

에러율이 설정 하한치 e2 이하인 경우, 리프레시 주기 tREF를 늘린다 (단계 S108).

tREF←tREF×k2

에러율이 e1 이하에서 e2 보다 큰 경우, 리프레시 주기는 변경하지 않는다.

SSR 모드로부터 엑시트할 때 ECC 코덱은 메모리 어레이의 검사 비트를 사용하고, 오류 검출을 실시하고, 메모리 셀의 에러 정정을 실시하여 통상 동작으로 이행한다.

본 실시예에서는 리프레시 주기마다 에러 측정을 실시하고 있다. 포즈 기간 중의 급격한 온도 변화에 대응하기 때문에 에러율 (카운트 수) 이 설정치 (el) 보다 큰 경우, 리프레시 주기를 1/k1 으로 짧게 하지만, 1/2, 1/4 등 급속한 주기 제어를 실시한다.

한편, 에러율 (카운트 수) 가 설정치 (e2) 보다 작은 경우, 리프레시 주기를 k2 배로 길게 하지만 k2 는 1.1 배, 1.2 배 등, 저속한 주기 제어를 실시한다.

분주 카운터에 의해, 주기를 2 배, 4 배 하는 것과 같은 단순한 제어의 경우, 포즈 기간 중에는 아무것도 검지하지 않기 때문에 온도 상승으로 전환된 경우에, 주기가 지나치게 길어질 가능성이 있다. 따라서 k2 는 1.1 배, 1.2 배 등으로 설정하고 있다.

리프레시 주기를 결정하는 타이머 회로에는 이러한 주기 제어 기능이 필요하게 된다. 또한, 타이머 회로에 관해서는 후술한다 (도 25 참조).

도 8 은 본 발명의 별도의 실시예의 리프레시 주기 제어 방법을 설명하는 흐름도이다.

리프레시 주기보다 짧은 주기에서 에러를 감시하는 실시예의 동작을 나타내는 흐름도이다. 포즈 시간을 차례로 길게 하고, 에러율을 감시한다. 다만, 에러 감시 포인트마다에서의 주기 변경은 없다. 주기 변경은 전체 비트 리프레시 사이클마다 실시된다.

모니터 비트의 에러율의 감시 주기는 리프레시 주기의 1/n 에 형성한다. 도 8 을 참조하면, 통상 동작으로부터 슈퍼 셀프 리프레시 모드에 엔트리한다.

ECC 코덱 (7) 의 부호화 회로가 메모리 어레이의 메모리 셀의 패리티를 생성한다 (단계 S 201).

모니터 셀에 '1' 을 기입하고한다 (단계 S 202).

메모리 어레이의 모든 셀을 리프레시한다 (단계 S 203).

리프레시 주기의 1/n 포즈 (파워 오프) 한다 (단계 S 204).

모니터 셀로부터 '1' 을 판독한다 (단계 S 205).

에러율이 설정치 e1 보다 큰 경우, 리프레시 주기 tREF를 단축한다 (단계 S 207).

tREF←tREF/k1

에러율이 e2 이하인 경우, 에러 감시가 n 회 미만 (아직 에러 체크를 실시한다) 의 경우, 단계 S (204) 의 포즈 처리를 실시한다. 에러율이 e2 이하의 상태에서 n 회의 에러 감시가 종료한 경우, 리프레시 주기 tREF를 늘린다 (단계 S 209).

tREF←tREF×k2

슈퍼 셀프 리프레시 모드로부터 엑시트할 때, 에러를 정정하여 통상 동작에 옮긴다.

온도 변화에 대한 추종성을 높이고자 하는 경우에는, 리프레시 주기보다도 짧은 주기에서 에러율의 감시를 실시한다. 예를 들어, 전체 비트 리프레시 동작은 에러율 감시의 2회 후에 실시한다. n=2 로 하고, 리프레시 주기를 1sec 로 하면, 포즈 기간은 500msec 가 된다.

포즈 시간 후, 모니터 비트에 대한 에러 감시 (모니터 영역의 READ 동작을 하여 에러율 판정) 를 실시하지만, 여기에서 설정치 e1 보다 에러율이 크면 1 회 째, 2 회 째에 관계없이 주기 단축 및 전체 비트 리프레시에 이행하여 포즈 횟수도 리셋한다.

설정치 e2 보다 에러율이 작은 경우, 1 회 째의 에러 감시라면, 아무 것도 하지 않고 그대로 포즈 기간으로 되돌아간다. 그 포즈 후, 다시 2 회 째의 에러 감시 동작을 실시한다. 이 때, 2 배 긴 포즈 시간에 대한 에러 감시를 실시하게 되어 에러율에 따른 주기 변경 및 전체 비트 리프레시 동작으로 이행한다. 이것에 의해, 리프레시 주기의 1/2 주기 (n=2 의 경우) 에서 에러율을 감시할 수 있다. 다만, 이를 유효하게 하는 경우에는 모니터 비트 영역이 2 배 필요해진다.

요컨대, 2 회 째에 실시하는 에러 감시 메모리 영역은 1 회 째와 별도의 모니터 비트가 아니면 의미가 없다. 왜냐하면, 에러 감시 (모니터 영역의 READ 동작) 를 실시함으로써 해당 메모리 셀에 대해 리프레시 (재기입) 동작이 실시되어 버리기 때문이다. 동일 메모리 셀에 대해 2 회 째의 에러 감시를 실시하더라도, 해당 메모리 셀에 대한 포즈 시간은 1 회 째와 거의 변화가 없기 때문이다.

모니터 비트에 기입한 데이터는 '1' 데이터이고, 포즈 리프레시 불량의 검출이 주목적 이지만 물리적 '1' 데이터일 필요는 없다.

예를 들어 데이터 스크램블 (도 17 참조) 이 복잡하고, 실현 곤란한 경우에는 논리적 (Logical) '1' 데이터로 해도 된다. 논리적 '1' 데이터이어도 많은 경우, 50% 는 물리적 '1' 데이터이기 때문에 문제없이 에러율을 감시 할 수 있다. 이는 칩 개개의 메모리 맵 구성에 의존한다. 이 경우, 데이터 스크램블이 불필요하게 될 뿐만 아니라, 플레이트 리크 불량등의 원인에 의해 물리적 '0' 데이터가 현재화(顯在化)해도, 에러율을 감시할 수 있는 메리트가 있다.

도 9 는 본 발명의 별도의 실시예의 리프레시 주기 제어 방법을 설명하는 흐름도이다. 리프레시 주기보다 짧은 주기에서 에러 감시하는 실시예의 동작을 설명하는 흐름도이다. 당해 리프레시 주기보다 짧은 주기에서 항상 에러율을 감시한다. 당해 리프레시 주기에서의 에러율보다 낮은 에러율에서 주기 제어 판정을 실시한다. 통상 동작으로부터 슈퍼 셀프 리프레시 모드에 엔트리한다.

ECC 코덱의 부호화 회로에서 패리티를 생성한다 (단계 S301).

메모리 어레이의 모든 셀을 리프레시한다 (단계 S302).

그리고, 에러 체크 모드인 경우 (단계 S303 의 "예"), 모니터 셀에 '1' 을 기입한다 (단계 S304). n 회 에러 판정을 실시한 경우 (단계 S303 의 "아니오"), 단계 S302 로 이행한다.

리프레시 주기의 1/n 포즈 (파워 오프) 한다 (단계 S305).

모니터 셀로부터 '1'를 판독한다 (단계 S306).

에러율을 판정하고 (단계 S307), 에러율이 설정치 e1 보다 큰 경우, 리프레시 주기 tREF←tREF/k1 로 하고 (단계 S308), 단계 S303 으로 이행한다.

에러율이 e2 이하인 경우, tREF←tREF×k2 로 하고 (단계 S 309), 단계 S303 으로 이행한다.

에러율이 e1 이하에서 e2 보다 큰 경우 리프레시 주기는 변경하지 않고, 단계 S303 으로 이행한다.

슈퍼 셀프 리프레시 모드로부터 엑시트할 때, ECC 코덱의 복호 회로에서 에러 정정을 실시하고, 통상 동작으로 옮긴다 (단계 S 310).

도 10 은 본 발명의 별도의 실시예의 리프레시 주기 제어 방법을 설명하는 흐름도이다. 리프레시 주기보다 짧은 주기에서 에러를 감시하는 실시예의 동작을 나타내는 흐름도이다. 포즈 시간을 차례로 길게 하여 에러율을 감시한다. 다만, 에러 감시 포인트마다 주기 변경을 실시한다. 통상 동작으로부터 슈퍼 셀프 리프레시 모드에 엔트리한다.

ECC 코덱의 부호화 회로에서 패리티를 생성한다 (단계 S401).

모니터 셀에 '1' 을 기입한다 (단계 S 402).

메모리 어레이의 모든 셀을 리프레시한다 (단계 S 403).

그리고, 에러 체크 모드인 경우 (단계 S 404 의 "예"), 리프레시 주기의 1/n 포즈 (파워 오프) 한다 (단계 S 405). n 회 에러를 판정 실시한 경우 (단계 S 404 의 "아니오"), 단계 S 402 로 이행한다.

모니터 셀로부터 '1' 을 판독한다 (단계 S 406).

에러율을 판정하고 (단계 S 407), 에러율이 설정치 e1 보다 큰 경우, 리프레시 주기 tREF←tREF/k1 로 하여 (단계 S 408), 단계 S 404 로 이행한다.

에러율이 e2 이하인 경우, tREF←tREF×k2 로 하고 (단계 S 409), 단계 S 404 로 이행한다.

에러율이 e1 이하에서 e2 보다 큰 경우, 리프레시 주기는 변경하지 않고, 단계 S404 로 이행한다.

슈퍼 셀프 리프레시 모드로부터 엑시트할 때, ECC 코덱의 복호 회로에서 에러 정정을 실시하여 통상 동작으로 옮긴다 (단계 S 410).

도 11 은 본 발명이 적용되는 SSR 모드를 구비한 DRAM 의 상태 천이의 일례를 나타내는 도면이다. SSR 모드에는 통상 SR (셀프 리프레시) 과 동일하게, 코맨드 디코더에의 SSR 엔트리 코맨드에서 엔트리하고, SSR 상태로 이행한다. 예를 들어, 클록 신호 CLK 의 회복에 동기하여 클록 인에이블 신호 CKE 가 로우 레벨로 변화하고, SSR 모드 엔트리의 코맨드 (SPC) 가 입력된다. SSR 모드 엔트리의 코맨드 (SPC) 는, 예를 들어, 클록 신호 CLK 에 동기하여 소정 레벨의 칩 선택 신호 CS, 로우 어드레스 스트로브 신호 RAS, 칼럼 어드레스 스트로브 신호 CAS, 기입 인에이블 신호 WE 가 코맨드 디코더 (2091) 에 공급되어 디코드된다. 또한, SSR 엑시트 코맨드 (지시) 에 의해 (예를 들어 클록 인에이블 신호 CLE 가 로우 레벨로부터 하이 레벨로 되고, 엑시트 코맨드가 코맨드 디코더로 받아들여진다), 복호 상태 (에러 정정 동작) 로 이행하고, 복호가 종료하면, 아이들 상태 (Idle; 노멀 상태) 로 자동적으로 복귀한다 (동작 타이밍 파형에 관해서는 도 56, 도 57 참조).

아이들 상태로부터, 액티브 코맨드 입력에 의해 액티브 상태로 이행한다.

아이들 상태로부터 코맨드 입력으로 MRS (모드 레지스터 세트) 에서 모드 레지스터 설정으로 천이하여 모드 레지스터 설정 후, 아이들 상태로 되돌아간다.

아이들 상태로부터 SSR 엔트리의 코맨드 입력에 의해 패리티 부가후, SSR 로 천이하고, SSR 엑시트의 코맨드 입력에 의해 에러 정정을 실시하여 아이들 상태로 되돌아간다.

아이들 상태로부터 셀프 리프레시 (Self Refresh; SR) 엔트리의 코맨드 입력에 의해 SR 로 천이하고, SR 엑시트의 코맨드 입력에 의해 아이들 상태로 되돌아간다.

아이들 상태로부터 딥 파워 다운 (Deep Power Down; DPD) 엔트리의 코맨드 입력에서 DPD 로 천이하고, DPD 엑시트의 코맨드 입력에 의해 아이들 상태로 되돌아간다.

도 12 는 리프레시 주기의 에러율 모니터 제어 기능 탑재 시의 SSR 모드 상태 천이를 나타내는 도면이다. SSR 상태로 들어가면, 부호화 상태 (패리티 비 트 생성) 로 이행한다. 패리티 비트 생성이 종료하면, 모니터 비트에의 1 WRITE→포즈 (내부 전원 회로의 1 부 이상을 정지, 파워 오프 상태)→모니터 비트의 1 READ→에러율 판정→전체 비트 리프레시→모니터 비트에의 1 WRITE 를 반복한다. 즉, SSR 에 엔트리하면 패리티 정보를 생성하고, 모니터 비트에 1 을 기입하고, 모든 셀을 버스트 리프레시하고 나서 포즈하고, 모니터 비트의 1 을 판독하고, N 회 포즈한 경우 혹은 에러율 err 이 e2 이상인 경우 모니터 비트에 1 을 기입한다. 포즈 횟수가 N 미만이고, 에러율이 e2 미만인 경우 포즈한다.

도 13 은 리프레시 주기의 에러율 모니터 제어 기능 없음의 SSR 모드 상태 천이를 나타내는 도면이다. SSR 상태에 들어가면, 부호화 상태 (패리티 비트 생성) 로 이행한다. 종료되면, 포즈 (내부 전원 정지, 파워 오프 상태)→전체 비트 리프레시를 반복한다. SSR 모드에 엔트리하면, 패리티를 생성하고, 모든 셀을 버스트 리프레시하여 포즈한다. 포즈와 버스트 리프레시 사이를 추이(推移)하여 SSR 엑시트에 의해 통상 모드에 이행한다.

도 14 는 리프레시 주기의 에러율 모니터 제어 탑재 시의 SSR 모드 상태 천이도이다. SSR 모드로 들어가면, 패리티가 생성되고, 버스트 리프레시를 실시하여 복수회 에러를 감시한다 (모니터 비트에의 1 의 기입, 포즈, 모니터 비트로부터의 1 의 판독을 N 회 실시한다).

도 15 는 리프레시 주기의 에러율 모니터 제어 탑재 시의 SR (셀프 리프레시) 모드 상태 천이도이다 (도 9 에 대응). 리프레시 동작에 모니터 비트 (약 10 비트) 에의 READㆍWRITE 가 개입한다.

도 16 은 본 발명의 제 3 실시예의 구성을 나타내는 도면이고, ECC 코덱은 1 세트/4 뱅크로 되고, 도 5 와 다르게 통상 셀프 리프레시 대응 모니터 비트 어드레스 ROM (214) 를 구비하고 있다.

ECC 컨트롤러 (6) 는 통상 셀프 리프레시 대응 모니터 비트 어드레스를 기억한 ROM (214) 에 액세스하고, 해당 어드레스로부터 내부 어드레스를 출력하여 READㆍWRITE 동작을 실시한다.

도 17 은 도 5 에 나타낸 에러율 계수 회로 (11) 의 구성의 일례를 나타내는 도면이다. 도 17 을 참조하면, 비교 회로 (1702) 는 READ 데이터 DOUT(i) 를 기대치 (Expectation Data) 과 비교하고, 페일 시에 ERROR 를 하이 레벨로서 출력하고, ECLK 가 하이 레벨일 때, 에러를 카운터 (1704) 에 의해 카운트 업한다.

그리고 페일 비트 카운트 (Fail Bit Count : 4 비트) 를 16 개의 I/O 선에 대응하여 입력하는 가산기 (ADDER) (1706) 에서 페일 비트 카운트를 클록 ACLK마다 가산하고, 16 개의 I/O 선에 대응하는 가산 결과 (총합) 를 출력한다.

또한, 데이터 스크램블 회로 (1701) 는 도시 생략의 BIST (Built In Self Test) 컨트롤러 (도 41 참조) 에서 공급되는, TPH, 내부 어드레스 IYA(i), IXA(j) 를 입력하고, 기대값 데이터 (물리적 '1' 의 기대치) 를 출력한다. 공통되는 워드선에 접속되고, 상보의 비트선 쌍에 접속되는 메모리 셀에서는 물리적 1 기입 시의 기대치가 다르기 때문에, BIST 컨트롤러 (예를 들어 도 41 참조) 부터의 제어 신호 TPH 와 내부 어드레스 IXA, IYA 에 근거하여, 데이터 스크램블 회로 (1701) 에서 기대치를 작성하고, 클록 신호 DCLK 에 의해 레지스터 회로 (1703, 1704) 를 전송시켜, 비교 회로 (1702) 에 공급하고 있다.

BIST R (BIST 판독), BIST W (BIST 기입), DCLK (클록), EINT (초기화), ECLK (클록), ACLK (가산기의 클록) 은 DRAM 내장의 BIST 컨트롤러로부터 공급된다. TM 79 는 도 5 의 제어 로직 (209) 로부터 공급되는 제어 신호이다.

도 18 은 도 5 에 나타낸 에러율 계수 회로 (11) 구성의 별도 예를 나타내는 도면이다. 이 회로 구성에서는 16 개의 I/O 채널의 에러를 가산기 (비동기 가산기) (1804) 에서 가산하고, 가산기 (1804) 의 가산인 페일 비트 가운트 (Fail-Bits Cout) 를 ACLK 에 의해 가산하는 가산기 (1805) 를 구비하고 있다.

도 19 는 도 18 의 가산기 (1805) 의 n 비트 가산 회로의 구성을 나타내는 도면이다. 최하위 비트 INA(0) 와 INB(0) 를 가산하는 반가산기와, 상위 비트를 1 개의 하위 비트의 가산 결과의 캐리로 가산하는 전 가산기로부터 구성된다.

도 20 은 도 19 의 반가산기의 구성을 나타내는 도면이다. 신호 A, B 를 입력하는 EXOR 회로 (2001) 와, 캐리 C 생성용의 AND 회로 (2002) 를 구비하고 있다.

도 21 은 도 19 의 전가산기의 구성을 나타내는 도면이다. 도 21 에서 Ci 는 1 개의 하위 비트의 가산 결과의 캐리이다.

도 22 는 도 18 의 16 입력 1 비트 가산기 (1804) 의 구성을 나타내는 도면이다. 8 개의 반가산기, 4 개의 2 비트 가산기, 2 개의 3 비트 가산기, 1 개의 4 비트 가산기의 계층 구성으로 된다.

도 23 은 도 17 의 가산기 (1706) 의 구성을 나타내는 도면이다. 8 비트 가산기 (8 bit Adder), 및 클리어 단자를 구비한 8 Bis 플립 플롭 (8 bit FF) 을 구비하고 있다.

도 24 는 도 23 의 8 비트 가산기, 도 17 의 가산 회로 (ADDER) (1706) 의 구성을 나타내는 도면이다. 16 비트 FSR (Feed Back Shift Register) (2403) 의 출력에 의해 온ㆍ오프가 제어되는 CMOS 트랜스퍼 게이트 (2405) 를 사이에 두고 4 비트의 IN0∼IN15 가 선택되고, 8 비트 가산기 (8 bit Adder) (2401) 의 4 비트 입력 INB (0~3) 에 입력되고, INB (4~7) 는 0 이 되고, 8 비트 플립플롭 (2402) 의 출력이 8 비트 가산기 (8 bit Adder) (2401) 의 입력단자 INA 에 귀환 입력되어 누적 가산된다. 플립플롭 (8 bit FF) 은 클리어 단자의 클리어 신호에 의해 리셋된다.

도 25 는 도 5, 도 6 의 셀프 리프레시 제어 회로 (2092) 내부의 타이머 회로 구성의 일례를 나타내는 도면이다. ECC 컨트롤러 (6) 로부터의 주기 UP/DOWN 신호를 받아 주기를 연산ㆍ설정한다. 또한, ECC 컨트롤러 (6) 는 에러율이 하한 설정치 e2 이하일 때 DOWN 신호, 상한 설정치 e1 이상일 때 UP 신호를 출력한다.

도 25 에서 13 비트 가산기 (13 bits Adder) (2504) 의 출력은 계수 비교기 (2503) 의 기준치 (LIMIT) 로서 입력되고, 기준 주기 (BASIS PERIOD) 를 클록 신호로서 입력하는 12 비트 카운터 (12 bits Counter) (2508) 에 입력된다. 12 비트 카운터 (2508) 의 출력이 역치를 초과한 경우, 계수 비교기 (2503) 는 MONITOR PERIOD 신호를 하이 레벨로서 출력하고, 원 샷 생성기 (One Shot) (2509) 는 MONITOR PERIOD 신호가 하이 레벨로 되면 원 샷 펄스를 생성하고, 12 비트 카운터 (2508) 를 리셋한다. 13 비트 가산기 (13 bits Adder) (2504) 의 출력 (12 비트) 은 주기 가산치 계산 회로 (UP_VAL) (2506), 주기 감산치 계산 회로 (DOWN_VAL) (2507) 에 입력되어 클록 CLK1, CLK2 를 시프트 클록으로서 시프트한다. UP 신호가 하이 레벨일 때는 주기 가산치 계산 회로 (UP_VAL) (2506) 의 출력이 CMOS 트랜스퍼 게이트를 사이에 두고 13 비트 가산기 (13 bits Adder) (2504) 의 입력 단자 IN1 에 입력되어, DOWN 신호가 하이 레벨일 때는 주기 감산치 계산 회로 (DOWN_VAL) (2507) 의 출력이 CMOS 트랜스퍼 게이트를 사이에 두고 13 비트 가산기 (13 bits Adder) (2504) 의 입력 단자 IN1 에 입력된다. 13 비트 가산기 (13 bits Adder) (2504) 는 트리거 생성기 (2505) 로부터의 트리거를 클록 신호 CLK 로서 입력단자 IN0 에 입력되는 현재의 값과 입력 단자 IN1 의 값을 가산하여 출력한다. 신호 KEEP 가 하이 레벨일 때, 입력 단자 IN1 에는 "0" 이 입력되고, 13 비트 가산기 (13 bits Adder) (2504) 의 출력은 일정치를 유지한다.

도 26 은 도 25 의 트리거 회로의 구성을 나타내는 도면이다. 신호 READY 와 FINAL 이 함께 하이 레벨일 때 또는 READY 가 하이 레벨이고 UP 가 로우 레벨일 때, TRIG 는 하이 레벨이 된다.

도 27 은 도 25 의 타이머의 계수 비교기 (2503) 의 구성을 나타내는 도면이다. 도 27 을 참조하면, 13 비트 가산기 (2701) 에서 입력 IN1 (12 비트) 의 2의 보수를 계산하고, 13 비트 가산기 (2702) 에서 IN0+ (12 비트) 를 IN1- 의 2 의 보수와 가산하여 OUT (12) 를 반전 신호를 출력한다.

도 28 은 도 25 의 타이머 내의 13 비트 가산기 (2504) 의 구성을 나타내는 도면이다. 13 비트 가산기 (2504) 는 IN0 (12 비트) 와 IN1 (13 비트) 를 가산하는 가산기 (13 bits Adder) (2801) 와, 클록 신호 CLK 에 의해 가산기 (13 bits Adder) 의 출력을 샘플하는 12 Bits 플립플롭 (2802) 을 구비하고 있다. 가산기 (2801) 의 제 13 비트 OUT (12) 의 출력이 하이 레벨일 때 CLK 는 마스크된다.

도 29 는 도 25 의 주기 가산치 계산 회로 (UP_VAL) (2506) 의 구성을 나타내는 도면이다. 주기 가산치 계산 회로 (UP_VAL) 는 13 단의 데이터 레지스터 #0∼#12 를 구비한 시프트 레지스터로 이루어지고, IN(0) 과, 시프트 신호 SHIFT 의 반전과의 NAND 출력과, 전단의 데이터 레지스터 #1 의 출력과 시프트 신호 SHIFT 의 반전과의 NAND 출력과의 NAND 연산 결과를 입력 IN 에 입력하는 데이터 레지스터 #0 이, 클록 신호 CLK 에 의해 입력을 샘플링하여 OUT(0) 로서 출력한다. IN(10) 과 시프트 신호 SHIFT 의 반전과의 NAND 출력과, 전단의 데이터 레지스터 #11 의 출력과 시프트 신호 SHIFT 의 반전과의 NAND 출력과의 NAND 연산 결과를 입력 IN 에 입력하는 데이터 레지스터 #10 이, 클록 신호 CLK 에 의해 입력을 샘플링하여 OUT(10) 로서 출력한다. IN(11) 과 시프트 신호 SHIFT 의 반전과의 NAND 출력과, 전단의 플립플롭 #12 (출력은" 0") 의 출력과 시프트 신호 SHIFT 의 반전과의 NAND 출력과의 NAND 연산 결과를 입력 IN 에 입력하는 데이터 레지스터 #11 이 클록 신호 CLK 에 의해 입력을 샘플링하여 OUT(12) 로서 출력한다.

도 30 은 도 25 의 타이머 내의 주기 감산치 계산 회로 (DOWN_VAL) (2507) 의 구성을 나타내는 도면이다. 주기 감산치 계산 회로 (DOWN_VAL) (2507) 는 입력 IN 을 입력하고, 시프트 신호 SHIFT 에 따라 시프트 클록 CLK 에 근거하여 시프트하는 시프트 레지스터 (3001) 와 시프트 레지스터의 출력의 2 의 보수를 출력하는 가산기 (13 bits Adder) (3002) 를 구비하고 있다.

도 31 은 도 29 의 데이터 레지스터의 구성의 일례를 나타내는 도면이다. 입력 IN 과 출력 OUT 사이에 트랜스퍼 게이트 TG1, TG2, TG3, TG4 가 접속되고, TG1, TG4 는 클록 신호 CLK 가 하이 레벨에서 온 (on) 하고, TG2, TG3 는 클록 신호 CLK 가 로우 레벨에서 온하고, TG1 의 출력 NAND1, INV2 을 사이에 두고 TG2 에 접속되고, TG3 의 출력은 출력 NAND2, INV3 을 사이에 두고 출력 OUT 에 접속된다. 로우 액티브 신호 CLRB 가 로우 레벨일 때, 출력 OUT 은 로우 레벨, OUTB 는 하이 레벨로 된다. CLRB 가 하이 레벨에서, CLK 의 로우로부터 하이 레벨에 천이하면, IN 의 입력 신호는 온 상태의 TG1 을 전달하고, 오프 상태의 TG2 의 출력에 NAND1, INV2 를 사이에 두고 전달되고, 온 상태의 TG3 을 전달하고, TG4 는 오프로 되고, NAND2, INV3 을 사이에 두고 출력 OUT 에 출력된다. CLK 는 로우 레벨로 되면, TG1 은 오프 상태로 되고, 출력 OUT 은 CLK 가 하이 레벨 때의 값을 유지 출력한다.

도 32 는 도 29 의 데이터 레지스터의 구성의 별도의 구성을 나타내는 도면이다. 이 데이터 레지스터는 클록 신호가 차동 모드에서 입력하고, CLK 와 상보의 CLKB 를 입력하고 있다. 도 31 의 인버터 INV1 이 불필요하게 된다. 다른 구성은 도 31 과 동일하게 된다.

도 33 은 도 31, 도 32 의 데이터 레지스터의 동작 파형을 나타내는 도면이 다. CLRB 가 로우 레벨일 때 출력 OUT 은 리셋되고, CLK 의 상승일 때 입력 IN 을 샘플 출력한다.

도 34 는 도 28 의 13 비트 가산기 내의 12 비트 FF 의 구성을 나타내는 도면이다. 도 31 의 데이터 레지스터를 n 개의 병렬로 구비하여 구성된다.

도 35 는 리프레시 기본주기 발생 회로의 구성을 나타내는 도면이다. 발진 회로 (3501) 와 n-비트 카운터 (3502) 를 구비하고 있다. 발진 회로 (3501) 는 ACT 신호가 활성 상태일 때에 발진하고, 바이어스 전압 VP, VN 의 설정에 의해 발진 주파수가 가변 제어되는 링 오실레이터에 의해 구성된다. n-비트 카운터 (3502) 는 발진 회로 (3501) 의 발진 클록 출력을 입력하여 카운트하고, 카운트 출력 Out(n-1) 을 기본 주기 신호 (BASIS PERIOD) 로서 출력한다. RST 신호는 하이 레벨일 때 CLRB 단자가 로우 레벨이 되고, n-비트 카운터 (3502) 가 리셋된다.

도 36 은 발진 회로 (3501) 구성의 일례를 나타내는 도면이다. 발진 회로 (「RC 지연 발진 회로」라고도 한다) 는 신호 ACT 가 로우 레벨 시에 발진이 정지되고, 신호 ACT 가 하이 레벨의 시에 활성되는 링 오실레이터로 구성되고, 부가되는 MOS 캐패시터의 용량치, 바이어스 전압 VP 과 VN 의 전압치에 따라 발진 주파수가 규정되고, 신호 ACT 가 하이 레벨의 시에 실질적으로 인버터 5 단 구성의 링 오실레이터가 발진 동작하고, 신호 ACT 가 로우 레벨일 때 발진은 정지한다.

도 36 을 참조하면, CMOS 인버터 (P11, N11) 와 전원 (VCC) 및 그라운드 사이에 바이어스 전압 VP, VN 을 각각 게이트에 입력하는 전류원 트랜지스터 (P12, N 12) 을 구비하고, 인버터의 출력 노드에 MOS 캐퍼시터 (P13, N13) 을 구비한 구성 이 1 단 째로부터 3 단 째의 인버터의 각각을 구성하고 있다. 4 단 째의 인버터 (P41, N41) 과 전원 (VCC) 사이에는 바이어스 전압 VP 을 게이트에 입력하는 전류원 트랜지스터 (P42) 을 구비하고, 4 단 째의 인버터 (P51, N51) 와 그라운드 (VSS) 사이에는 바이어스 전압 VN 을 게이트에 입력하는 전류원 트랜지스터 (N52) 을 구비하고 있다. 그리고 3 단 째의 인버터 (P31, N31) 의 출력단은 4 단 째의 인버터 (P41, N41) 의 입력단과, 4 단 째의 인버터 (P51, N51) 의 입력단에 공통으로 접속되고, 4 단 째의 인버터의 2 개의 출력단은 5 단 째의 CMOS 인버터 (드라이버 회로) (P81, N81) 의 입력단에 접속되고, 5 단 째의 CMOS 인버터 (P81, N81) 의 출력단은 1 단 째의 인버터 (P11, N11) 의 입력단에 접속되어 있다. 3 단 째의 인버터 (P31, N31) 의 출력단과 전원 (VCC) 사이에는 신호 ACT 를 게이트에 입력하는 pMOSFET91 이 삽입되고, 5 단 째의 인버터 (P81, N81) 의 출력단과 전원 (VCC) 사이에는 신호 ACT 를 게이트에 입력하는 pMOSFET92 가 삽입되어 있다. 신호 ACT 가 로우 레벨 시에 pMOSFET91, 92 가 온 하고, 4 단 째의 인버터 (P41 와 N41, P51 과 N51) 의 입력을 하이 레벨로 하고, 출력 OSC2 을 하이 레벨 고정으로 하여 발진이 정지된다. 이 링형의 오실레이터에서 바이어스 전압 VP 과 VN 의 값을 가변시키는 것에서 출력 신호 OSC2 의 발진 주기가 가변 설정된다. 또한, 발진정지 때 출력 신호 OSC2 를 로우 레벨로 해도 되는 것은 물론이다.

도 37 은 도 36 의 바이어스 전압 VP, VN 을 발생시키는 바이어스 전압 발생 회로의 구성을 나타내는 도면이다. 도 37 에 나타내는 바와 같이 직렬 저항 회로의 각 저항을 단락시키는 스위치 Q10∼Q17, Q20∼Q27 를 형성하고, 트리밍 신호 TRIM1 (0∼7), TRIM2 (0∼7) 에 의해 스위치의 온ㆍ오프 제어가 실시된다. 트리밍 신호 TRIM1 (0∼7), TRIM2 (0∼7) 는 특히 제한되지 않지만, 퓨즈의 절단에 의해 형성된다.

도 38 은 도 35 의 n-비트 카운터 (3502) (n 진 카운터) 의 구성을 나타내는 도면이다. 도 32 의 데이터 레지스터를 n 단 구비하고 있다. 도 39 는 도 38 의 카운터의 동작의 일부를 나타내는 타이밍 도면이다. 클록 신호 CLK 의 1 번째의 입력에 의해 OUT(0) 이 1 로 되고, CLK2 번째에서 OUT(1) 이 1 로 되고, 3 번째에서 OUT(0), OUT(1) 이 1 로 되고, 4 번째에서 OUT(2) 이 1, 5 번째에서 OUT(2), OUT(0) 이 1 로 되어 n 진 카운터로서 동작한다.

도 40 은 도 25 의 타이머 회로의 동작을 나타내는 타이밍 도면이다. 기준 주기 (BASIS PERIOD) 는 32 ms 로 한다. 카운터 (도 25 의 도면부호 (2508)) 가 차례로 인크리멘트되고, LIMIT 의 값과 일치하면, 신호 (MONITOR-PERIOD) 가 펄스 출력된다. 이것을 받아 ECC 컨트롤러 (6) (도 5 참조) 에 대하여 모니터 영역의 READ 명령 (MONITOR READ) 이 발행되고, (MREAD가 하이 레벨로 된다), 모니터 비트의 READ 동작, 에러율 카운트가 실시된다. 그 결과, 이 예에서는 주기 제어 신호가 KEEP 에서 UP 으로 변화하고 있다.

이 주기 UP 신호를 받아 LIMIT 값은 UP 값 (+3) 이 가산되고, 22 (16 진수) 로 증가한다. 계속해서 다음 사이클의 UP 값, DOWN 값을 연산하기 위해서, CLK1, CLK2 가 클로킹된다. UP 값으로서 LIMIT 값의 1/8 (1/2 가 3 회) 이 연산되고, DOWN 치로서 1/2 가 연산되어 있다.

즉, LIMIT 가 1f (16진수) 의 때 12 비트 카운터 (도 25 의 도면부호 (2508)) 가 「BASIS PERIOD」를 카운트하고, 12 비트 카운트 (도 25 의 도면부호(2508)) 의 카운트 값이 20 (16진수) 의 때, 비교기 (도 25 의 도면부호(2503)) 는 신호 (MONITOR PERIOD) 를 하이 레벨로 하고, 원 샷 펄스 생성기(도 25 의 도면부호(2509)) 가 원 샷 펄스를 생성하고, 12 비트 카운트 (도 25 의 도면부호(2508)) 의 카운트 값은 0 에 리셋된다.

또한, 신호 (MONITOR PERIOD) 의 하이 레벨을 받아서 신호 MREAD (모니터 판독) 가 활성화된다. UP_VAL 은 03, DOWN_VAL 은 -0f 로 되고, 주기 제어 신호의 UP 의 하이 레벨을 받고, UP_VAL 이 13 비트 가산기 (도 25 의 도면부호(2504)) 에 입력되고, TRIG 신호의 하이 레벨로부터 로우 레벨에의 천이를 받아서 LIMIT 는 그 때까지의 1f (13 비트 가산기 (2504) 의 출력) 에 03 을 가산한 22 (16진수) 로 설정된다.

또한, UP_VAL 에는 클록 신호 CLK1 의 회복으로 13 비트 가산기 (도 25 의 도면부호(2504))의 출력치 22 가 설정된다. UP_VAL 은 클록 신호 CLK1마다 오른쪽 시프트되어 1/2 된다. 또한 DOWN_VAL 에도 13 비트 가산기 (도 25 의 도면부호(2504)) 의 출력치 -22 가 설정되고, 클록 신호 CLK2마다 1/2 된다.

도 41 은 도 5, 도 6 의 ECC 컨트롤러 (6) 의 구성의 일례를 나타내는 도면이다. ECC 컨트롤러는 BIST (Bilt-In Self Test) 블록 (4101) 과 ECC 블록 (4105) 을 구비하고 있다. BIST 블록 (4101) 은 에러율 체크 회로 (ERATE CHECKER) (4102), 코맨드 제네레이터 (4103), 어드레스 제너레이터 (4104) 를 구비 하고 있다.

ECC 블록 (4105) 은 내부 클록 ICLK, 부호화 제어 신호 ENCODE, 복호 제어 신호 DECODE 를 받고, 내부 어드레스, 내부 코맨드, 레디 READY 신호를 출력하고, 또한, ECC 코덱으로부터 ERROR, LOCATION 을 입력하고, ECC 코덱에 초기화를 지시하는 신호 INIT, 패리티 생성을 지시하는 신호 PARITY, 신드롬 계산을 지시하는 신호 SYNDROME, 에러 정정을 지시하는 신호 CORRECT, 코덱 인에이블 신호 CODECE 를 출력한다.

BIST 블록 (4101) 의 어드레스 제너레이터 (4104) 는 어드레스 신호 IXA 를 출력한다. 코맨드 제네레이터 (4103) 는 판독 신호 BITSR, 기입 신호 BIST W, EINT, 클록 신호 ACLK, DCLK, ECLK 를 에러율 계수 회로 (ERATE MONITOR) 에 출력한다.

에러율 체크 회로 (ERATE CHECKER) (4102) 는 에러율 계수 회로 (ERATE MONITOR) 로 부터 FBIT 와 OVER 를 받고, 셀프 리프레시 제어 회로 (SELF REFERSH CONTROL) 에 UP, DOWN, KEEP 을 출력한다.

도 42 는 도 41 의 에러율 체크 회로 (ERATE CHECKER) (4102) 의 구성의 일례를 나타내는 도면이다. 이 회로를 실현하는 회로는 도 43 내지 도 48 에 나타낸다. 상한 설정치 e1, 하한 설정치 e2 를 입력하는 비교기 (4203, 4204) 는 윈도우 비교기를 구성하고 있고, FBIT 의 값이 e1 와 e2 의 사이의 값인 경우, 비교기 (4203, 4204) 의 출력은 함께 로우 레벨로 되고, 데이터 레지스터 (4206) 에 하이 레벨이 공급되어 OVER (도 18 의 가산기의 출력) 가 로우 레벨일 때 (오버 플 로우 하지 않고 있을 때), KEEP 이 하이 레벨로 된다.

FBIT 가 e2 이하일 때, 비교기 (4204) 의 출력이 하이 레벨로 되고, 레지스터 (4207) 에 샘플되어 OVER 가 로우 레벨일 때, UP는 하이 레벨로 된다.

FBIT가 e1 이상일 때, 비교기 (4203) 의 출력이 하이 레벨로 되고, 레지스터 (4205) 에 샘플되어 DOWN은 하이 레벨로 된다. 오버 플로우 신호 OVER 가 하이 레벨일 때 DOWN 신호가 하이 레벨로 되어 리프레시 주기는 단축된다.

도 43 은 에러 설정치 기억 회로 (4201, 4202) 의 구성을 나타내는 도면이다. 8 비트 퓨즈 ROM (4302) 와 8 비트 카운터 (4301), 및 8 비트 퓨즈 ROM (4302) 와 8 비트 카운터 (4301) 의 출력 OUT 의 일방을 선택하는 셀렉터 회로 (4304, 4305) 를 구비하고 있다. 셀렉터는 테스트 모드 신호 TM91 을 클록 신호로서 입력하고, 입력 단자에 전원 전압 (VCC) 이 입력되는 데이터 레지스터 (4303) 의 출력에 의해서 선택된다. 8 비트 퓨즈 ROM의 PUPB 는 파워 업 시에 전원 전압이 소정 전압을 넘었을 때, 하이 레벨로 되는 신호이다. 파워 업 시 및 리셋 시, 8 비트 퓨즈 ROM 의 출력이 e1, e2 로서 사용된다. 카운터 (4301) 는 테스트 모드 시에 TM91 에 의해 원하는 카운트 값에 설정된다.

도 44, 도 45 는 퓨즈 ROM 의 절단 전과 절단 후의 상태를 나타내는 신호이다. 도 44 에 나타내는 바와 같이, 리셋 신호 RST 와 파워 업 신호 PUPB 를 입력으로 하는 NOR 회로 (4401) 와 인버터 (4402, 4403) 와 인버터 (4402) 의 출력을 게이트에서 받고, 소스가 접지되고, 드레인이 퓨즈 (4406) 의 일단에 접속된 nMOSFET (4405) 과, 인버터 (4403) 의 출력을 게이트에서 받고, 소스가 전원에 접 속되고, 드레인이 퓨즈 (4406) 의 타단에 접속된 pMOSFET (4404) 과, pMOSFET (4404) 의 드레인 전압을 입력하고, 출력 신호 AFUSE 를 출력하는 플립플롭 (서로의 입력과 출력끼리 접속된 인버터 (4407) 와 인버터 (4408)) 을 구비하고 있다. 도 44 에서 리셋 신호 RST 와 파워 업 신호 PUPB가 함께 로우 레벨일 때, NOR 회로 (4401) 의 출력은 하이 레벨, 인버터 (4402, 4403) 의 출력은 로우 레벨, 하이 레벨로 되고, pMOSFET (4404), nMOSFET (4405) 는 오프한다. 파워 업 신호 PUPB 또는 리셋 신호 RST 가 하이 레벨일 때, NOR (4401) 의 출력은 로우 레벨, 인버터 (4402, 4403) 의 출력은 하이 레벨, 로우 레벨로 되고, pMOSFET (4404) 와 nMOSFET (4405) 는 함께 온하고 (pMOSFET (4404)의 드레인 전압은, 예를 들어, 전원 전압 (VCC) 을 pMOSFET (4404) 의 온 저항과, 퓨즈 (4406) 의 저항 및 nMOSFET (4405) 의 온 저항의 합으로 분압한 전압으로 된다), 이 예에서는, 플립플롭의 출력 AFUSE 는 하이 레벨로 된다.

도 45 는 퓨즈 ROM 절단 후의 구성을 나타내는 도면이다. 도 45 에서 리셋 신호 RST 와 파워 업 신호 PUPB 가 함께 로우 레벨일 때, NOR (4401) 의 출력은 하이 레벨, 인버터 (4402) 의 출력은 하이 레벨로 되어 pMOSFET (4404) 는 오프한다. 파워 업 신호 PUPB 신호 또는 RST 가 하이 레벨일 때, NOR (4401) 의 출력은 로우 레벨, 인버터 (4403) 의 출력은 로우 레벨로 되고, pMOSFET (4404) 는 온하고, pMOSFET (4404) 의 드레인 노드는 전원 전압으로 되고, 플립플롭의 출력 AFUSE는 로우 레벨로 된다. 신호 RST 가 하이 레벨일 때, NOR 회로 (4401) 의 출력은 로우 레벨, 인버터 (4403) 의 출력은 로우 레벨이고, pMOSFET (4404) 는 온 하고, 플립플롭은 신호 AFUSE 로서 로우 레벨을 출력한다.

도 46 은 도 43 의 파워 업 신호 PUPB 와 PUP 를 출력하는 파워 업 검출 회로 구성의 일례를 나타내는 도면이다. 도 46 에 나타내는 파워 업 검출 회로는 전원이 온 일 때, 전원 전압 ((VCC)) 이 소정 전압으로 상승하였을 때, PUPB 로서 도 47 에 나타내는 바와 같은 신호 파형 (PUPB) 을 출력한다. 도 47 은 전원 (VCC) 투입 시, 내부 리셋 (RST) 에 의해 상태가 확정 되는 경우 에 있어서의, PUPB 와 AFUSE 의 신호 파형을 나타내는 도면이다. 도 47 에 있어서 도 44 의 회로에서 출력되는 신호 AFUSE 는 실선 (AFUSE(a)) 으로, 도 45 의 회로에서 출력되는 신호 AFUSE 는 파선 (AFUSE(b)) 으로 나타내어지고 있다. 도 46 에서 전원 단자 (VCC) 와 메모리 어레이 기판 전압 VBB 사이에는 2 단 세로쌓기로 되고, 게이트와 드레인이 접속된 (다이오드 접속된) pMOSFET (4601, 4602) 와, 게이트에 저위측의 전원 전압 (그라운드 전위) VSS 가 공통으로 인가되어 있는 pMOSFET (4603) 및 nMOSFET (4604) 이 직렬 형태로 접속되어 있다. pMOSFET (4603) 및 nMOSFET (4604) 의 드레인은 공통 접속되고, 인버터 열 (4605∼4608) 의 버퍼 열에 입력되고, 인버터 (4608) 의 출력으로부터 신호 PUP 가 출력되어 인버터 (4607) 의 출력으로부터 반전 신호 PUPB 가 출력된다. 또한, 인버터 (4605) 의 출력과 VSS 사이에 접속된 nMOSFET (4609) 이 형성되고 있고, 인버터 (4606) 의 출력은 nMOSFET (4609) 의 게이트에 입력되어 있다.

도 46 및 도 47 을 참조하면, 전원 투입 시에, 전원 전압 (VCC) 의 0V 가 상승을 시작한 시점에서는 pMOSFET (4601, 4602) 가 오프로 된다. 메모리 어레이 기판 전압 VBB 는 0 으로부터 부(-)전압으로 하강하고, nMOSFET (4604) 의 게이트ㆍ소스 사이 전압이 역치 전압 이상으로 되면, nMOSFET (4604) 이 온으로 되고, 인버터 (4605) 의 입력 전압은 로우 레벨로 되어 인버터 (4605) 의 출력이 간신히 회복되고, 신호 PUP 는 일단 상승을 시작한다. 전원 전압 (VCC) 이 더욱 상승하면, pMOSFET (4601, 4602, 4603) 이 온하고, 인버터 (4605) 의 입력 전압은, 예를 들어, 전원 전압 (VCC) 을 pMOSFET (4601, 4602, 4603) 의 온 저항과, nMOSFET (4604) 의 온 저항에서 분압한 전압으로 되어, 예를 들어, 인버터 (4605) 의 출력은 떨어지고, 신호 PUPB 도 떨어진다.

또한, 도 44 의 퓨즈 ROM 에서 파워 업 시의 전원 전압 (VCC) 의 상승 시와 함께, 신호 AFUSE 는 도 47 의 실선과 같은 파형으로 된다. 신호 RST 가 로우 레벨에서, 신호 PUPB 의 상승 변화에서 NOR (4401) 의 출력은 로우 레벨로 되고, 인버터 (4402) 의 출력은 하이 레벨, 인버터 (4403) 의 출력은 로우 레벨로 되고, 인버터 (4407) 의 입력 전압은 전원 전압 (VCC) 을, 예를 들어, pMOSFET (4404), 퓨즈 (4406) 의 저항 및 nMOSFET (4405) 의 온 저항의 합에서 분압한 값으로 되고, 파워 업 신호 PUPB 의 하강 변화에서, NOR (4401) 의 출력은 하이 레벨로 되고, 인버터 (4402) 의 출력은 로우 레벨, 인버터 (4403) 의 출력은 하이 레벨로 되고, pMOSFET (4404), nMOSFET (4405) 는 함께 오프로 되고, 출력 신호 AFUSE 는 인버터 (4407) 의 전원 전압 (VCC) 의 상승에 추종하여 상승한다. 그 후, 전원 오프 후 ((VCC)=0V), 전원이 온으로 된 경우, 인버터 (4407) 의 출력 신호 AFUSE 는 로우 레벨 그대로 되고, 메모리 (SDRAM) 에 입력되는 모드 레지스터 설정 코맨드 (MRS) 에 의해 리셋 펄스 신호 RST 가 출력되어 신호 AFUSE 는 하이 레벨에 설정된다 (도 47 의 실선 (a) 참조).

한편, 도 45 의 퓨즈 ROM 에서 파워 업 시의 전원 전압 (VCC) 의 상승 시와 함께 신호 AFUSE 는 도 47 의 파선과 같은 파형으로 된다. 신호 RST 가 로우 레벨에서, 신호 PUPB 의 상승 변화에 의해 NOR (4401) (도 45 참조) 의 출력은 로우 레벨로 되고, 인버터 (4402) 의 출력은 하이 레벨, 인버터 (4403) 의 출력은 로우 레벨로 되고, pMOSFET (4404) 는 온하고, 인버터 (4407) 의 출력 신호 AFUSE 는 로우 레벨을 출력한다. 신호 PUPB 의 하강 변화에서 NOR (4401) 의 출력은 하이 레벨로 되고, 인버터 (4402) 의 출력은 로우 레벨, 인버터 (4403) 의 출력은 하이 레벨로 되고, pMOSFET (4404) 는 오프로 되어 신호 AFUSE 는 로우 레벨로 된다. 전원오프 (순간 정지) 후에 전원이 온으로 된 경우, 인버터 (4407) 의 출력 신호 AFUSE 는 하이 레벨로 된다. 본 실시예의 메모리를 구성하는 SDRAM (synchronous DRAM) 에의 모드 레지스터 설정 코맨드 (MRS) 의 입력에 의해서 리셋 펄스 신호 RST 가 출력되고, 신호 AFUSE 는 로우 레벨에 설정된다 (도 47 의 파선 (b) 참조).

도 48 은 도 43 의 8 비트 퓨즈 ROM 의 구성예를 나타내는 도면이다. 도 44, 도 45 를 참조하고 설명한 1 비트의 퓨즈 ROM 을 8 개 병렬로 구비하여 출력 OUT (0)∼OUT (7) 으로 하고 있다.

도 49 는 도 43 의 에러 설정치 기억 회로의 테스트 모드 시의 동작 파형을 나타내는 도면이다. "A7=하이 레벨" 에서의 MRS 코맨드는 테스트 모드 코맨드 로 하여 동작시키고 있다. 테스트 모드 코맨드가 들어가면, 에러 설정값 기억 회로의 출력은 퓨즈 ROM 의 출력 신호로부터 카운터의 출력으로 전환된다. 즉, 최초 "A7=로우 레벨" 에서 MRS 코맨드가 투입되고, 리셋 신호 RST 의 원 샷 펄스가 출력되어 카운터 (4301) 의 값은 0 으로 리셋된다. e1/e2 는 퓨즈 ROM (4302) 의 출력으로 되고, 이 경우 1f 로 된다. 이어서 A7 이 하이 레벨에 설정되고, MRS 코맨드가 입력될 때에 TM91 신호 (원 샷 펄스) 가 출력되어 카운터 (4301) 는 카운트 값을 1 개씩 인크리멘트한다. 연속하여, 테스트 모드 코맨드 ("A7=하이 레벨" 에서의 MRS 코맨드) 가 들어 가는 것에서 카운터 (4301) 의 값은 카운트 업되어 테스트하고자 하는 소망 값으로 설정할 수 있다.

도 50 은 셀프 리프레시 주기의 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러 (도 16 의 도면부호(6)) 의 구성을 나타내는 도면이다. 도 50 에 나타내는 회로는 도 41 에 나타낸 회로 구성에 모니터 비트의 내부 어드레스를 생성하는 모니터 ROM (5006) 을 구비한 구성으로 된다. 어드레스 제너레이터 (5004) 로부터의 X/Y 정보, 4 비트 출력은 모니터 ROM (5006) 에 공급된다. 모니터 ROM (5006) 으로부터 출력되는 내부 어드레스는 어드레스 레지스터 (213) (도 16) 에 입력된다.

도 51 은 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러의 동작 파형의 일례를 나타내는 도면이다. 모니터 메모리로부터의 READ 오퍼레이션 및 에러 카운트 동작이 나타나 있다. 에러율 계수 회로 (11) 로서 도 18 의 구성이 사용되고, READ 오퍼레이션에 버스트 READ 가 사용된다.

MREAD (MONITOR READ) 에 의해 초기화 신호 EINIT가 하이 레벨로 되고, 에러 계수가 클리어되어 도 51 에 나타내는 바와 같이, FBIT 는 0 에 클리어된다.

ACTV 코맨드와 내부 어드레스 XA(0)가 부여되고, READ 코맨드와 YA(0) 에서 모니터 셀이 판독되고 (CAS 레이턴시 CL=2), 신호 BIST R 가 하이 레벨로 되고, MA (OUTPUT REGISTER) 의 출력 1 이 비교 회로 (도 18 의 도면부호(1802)) 에 전파되고, "TPH=하이 레벨" 에서의 기대치 1 과 비교되어 ERROR가 로우 레벨 (패스) 로 된다.

내부 어드레스 YA(1) 의 판독 데이터는 1 로 되고, 기대치 1 과 다르기 때문에 ERROR 가 하이 레벨로 되고, 16 개의 I/O 에서의 FBIT가 2 (가산기 (1804) 의 출력) 으로 되고, FBIT 이 BIST 컨트롤러로 출력된다. YA (511) 의 어드레스의 데이터의 판독이 끝나면, 프리차지 코맨드가 입력된다. 클록 JCLK 에 의해 FBIT 의 198 과 e1, e2 의 비교가 이루어지고, FBIT가 e2 보다 작기 때문에, UP 신호가 출력되어 타이머의 주기를 연장시키는 제어가 실시된다. 모니터 비트로부터의 판독 처리가 종료되면 READY (원 샷) 가 출력되고, MREAD 가 로우 레벨로 된다.

도 52 는 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러 (6) 의 동작 파형의 일례를 나타내는 도면이고, 모니터 셀에의 WRITE 오퍼레이션을 나타내는 도면이다. ACTV 코맨드에서 로우 어드레스 XA(0)가 입력되고, WRIT 코맨드에서 Y 어드레스가 공급되고, 신호 BIST W 의 하이 레벨에 의해 기대값 데이터가 WB (입력 레지스터) 에 공급되어 모니터 비트에 기입된다.

도 53 은 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러 (6) 의 동작 파형의 별도 예를 나타내는 도면이다. 에러율 계수 회로에, 도 17를 사용하고, READ 오퍼레이션에 버스트 READ 를 사용한 동작이 나타내어지고 있다. 모니터 비트의 판독이 끝나고 나서 각 I/O (#0∼#15 의 총 16개의 I/O) 의 가산기의 에러 카운트를 ACLK마다 가산하고 있다. 초기화 신호 EINIT 에서 FBIT 가 클리어되고, ACTV 코맨드에서 XA(0) 가 입력되고, READ 코맨드와 Y 어드레스 YA(0) 가 입력되고, CAS 레이턴시 CL2 에서 YA(0) 의 모니터 비트의 판독 데이터가 비교 회로에 공급되어 (BIST R 이 하이 레벨), 기대치와 비교되어 YA (1)∼YA (511) 까지 판독된다. 그리고, I/O마다 ERROR 신호를 카운터에서 가산한다. XA(0), YA(511) 의 READ 처리 종료 후, 프리차지 코맨드가 입력되고, BIST R 가 로우 레벨로 되고, ACLK 가 16 개 공급되어 FBIT 로서 #0∼#15 의 I/O 만큼의 에러 카운트 값이 가산된다. 이 예의 경우, FBIT 가 181 로 되고, e1=80, e2=40 에 대하여 e1 보다 크기 때문에, DOWN 신호가 활성화되어 리프레시 타이머의 주기는 단축된다.

도 54 는 셀프 리프레시 주기의 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러 (6) 의 동작 파형이 예를 나타내는 도면이다. 에러율 계수 회로를 도 18 에 나타낸 구성으로 하여 모니터 비트 어드레스 기억 ROM (도 16 의 도면부호(214), 도 50 의 도면부호(5006)) 에 액세스하면서, 1 비트 READ 의 내부 코맨드를 반복하고, 에러 카운트하고 있다. 초기화 신호 EINIT 에서 FBIT 가 0 으로 클리어된다. 모니터 포인터는 모니터 비트 어드레스 기억 ROM 의 어드레스 포인 터이다. X/Y 는 내부 어드레스가 X 어드레스, Y 어드레스인지를 나타내는 신호이다. 코맨드 ACTV 에서 모니터 비트 어드레스 기억 ROM 의 모니터 포인터가 나타내는 XA(0) 가 입력되고, 코맨드 READ 에서 모니터 비트 어드레스 기억 ROM 의 YA(0) 가 부여되고, 레이턴시 CL1 으로 판독되는 모니터 비트의 데이터 (MA) 와 기대치와가 비교된다 (이 경우 ERROR=0). 이어서, 코맨드 PRE 가 입력되어 비트선 프리차지가 실행된다.

다음으로, ACTV 코맨드로 모니터 포인터 1 에 대응하는 X 어드레스 XA(1) 가 입력되고, READ 코맨드에서 Y 어드레스 YA(1) 가 입력되고, 레이턴시 CL1 에서 판독되는 모니터 비트의 데이터 (MA) 와 기대치가 비교된다 (이 경우 ERROR= 0). 이와 같이, 모니터 비트 어드레스 기억 ROM (도 16의 도면부호(14), 도 50 의 도면부호(5006)) 에 기억된 어드레스 (랜덤) 의 모니터 비트를 ACTV, READ, PRE 의 일련의 시퀀스를 되풀이하는 것으로 모니터 포인터 0∼10 까지 차례로 판독, 11 개의 모니터 포인터의 판독 종료 후의 FBIT 를 e1, e2 와 비교한다. 이 경우, FBIT 가 3 에서 e1 이상이기 때문에 DOWN 신호가 활성화되어 리프레시 타이머의 주기는 단축된다.

도 55 는 셀프 리프레시 주기의 에러율 모니터 제어 기능을 탑재한 ECC 컨트롤러 (6) 의 동작 파형예를 도시하는 도면이고, 모니터 비트에의 WRITE 오퍼레이션을 나타내는 도면이다. 모니터 비트 어드레스 기억 ROM 에 액세스하면서, 1 비트 WRITE 의 내부 코맨드를 반복하여 동작하고 있다. 에러율 계수 회로는 도 18 에 나타내는 구성으로 된다. 모니터 비트 어드레스 기억 ROM (214) 에 기억 되는 어드레스에 대하여 ACTV, WRIT, PRE 에 의한 사이클을 반복하고, 모니터 비트에 기대치를 기입한다.

도 56 은 에러율 모니터 제어의 동작 파형의 일례를 나타내는 도면이고, 엔트리로부터 SSR 모드를 나타내고 있다. SSR 엔트리 코맨드가 들어가면, ECC 컨트롤러에 대하여 ENCODE 신호가 하이 레벨이 되어 ECC 의 부호화 동작이 시작된다. ECC 컨트롤러는 부호화 동작이 끝나면, JOB 종료 신호 (READY 신호) 를 펄스출력한다.

이어서, MWRIT 신호가 하이 레벨이 되어 모니터 비트 영역 (예를 들어 32 K 비트) 에의 '1' WRITE 동작이 시작된다.

11 WRITE 동작이 종료하면, 부호화 동작과 같이 종료 신호 (READY 신호) 를 출력하여 ECC 컨트롤러는 정지한다.

칩은 연속하고, 전체 비트 리프레시→포즈 기간 (내부 전원 정지, 파워 오프 기간) 으로 이행한다.

포즈 시간이 종료하면, ECC 컨트롤러에 대하여 MREAD 신호가 하이 레벨로 되고, 모니터 비트 영역에 대한 1 READ 오퍼레이션 및 에러 카운트 동작을 실행한다.

이 예에서는 에러 감시 주기가 리프레시 주기의 1/2 로 한 예이기 때문에, 에러 카운트가 전체 비트 리프레시 사이에 2 회 들어가 있다.

에러 카운트 동작이 종료하면, 조금 전과 동일하게 종료 신호 (READY 신호) 를 펄스 출력하여 동작을 정지한다.

에러율 카운트의 결과에 따라 주기 제어 신호가 UP/DOWN/KEEP 으로 변화한 다.

이 예에서는 간혹 UP 로 판정되고 있다.

이어서, 다시 모니터 비트 영역에 대한 1 WRITE 오퍼레이션→전체 비트 리프레시→포즈 기간으로 이행하여 에러 감시 동작을 되풀이한다.

도 57 은 에러율 모니터 제어의 동작 파형예를 도시하는 도면이고, SSR 모드로부터 엑시트할 시에의 동작을 나타내는 도면이다 (도 56 의 계속에 대응한다).

SSR 엑시트 코맨드가 들어가면, 동작을 중단하고, 복호 동작 (에러 정정 동작) 으로 이행한다. ECC 컨트롤러에 대하여 DECODE 신호가 하이 레벨로 되어 내부 코맨드, 내부 어드레스를 제어하면서 에러 정정을 한다.

에러 정정이 종료되면, 종료 신호 (READY 신호) 를 펄스출력하여 Idle 상태 (노멀 상태), 외부 코맨드 접수 상태에 복귀한다.

본 발명은, 상기의 SSR 모드로 엔트리할 때, ECC 에 의한 패리티 생성과 보관, 리프레시, 포즈, 파워온, 엑시트 시에, 에러 정정) 에 한정되는 기술이 아니고, ECC 회로에 의한 패리티 생성, 에러 정정을 실시하지 않는 통상의 셀프 리프레시 (Self-Refresh) 에도 적용할 수 있는 것은 물론이다.

포즈 리프레시 구제 비트로서 100 비트 정도 실시한 후, 구제된 비트 중, 최악의 실력의 10 비트 정도를 모니터 비트로서, 그 어드레스를 ROM 회로 (레이저 퓨즈 회로 등) 에 기입한다. 셀프 리프레시 사이클 중에는 이 모니터 비트 10 비트에 대해, 본 발명의 실시예의 제어 알고리즘 (도 7 내지 도 10 참조) 을 실행하면 된다. 그 때, 통상 셀프 리프레시이기 때문에, 부호화, 복호의 과정은 실시 되지 않는다. 또한, 이 경우 칩 자체의 포즈 실력과 모니터 비트의 실력에 차이는 그다지 없고, 통상 비트는 에러할 수 없기 때문에 에러율 판정의 설정은 e2=e1=1 비트 페일이 된다 (도 53 참조). 즉, 예를 들어, FBIT 가 1 이상인 경우, 리프레시 주기를 단축한다. 다만, 이러한 최악의 비트의 실력을 감시하는 경우, 저온 영역이 되면, '0' 페일이 최악의 비트로 되는 칩을 무시할 수 없는 확률로 출현하기 때문에, 단순히 리프레시 주기의 연장을 실시하는 것은 장점이 아니다.

또한, 통상 셀프 리프레시의 경우에는 내부 전원의 정지에 의한 DC 성분의 저감이 실시될 수 없기 때문에 저소비 전력화에 대한 효과는 1 초 이상에서 포화 경향을 나타내게 된다. 이 때문에, 예를 들어, 주기가 2 초에 도달했다면 그 이상의 주기 연장은 실시되지 않고 고정시킨다.

상기의 바와 같이, 본 실시예에 의하면 리프레시 주기가 이상적인 온도 보상에 의해 SSR 모드의 데이터 유지 전류는 종래의 고온 영역에서의 실력을 유지한 채로, 주위 온도에 의존한 데이터 유지 전류를 실현하고, 실온에서는 예를 들어, 10㎂ 이하까지 저감가능하게 된다. 이상, 본 발명을 상기 실시예에 의거하여 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것이 아니고, 본 발명의 범위 내에서 당업자라면 행할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

본 발명에 의하면, 기대값 데이터를 기입한 메모리 셀을 리프레시 주기 또는 그보다도 짧은 기간에서 판독하고, 기대값 데이터와 비교하여 에러 카운트 또는 에 러율을 측정하고, 측정 결과에 근거하여 리프레시 주기를 가변 제어하는 구성으로 한 것에 의해 온도 보상 특성을 특단으로 향상시키고 있다.

또한, 본 발명에 의하면, 제조 공정에서의 트리밍 조정을 필요없게 하여 비용의 저감을 꾀하고, 안정한 온도 보상을 용이하게 실현할 수 있다.

Claims

데이터 유지를 위해 리프레시 동작을 필요로 하는 복수의 메모리 셀을 어레이 상에 포함하는 메모리 어레이,

상기 메모리 어레이 내의 미리 정해진 복수의 메모리 셀 (모니터 셀) 에 대해, 소정의 데이터를 각각 기입하는 제어를 실시하는 회로,

상기 소정의 데이터를 기입한 상기 복수의 모니터 셀로부터, 리프레시 주기 또는 상기 리프레시 주기보다도 짧은 소정 기간 경과 시에 데이터를 판독하는 제어를 실시하는 회로, 및

상기 모니터 셀로부터의 판독 데이터와 상기 소정의 데이터를 비교하고, 에러 카운트 또는 에러율을 측정하여 상기 에러 카운트 또는 에러율의 측정 결과에 근거하여, 리프레시 주기를 가변 제어하는 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 메모리 어레이의 리프레시의 전 또는 후에, 복수의 상기 모니터 셀에 소정의 데이터가 각각 기입되고, 리프레시 주기 또는 상기 리프레시 주기보다도 짧은 소정 기간 경과 시에, 상기 모니터 셀로부터 데이터의 판독이 실시되고, 상기 판독된 데이터와 상기 소정의 데이터를 비교하여 에러의 유무를 판정하는 회로,

상기 에러를 계수하는 카운터, 및

상기 카운터의 출력에 근거하여 상기 리프레시 주기를 연장할지 단축할지 또는 그대로 유지할지를 결정하는 판정 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 메모리 셀은 워드선이 제어 단자에 접속되어 온ㆍ오프 제어되고, 비트선에 제 1 신호 단자가 접속되는 셀 트랜지스터와 상기 셀 트랜지스터의 제 2 신호 단자에 일단이 접속되어 데이터를 축적하는 용량을 가지며,

상기 소정의 데이터는, 선택된 메모리 셀 내의 상기 용량에 전하를 축적하는 값으로 되는 것을 특징으로 하는 반도체 기억장치.
제 3 항에 있어서,

상기 모니터 셀에 상기 소정의 데이터를 기입한 후, 상기 리프레시 주기 또는 상기 리프레시 주기보다도 짧은 기간에 포즈(pause)하고, 상기 포즈 기간 후에 상기 모니터 셀로부터 판독한 데이터를 상기 소정의 데이터와 비교하여 에러 카운트 또는 에러율을 측정하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 리프레시는 셀프 리프레시이며,

상기 셀프 리프레시 중에 측정된 상기 에러 카운트 또는 에러율이 원하는 설 정 범위에 들어가도록, 상기 셀프 리프레시 주기를 제어하는 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

오류 정정 회로를 구비하며,

상기 리프레시는 셀프 리프레시이며,

상기 셀프 리프레시 중에 측정된 에러 카운트 또는 에러율이 상기 오류 정정 회로에 의해 정정 가능한 범위에 들어가도록, 상기 셀프 리프레시 주기를 가변 제어하는 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 모니터 셀에의 소정의 데이터의 기입 및 판독을 위한 내부 코맨드, 내부 어드레스를 생성하고, 기대값 데이터와의 비교를 제어하는 테스트 제어 회로를 구비하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 복수의 모니터 셀은 상기 메모리 어레이 내에서 통상의 메모리 영역과는 별도로 형성되어 있는 모니터 영역에 배치되어 있는 것을 특징으로 하는 반도체 기억장치.
제 8 항에 있어서,

상기 에러 카운트 또는 에러율은 상기 모니터 영역의 모니터 셀에 물리적 또는 논리적 '1' 데이터를 기입, 상기 리프레시 주기 또는 상기 리프레시 주기보다 더 짧은 주기로 상기 모니터 셀로부터 상기 '1' 데이터가 판독되어 측정된 것을 특징으로 하는 반도체 기억장치.
제 8 항에 있어서,

상기 모니터 영역은 용장 구제 메모리의 미사용 영역을 포함하는 것을 특징으로 하는 반도체 기억장치.
제 8 항에 있어서,

상기 모니터 영역은 상기 메모리 어레이 내에서, 통상의 메모리 영역의 워드선과는 별도로 형성된 워드선으로 선택되는 1 또는 복수의 워드선에 접속되는 메모리 셀을 상기 모니터 셀로서 포함하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

상기 모니터 셀은 상기 메모리 어레이 내의 임의의 어드레스의 메모리 셀이 선택되고,

상기 모니터 셀의 내부 어드레스를 보관하는 기억장치를 구비하며,

상기 모니터 셀에의 데이터의 기입, 판독 시에는 상기 기억장치로부터의 내 부 어드레스에 의한 상기 모니터 셀의 액세스가 실시되는 것을 특징으로 하는 반도체 기억장치.
제 2 항에 있어서,

상기 에러 카운트 또는 에러율의 측정 주기가 상기 리프레시 주기보다도 짧게 설정되고,

1 개의 리프레시 주기 내에 복수 회의 에러의 측정이 실시되고, 1 개의 리프레시 주기 내에서 에러 카운트를 측정할 때마다 에러 카운트가 전회의 값에 누산되며,

상기 판정회로는 상기 누산치가 미리 정해진 원하는 설정 범위인지 아닌지의 판정이 실시되는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

측정된 에러 카운트 또는 에러율이 원하는 설정치를 초과할 경우, 상기 메모리 어레이에 대한 오류 정정 복호 동작을 실시하는 구성이 되고, 에러율을 원하는 설정치로 저하시키는 것을 특징으로 하는 반도체 기억장치.
제 2 항에 있어서,

상기 판정회로가 에러의 상한치 및 하한치를 각각 유지하는 설정치 기억 회로, 및

상기 모니터 셀에 관한 상기 에러 카운트의 누산 결과가 상기 상한치와 상기 하한치 사이에 있는 경우, 리프레시 주기를 유지하는 킵 (keep) 신호를 출력하고, 상기 에러 카운트의 누산 결과가 상기 상한치를 초과할 경우, 리프레시 주기를 올리는 업 (up) 신호를 출력하고, 상기 에러 카운트 값의 누산 결과가 상기 하한치 이하인 경우, 리프레시 주기를 낮게 하도록 제어하는 다운 (down) 신호를 출력하는 비교 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
제 15 항에 있어서,

상기 설정치 기억 회로가 상한치 및 하한치를 각각 유지하는 비휘발성의 기억 회로,

입력되는 테스트 신호를 계수하는 카운터, 및

상기 기억 회로와 카운터의 출력을 선택하는 셀렉터를 구비하며,

상기 셀렉터는 리셋 시에 상기 기억 회로의 값을 출력하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

리프레시 주기를 가변 제어하는 회로가 타이머 회로를 구비하며,

상기 타이머 회로는,

기본 주기를 입력으로 하여 카운트하는 카운터,

리프레시 주기를 짧게 하는 지시를 받으면, 현재의 출력치에 대해 소정량의 값을 차감하고, 리프레시 주기를 길게 하는 지시를 받으면, 현재의 출력치에 대해 소정량의 값을 가산하는 가산기, 및

상기 카운터의 출력을 받아, 상기 가산기의 출력치를 리미트 (limit) 값으로서 받는 비교기를 구비하며,

상기 비교기는 상기 카운터의 출력이 상기 리미트값을 초과할 경우에, 모니터 신호를 활성 상태로서 출력하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

ECC (오류 검출 정정) 부호화 복호 회로를 구비하며,

데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터가 판독되고, 상기 오류 검출 정정용 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여, 소정의 검사 영역에 보관하고,

리프레시 주기는, 검사 비트를 사용하는 오류 정정 동작에 의한 에러 발생의 허용 범위 내에서 길게 설정된 주기에서 실시되고,

데이터 유지 동작 모드의 엑시트 시에 통상 동작으로 복귀하기 전에, 상기 오류 검출 정정용 부호화 복호 회로에서 상기 검사 비트를 사용하여, 오류 비트의 오류 정정 복호 동작을 실시하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

ECC (오류 검출 정정) 부호화 복호 회로를 구비하며,

데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 오류 검출 정정용 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하고,

(A 1) 상기 모니터 셀에 기대값 데이터 '1' 을 기입하고,

(A 2) 상기 메모리 어레이의 모든 셀을 리프레시하고,

(A 3) 리프레시 기간에 포즈하고,

(A 4) 상기 모니터 셀로부터 데이터를 판독하고, 기대값 데이터 '1' 과 비교하여 에러를 측정하고,

(A 5) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 늘리고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기를 변경하지 않고,

데이터 유지 동작 모드를 엑시트하기 까지, (A 1) 내지 (A 5) 의 동작을 반복하며,

데이터 유지 동작 모드를 엑시트할 때, 상기 오류 검출 정정용 부호화 복호회로에서 에러 정정을 하고, 통상 동작으로 옮기는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

ECC (오류 검출 정정) 부호화 복호 회로를 구비하며,

데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하고,

(A 1) 상기 모니터 셀에 기대값 데이터 '1' 을 기입하고,

(A 2) 상기 메모리 어레이의 모든 셀을 리프레시하고,

포즈 기간을 리프레시 주기보다도 짧게 하고, 복수회 (m 회) 이하의 에러 체크를 실시하는 것으로 하고, 즉,

(A 3) 소정의 포즈 기간, 내부 전원의 적어도 일부를 오프하여 포즈하고,

(A 4) 상기 모니터 셀로부터 데이터를 판독하고, 기대값 데이터 '1' 과 비교하여 에러를 측정하고,

(A 5) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기를 변경하지 않고, (A 1) 부터의 처리를 개시하고,

(A 6) m 회의 에러 체크 종료 후, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 연장하고,

데이터 유지 동작 모드를 엑시트하기 까지, 상기 (A 1) 내지 (A 6) 의 동작을 반복하며,

데이터 유지 동작 모드를 엑시트할 때, 상기 ECC 부호화 복호 회로에서 에러 정정을 실시하고, 통상 동작으로 이행(移行)하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

ECC (오류 검출 정정) 부호화 복호 회로를 구비하며,

데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하고,

(A 1) 상기 메모리 어레이의 모든 셀을 리프레시하고,

포즈 기간을 리프레시 주기보다도 짧게 하고,

(A 2) 미리 정해진 소정 횟수 (m 회) 로 에러 체크를 실행했는지 여부를 판정하고, m 회 미만인 경우,

(A 3) 상기 모니터 셀에 기대값 데이터 '1' 을 기입하고,

(A 4) 소정의 포즈 기간 포즈하고,

(A 5) 상기 모니터 셀로부터 데이터를 판독하고, 기대값 데이터 '1' 과 비교하여 에러를 측정하고,

(A 6) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기를 변경하지 않고, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 연장하고, (A 2) 로부터의 처리를 개시하고,

m 회의 에러 체크 종료 시에, 상기 (A 1) 부터의 처리를 실시하고,

데이터 유지 동작 모드를 엑시트하기 까지, 상기 (A 1) 내지 (A 6) 의 동작 을 반복하고,

데이터 유지 동작 모드를 엑시트 할 때, 상기 ECC 부호화 복호 회로에서 에러 정정을 실시하여 통상 동작으로 이행하는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

ECC (오류 검출 정정) 부호화 복호 회로를 구비하며,

데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서, 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하고,

(A 1) 상기 모니터 셀에 기대값 데이터 '1' 을 기입하고,

(A 2) 상기 메모리 어레이의 모든 셀을 리프레시하고,

포즈 기간을 리프레시 주기보다도 짧게 하고,

(A 3) 미리 정해진 소정 횟수 (m 회) 로 에러 체크를 실시했는지 여부를 판정하고, m 회 미만인 경우,

(A 4) 소정의 포즈 기간, 포즈하고,

(A 5) 상기 모니터 셀로부터 데이터를 판독하여 기대값 데이터 '1' 과 비교하여 에러를 측정하고,

(A 6) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기를 변경하지 않고, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 연장하 고, 상기 (A 3) 부터의 처리를 개시하고,

m 회의 에러 체크 종료 시, 상기 (A 1) 부터의 처리를 실시하고,

데이터 유지 동작 모드를 엑시트하기 까지, 상기 (A 1) 내지 (A 6) 의 동작을 반복하며,

데이터 유지 동작 모드를 엑시트할 때, 상기 ECC 부호화 복호 회로에서 에러 정정을 실시하고, 통상 동작으로 옮기는 것을 특징으로 하는 반도체 기억장치.
제 1 항에 있어서,

통상 메모리 영역보다도 포즈 리프레시의 실력이 떨어지는 복수의 비트를 상기 모니터 셀로 하는 것을 특징으로 하는 반도체 기억장치.
제 23 항에 있어서,

통상 메모리 영역보다 포즈 리프레시의 실력이 떨어지는 비트는 포즈 리프레시에 의한 구제를 소정 수 비트 (M 비트) 이상 실시하고, 그 중 최악의 실력의 M 의 10 분의 1 정도의 비트를 선택한 것을 특징으로 하는 반도체 기억장치.
데이터의 유지를 위해 리프레시 동작을 필요로 하는 복수의 메모리 셀을 구비하는 메모리 어레이 내에 모니터 셀을 구비하며,

셀프 리프레시 주기의 제어를 실시하는 제어 회로,

ECC (오류 검출 정정) 부호화 복호 회로로서, 셀프 리프레시 동작을 엔트리 할 때, 상기 ECC 부호화 복호 회로는 메모리 어레이의 검사 비트를 생성하여 메모리 어레이에 기입하고, 셀프 리프레시 동작을 엑시트할 때, 상기 ECC 부호화 복호 회로는 메모리 어레이의 오류 검출 및 정정을 실시하는, 상기 ECC 부호화 복호 회로,

상기 모니터 셀에 기대값 데이터를 기입하고, 셀프 리프레시 주기 또는 셀프 리프레시 주기보다도 짧은 기간에서 판독된 모니터 셀로부터의 데이터를 기대값 데이터와 비교하여 에러율을 관측하는 회로, 및

에러율의 관측 결과에 근거하여, 리프레시 주기를 조정하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
제 25 항에 있어서,

상기 ECC 부호화 복호 회로를 복수의 뱅크에 대하여 1개 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
제 26 항에 있어서,

상기 ECC 부호화 복호 회로를 뱅크마다 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
데이터 유지를 위해 리프레시 동작을 필요로 하는 메모리 셀을 복수의 어레이 상에 포함하는 메모리 어레이 내의 미리 정해진 복수개의 메모리 셀 (모니터 셀 ) 에 대해, 소정의 데이터를 기입하는 단계,

상기 소정 데이터를 기입한 상기 복수개의 모니터 셀로부터, 리프레시 주기 또는 상기 리프레시 주기보다도 짧은 소정 시간 경과 시에 데이터를 판독하는 단계,

상기 판독 데이터와 상기 소정 데이터를 비교하여 에러 카운트 또는 에러율을 측정하는 제어를 실시하는 단계, 및

상기 에러 카운트 또는 에러율의 측정 결과에 근거하여 리프레시 주기를 가변 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 리프레시 주기 제어방법.
제 28 항에 있어서,

상기 메모리 어레이의 리프레시의 전 또는 후에, 복수의 상기 모니터 셀에 소정의 데이터를 각각 기입하는 단계,

리프레시 주기 또는 상기 리프레시 주기보다도 짧은 소정 기간이 경과하였을 때에, 상기 모니터 셀로부터 데이터의 판독을 실시하는 단계,

상기 판독된 데이터와 상기 소정의 데이터를 비교하여 에러의 유무를 판정하는 단계,

상기 에러를 계수하는 단계, 및

상기 에러 계수 결과에 근거하여, 상기 리프레시 주기를 연장할지 단축할지 그대로 유지할지를 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치 의 리프레시 주기 제어 방법.
제 28 항에 있어서,

상기 반도체 기억장치가 ECC (오류 검출 정정) 부호화 복호 회로를 탑재하며,

(A 0) 데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하는 단계,

(A 1) 모니터 셀에 '1' 을 기입하는 단계,

(A 2) 모든 셀을 리프레시하는 단계,

(A 3) 리프레시 기간, 포즈하는 단계,

(A 4) 상기 모니터 셀로부터 데이터를 판독하고 '1' 과 비교하여 에러를 측정하는 단계와,

(A 5) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 늘리고, 상기 에러율이 소정의 상한치와 하한치의 범위내인 경우, 리프레시 주기를 변경하지 않는 제어를 실시하는 단계, 및

데이터 유지 동작 모드를 엑시트하기 까지, (A 1) 내지 (A 5) 의 동작을 반복하며,

(A 6) 데이터 유지 동작 모드를 엑시트할 때, 상기 ECC 부호화 복호 회로에 서 에러 정정을 실시하고, 통상 동작으로 옮기는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 리프레시 주기 제어 방법.
제 28 항에 있어서,

상기 반도체 기억 장치가 ECC (오류 검출 정정) 부호화 복호 회로를 탑재하며,

(A 0) 데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하는 단계,

(A 1) 모니터 셀에 '1' 을 기입하는 단계,

(A 2) 상기 메모리 어레이의 모든 메모리 셀을 리프레시하는 단계를 가지며,

포즈 기간을 리프레시 주기보다도 짧게 하여, 미리 정해진 소정 횟수 (m 회) 이하의 에러 체크를 실시하는 것으로서,

(A 3) 소정의 포즈 기간, 포즈하는 단계,

(A 4) 상기 모니터 셀로부터 데이터를 판독하고 '1' 과 비교하여 에러를 측정하는 단계,

(A 5) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기를 변경하지 않고, (A 1) 부터의 처리를 개시하는 단계,

(A 6) m 회의 에러 체크 종료 후, 상기 에러율이 소정의 하한치 이하인 경 우, 리프레시 주기를 연장하는 단계, 및

데이터 유지 동작 모드를 엑시트하기 까지, 상기 (A 1) 내지 상기 (A 6) 의 동작을 반복하며,

(A 7) 데이터 유지 동작 모드를 엑시트할 때, 상기 ECC 부호화 복호 회로에서 에러 정정을 실시하여 통상 동작으로 이행하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 리프레시 주기 제어 방법.
제 28 항에 있어서,

상기 반도체 기억장치가 ECC (오류 검출 정정) 부호화 복호 회로를 탑재하며,

(A 0) 데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하는 단계,

(A 1) 상기 메모리 어레이의 모든 메모리 셀을 리프레시하는 단계를 가지며,

포즈 기간을 리프레시 주기보다도 짧게 하고,

(A 2) 미리 정해진 횟수 (m 회) 로 에러 체크를 실시했는지 여부를 판정하여 m 회 미만인 경우,

(A 3) 모니터 셀에 '1' 을 기입하는 단계,

(A 4) 소정의 포즈 기간, 포즈하는 단계,

(A 5) 상기 모니터 셀로부터 데이터를 판독하고 '1' 과 비교하여 에러를 측 정하는 단계,

(A 6) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기를 변경하지 않고, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 연장하고, 상기 (A 2) 부터의 처리를 개시하는 단계,

(A 7) m 회의 에러 체크 종료 시에, 상기 (A 1) 부터의 처리를 실시하는 단계, 및

데이터 유지 동작 모드를 엑시트하기 까지, 상기 (A 1) 내지 (A 7) 의 동작을 반복하며,

(A 8) 데이터 유지 동작 모드를 엑시트할 때, 상기 ECC 부호화 복호 회로에서 에러 정정을 실시하고, 통상 동작으로 이행하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 리프레시 주기 제어 방법.
제 28 항에 있어서,

상기 반도체 기억장치가 ECC 부호화 복호 회로를 탑재하며,

(A 0) 데이터 유지 동작 모드에 엔트리할 때, 상기 메모리 어레이의 데이터를 판독하고, 상기 ECC 부호화 복호 회로에서 오류 검출 정정용의 검사 비트를 생성하여 검사 영역에 보관하는 단계,

(A 1) 모니터 셀에 '1' 을 기입하는 단계,

(A 2) 모든 셀을 리프레시하는 단계,

포즈 기간을 리프레시 주기보다도 짧게 하고,

(A 3) m 회 에러 체크를 실시했는지 여부를 판정하여 m 회 미만인 경우,

(A 4) 포즈 기간 포즈하는 단계,

(A 5) 상기 모니터 셀로부터 데이터를 판독하고 '1' 과 비교하여 에러를 측정하는 단계,

(A 6) 상기 에러율이 소정의 상한치보다 클 경우, 리프레시 주기를 단축하고, 상기 에러율이 소정의 상한치와 하한치의 범위 내인 경우, 리프레시 주기를 변경하지 않고, 상기 에러율이 소정의 하한치 이하인 경우, 리프레시 주기를 연장하고, (A 3) 으로부터의 처리를 시작하는 단계,

(A 7) m 회의 에러 체크 종료 시에, (A 1) 로부터의 처리를 실시하는 단계, 및

데이터 유지 동작 모드를 엑시트하기 까지, (A 1) 내지 (A 7) 의 동작을 반복하며,

(A 8) 데이터 유지 동작 모드를 엑시트할 때, 상기 ECC 부호화 복호 회로에서, 에러 정정을 하여 통상 동작으로 이행하는 단계를 포함하는 것을 특징으로 하는 반도체 기억장치의 리프레시 주기 제어 방법.