KR0172351B1 - 셀프 번-인 테스트 회로를 가지는 반도체 메모리장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야.

번-인 테스트회로를 가지는 반도체 메모리 장치에 관한 기술분야이다.

2. 발명이 해결하려고 하는 기술적 과제.

외부 제어신호의 입력 없이 번-인 전압 인식을 통한 번-인 테스트 회로를 메모리에 내장하여 번-인 테스트의 효율성 및 양산성을 증대시키는 셀프 번-인 테스트 회로를 제공한다.

3. 발명의 해결방법의 요지.

종래기술의 문제점을 해결하기위하여 본 발명은 종래기술의 구성에 번-인 전압 검출회로와, 발진회로, 번-인 타이밍 발생회로, 그리고 제1 및 제3멀티플렉서를 추가한 셀프 번-인 테스트회로를 포함한다.

4. 발명의 중요한 용도.

본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

셀프 번-인 테스트 회로를 가지는 반도체 메모리장치

제1도는 종래기술에 따른 메모리 어레이 제어회로의 구성블럭도.

제2도는 본 발명에 따른 메모리 어레이 제어회로의 구성블럭도.

제3도는 본 발명에 따른 번-인 전압 검출회로의 구체적인 회로도.

제4도는 본 발명에 따른 번-인 타이밍 발생회로의 구체적인 회로도.

제5도는 본 발명에 따른 셀프 번-인 테스트 회로의 동작 타이밍도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 번-인 테스트 모드를 메모리 장치의 내부에 장착한 셀프(Self) 번-인 테스트 회로에 관한 것이다.

일반적으로, 번-인 테스트 모드(Burn-in Test Mode)란 메모리 장치에 정상의 동작 전압보다 큰 전압을 인가함으로써 메모리 쎌에 고전계가 인가 되어져 상기 메모리 쎌에 결함이 생기는지의 여부를 판단하여, 메모리 쎌(Memory Cell)의 신뢰성을 검사하는 테스트 모드이다. 다이나믹 램(Dynamic Random Access Memory: DRAM)의 경우 메모리 쎌은 한 개의 모오스 트랜지스터(Metal Oxide Semiconductor Transistor: MOS Transistor), 한 개의 캐패시터(Capacitor)로 구성되어 있고, 메모리의 밀도에 따라 다수개의 메모리 쎌로 구성되어 있다. 번-인 테스트에서는 상기 다수개의 메모리 쎌의 모든 모오스 트랜지스터의 게이트에 고전압이 인가되어질 수 있도록 하여야 하므로, 다이나믹 램에서의 일반적인 번-인 테스트는 메모리 장치에 고전압(이하 번-인 전압이라 한다.)을 인가한 뒤, 메모리 쎌에 번-인 전압이 인가 될 수 있게 외부 신호 상보로우어드레스스트로우브신호(Row Address Strobe Signal) RASB를 논리로우(Low)로 인가하고, 로우어드레스(Row Address) RA를 인가한다. 상기 상보로우어드레스스트로우브신호 RASB가 논리로우일때와 로우어드레스 RA에 의해 특정 메모리 쎌이 모오스 트랜지스터의 게이트신호(이하 WL 이라함)에 고전압이 인가되어져 메모리 쎌은 스트레스(Stress)를 받게된다. 이러한 스트레스는 일정 시간 지속된후, 상기 상보로우어드레스스트로우브신호 RASB를 논리 하이로 인가하여 멈춰지게 된다. 상기 동작은 특정 메모리 쎌에 대해서만 스트레스(Stress)를 가한 것으로 모든 메모리 쎌에 스트레스를 주기 위하여 상보로우어드레스스트로우브신호 RASB를 싸이클링(Cycling) 하면서 로우어드레스 RA를 계속 바꾸어 준다. 상기 동작의 시간적인 효율성을 꾀하기 위하여 다수개의 다이나믹 램을 한 개의 보드(Board)(번-인 보드)에 실장하고, 각 다이나막 램의 외부 핀(Pin)들을 공통 버스(Bus)를 통해 접속하여, 번-인 테스터(Burn-in Tester)로서 테스트를 실행한다. 이렇게 하여 상기 동작을 일정시간 지속한 뒤, 정상 전압에서 다이나믹 램의 기능인 리이드(Read) 및 라이트(Write)를 수행하여 반도체 메모리 장치의 패스(Pass)/페일(Fail)을 가려낸다.

제1도는 종래기술에 따른 메모리 어레이 제어회로의 구성블럭도이다. 제1도를 참조하면, 일반적인 로우 및 컬럼어드레스(Row Address, Column Address: 이하 통틀어 ADDR 이라 표기함)와 상보로우어드레스스트로우브신호 RASB 및 상보컬럼어드레스스트로우브신호 CASB를 외부 제어신호로 입력하여, 각각 로우어드레스 버퍼 30, 컬럼어드레스 버퍼 50들이 다이나믹 램에 가해지는 상기 각 외부 제어신호를 인버팅(inverting)하고 씨모오스(Complementary Metal Oxide Semiconductor: CMOS) 레벨(Level)로 전환시키는 역할을 한다. 로우어드레스스트로우브신호 제어신호 PIR을 입력으로 하고 센싱 인에이블 신호(Sensing Enable Signal) PIS를 출력으로 하는 제1지연회로 20은 상기 신호 WL의 발생 후 메모리내의 센스앰프(Sense Amplifier)를 동작 시키기 위한 회로이다. 상기 신호 PIS를 입력으로 받고 컬럼어드레스 제어신호 PICOL을 출력으로 하는 제2지연회로 25는 센스 앰프가 일정시간 동작 후, 메모리 쎌 데이터(Memory Cell Data)가 일정 레벨로 센싱(Sensing)된 후 컬럼선택라인 CLS(Column Selet Line)을 인에이블(Enable)시키기 위한 회로이다. 그리고 카스 비포어 라스 검출회로(CAS Before RAS Detector: 이하 CBR 검출회로) 10은 리프레쉬(Refresh)를 위해 상기 상보로우어드레스스트로우브신호 RASB의 폴링(Falling)보다 상보컬럼어드레스스트로우브신호 CASB의 폴링(Falling)이 먼저 액티브(Active)되었을때는 검출한다. 이러한 상기 CBR 모드(Mode)인 경우, 신호 RFHB가 논리로우로 액티브되어 리프레쉬 카운터(Refresh Counter) 15를 구동하고, 이에 따라 멀티플렉서 35는 상기 신호 RFHB에 의해 제어되어 외부 어드레스 ADDR 대신 리프레쉬 카운터 15에 의해 생성된 신호 RFAi를 로우디코더(Row Decoder) 40으로 보내게 된다. 전술한 일반적인 번-인 테스트 모드(Burn-In Test Mode)는 첫째, 번-인 스트레스가 다이나믹 램의 외부 제어핀(상보로우어드레스스트로우브신호 RASB 입력핀, 어드레스 입력핀등)을 통해 가해지기 때문에 번-인 보드에 실장시 모든 다이나믹 램의 제어핀들을 버스(Bus)에 접속시켜야 하므로, 번-인 보드 구성이 복잡하고, 실장 할수 있는 장치 갯수가 제한되어 시간적인 효율성과 양산성을 저해하게 되는 문제점이 있다. 상기한 문제는 멀티-핀(Multi-pin)을 가진 다이나믹 램의 경우 더욱 심화된다. 둘째, 번-인 테스터에서 제공되는 번-인 타이밍(Timing)의 최소 싸이클 시간(tRC)은 다수개의 다이나믹 램을 구동해야 하므로 통상 메모리 테스터의 그것보다 느리다(약 1㎲). 그런데 클럭(Clock)에 동기되어 내부 동작이 결정되는 동기 다이나믹 램(Synchronous Dynamic RAM)의 경우, 하나의 워드라인(Word Line)을 구동시키기 위해서 3회 이상의 싸이클(Cycle)이 필요하게 되어 전체 번-인 시간이 길어지게 되는 문제점이 있다.

따라서, 본 발명의 목적은 외부 제어신호의 입력 없이 번-인 전압 인식을 통한 번-인 테스트 회로를 메모리에 내장하여 번-인 테스트의 효율성 및 양산성을 증대시키는 셀프 번-인 테스트 회로를 제공함에 있다.

본 발명의 다른 목적은 번-인 전압을 검출하여 내부 번-인 타이밍을 발생하는 번-인 타이밍 발생회로를 메모리 장치에 내장함으로써 외부 제어신호의 입력이 필요없게 되어 번-인 테스트가 극히 단순해지는 셀프 번-인 테스트 회로를 제공함에 있다.

본 발명의 또다른 목적은 번-인 테스트 회로를 메모리 내부에 장착하여 외부 제어핀의 제한이 줄어드는 셀프 번-인 테스트 회로를 제공함에 있다.

본 발명의 또다른 목적은 번-인 테스트 회로를 메모리 내부에 장착함으로서 외부 제어핀에 연결되는 공통 버스의 증가를 줄여 번-인 보드에 실장시 번-인 보드의 구성이 단순해지게 하는 셀프 번-인 테스트 회로를 제공함에 있다.

본 발명의 또다른 목적은 많은 메모리를 하나의 번-인 보드에 실장 가능케하여 양산성을 향상시켜 메모리 장치의 제조원가를 절감 할 수 있는 셀프 번-인 테스트 회로를 제공함에 있다.

본 발명의 또다른 목적은 메모리 내부 발진회로의 주기를 조정할 수 있어 번-인 테스트 시간의 단축이 쉽게 가능하고, 아울러 번-인 테스터의 제작도 단순화 할 수 있는 셀프 번-인 테스트 회로를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상은, 다수개의 메모리 쎌과, 상기 메모리 쎌의 각각에 연결되는 워드라인과, 상기 워드라인을 선택하기 위한 로우디코더와, 상기 워드라인에 수직방향으로 상기 메모리 쎌의 각각에 연결되는 비트라인과, 상기 비트라인을 선택하기 위한 컬럼디코도와, 리프레쉬 상태를 검출하기 위한 카스 비포어 라스 모드의 카스 비포어 라스 검출회로 및 리프레쉬 카운터를 가지고 번-인 전압으로 상기 메모리 쎌에 스트레스를 가하여 결함 쎌을 검출하는 번-인 테스트 모드로서 테스트 동작을 하는 반도체 메모리 장치에 있어서, 내부전원전압을 입력으로 하여 상기 번-인 전압을 검출시 번-인 전압 검출신호를 액티브 시키기 위한 번-인 전압 검출회로와, 상기 번-인 전압 검출회로의 출력단자에 입력단자가 접속되며 상기 번-인 전압 검출신호를 입력으로 하여 이 신호를 일정주기로 싸이클링하기 위한 발진회로와, 상기 발진회로의 출력단자에 입력단자가 접속되어 상기 발진회로의 출력신호를 입력주기로 하여 제1 및 제2번-인 타이밍 제어신호를 발생시키는 번-인 타이밍 발생회로와, 상기 번-인 타이밍 발생회로의 출력단자에 입력단자가 접속되어 상기 번-인 전압 검출신호의 액티브시 상기 제1번-인 타이밍 제어신호에 의해 제어되고 버퍼링된 상보로우어드레스스트로우브신호를 입력으로 하여 멀티플레싱하는 제1멀티플렉서와, 상기 제1멀티플렉서의 출력 단자에 입력단자가 접속되고 또한 외부어드레스에 응답하여 버퍼링된 로우어드레스신호를 출력하는 로우어드레스 버퍼와, 상기 로우어드레스 버퍼의 출력단자에 입력단자가 접속되며 상기 카스 비포어 라스 검출회로의 출력신호에 의해 제어되어 상기 로우어드레스와 상기 제1멀티플렉서의 소정시간 지연된 출력신호에 응답하여 상기 로우디코더로 멀티플레싱한 출력신호를 출력하기 위한 제2멀티플렉서와, 상기 번-인 타이밍 발생회로의 출력단자에 입력단자가 접속되어 상기 번-인 전압 검출신호의 액티브시 상기 제2번-인 타이밍 제어신호에 의해 제어되고 버퍼링된 상보컬럼어드레스스트로신호를 입력으로 하여 멀티플렉싱하는 제3멀티플렉서와, 상기 제3멀티플렉서의 출력단자에 입력단자가 접속되고 또한 외부어드레스에 응답하여 버퍼링된 컬럼어드레스신호를 상기 컬럼디코더로 출력하는 컬럼어드레스 버퍼를 메모리 내부에 가지는 셀프 번-인 테스트 회로를 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면 제2도, 제3도, 제4도, 제5도를 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 메모리 어레이 제어회로의 구성블럭도이다. 제2도를 참조하면, 번-인 전압 검출회로(Burn-In Voltage Detector) 5는 평상시 3V의 내부전원전압 VDD 레벨이 번-인 전압 레벨이 되면 번-인 전압검출신호 BIMODE를 액티브시키는 일종의 전압 레벨 검출회로이다. 발진회로 10은 상기 신호 BIMODE가 액티브가 될 때 동작하는 오실레이터(Oscillator)로서 번-인 테스트 모드 동안 일정 타이밍(Timing) 주기로 발진하게 된다. 번-인 타이밍 발생회로(Burn-In Timing Generator) 15는 상기 발진회로 10의 출력을 입력받아 번-인 테스트를 위한 내부신호 예를들면 제1번-인 타밍 제어신호 BPIR 및 제2번-인 타이밍 제어신호 BPIC를 발생시킨다. 상기 제1도에서 멀티플렉서 35 예를들면, 제2도에서의 제2멀티플렉서에 또다른 2개의 멀티플렉서(Multiplexer : MUX) 예를들면 제1멀티플렉서 25 및 제3멀티플렉서 80이 추가되었는데, 이는 번-인 테스트 모드시 외부신호 RASB, CASB 대신 내부신호인 번-인 로우어드레스 제어신호 예를들면, 제1번-인 타이밍 제어신호 BPIR 및 번-인 컬럼어드레스 제어신호 예를들면, 제2번-인 타이밍 제어신호 BPIC 로 다아나믹 램 어드레스 제어 블록(DRAM Array Control Block)을 제어하기 위함이다.

제3도는 본 발명에 따른 번-인 전압 검출회로의 구체적인 회로도이다. 제3도를 참조하면, 구성은 외부전원전압 VCC 단자 1과 접지전압 VSS 단자 2사이에 접속된 피모오스 트랜지스터(PMOS Transisor) 10, 20 및 엔모오스 트랜지스터(NMOS Transistor) 30, 40, 50으로 이루어진 통산적인 차동증폭기 100으로 구성되어 있다. 동작을 살펴보면, 상기 차동증폭기 100의 제1입력은 엔모오스 트랜지스터 40, 50에 인가되는데 번-인 전압과 관계없이 항상 일정 레벨을 유지하는 기준전압 Vref에서 제공되고, 제2입력은 내부 전원전압 Vdd를 저항 15, 저항 25에 의해 전압 분배된 제1노드 N1에 걸리는 전압 Vd0에 의해 제공된다. 상기 저항 15와 저항 25의 비율(Ratio)을 적당히 선택하여 번-인 전압에서, 상기 전압 Vd0이 기준전압 Vref보다 높은 전압 레벨이 되도록 하면 상기 차동증폭기 100의 엔모오스 트랜지스터 30이 제2노드 N2에 걸리는 전압 Vd1을 논리로우(Low)레벨로 만들고, 이에 의해 제3노드 N3에 걸리는 전압 Vd2가 논리하이(High)레벨이 되어 버퍼(Buffer)인 인버터 5, 3을 거쳐 출력신호 BIMODE가 논리하이로 액티브된다. 따라서, 번-인 전압 검출이 이루어진다.

제4도는 본 발명에 따른 번-인 타이밍 발생회로의 구체적인 회로도이다. 구성은 발진회로의 출력신호 OSC가 첫 번째 디이-플립플롭 D1의 클럭 CLK 단자에 클럭으로 입력이 되고 또한 상기 제3도의 번-인 전압 검출회로의 상기 신호 BIMODE를 각각에 입력이 되는 디이-플립플롭(D-Flip Flop) D1, D2, D3가 순차적으로 직렬연결되고, 디이-플립플롭 D4의 클럭 CLK 입력단자에 상기 D1의 출력 Q 단자가 연결된다. 또한 상기 디이-플립플롭 D1의 출력 Q 단자는 상기 D2의 클럭 CLK 입력단자에 접속되고 순차적으로 각각 다음 디이-플립플롭에도 역시 상기 D1 및 D2의 연결관계가 이루어진다. 디이-플립플롭(D-Flip Flop) D1, D2, D3, D4는 토글(Toggle)형 플립플롭(Flip-Flop)으로 구성되어 상기 클럭 CLK 입력으로서 네거티브(Negative)형의 디이-플립플롭 D1, D2, D3와 포지티브(Positive)형의 디이-플립플롭 D4에 각각 토글한다. 상기 디이-플립플롭 D1, D2, D3 각각에 입력되는 상기 신호 BIMODE가 논리로우일 경우 상기 Q 출력을 논리로우로 리세트(Reset)되고, 상기 디이-플립플롭 D4는 세트(Set)된다. 후술될 제5도를 통하여 본 발명에 따른 상기 제2도와 제4도의 동작을 설명 하겠다.

제5도는 본 발명에 따른 셀프 번-인 테스트 회로의 동작 타이밍도이다. 제5도를 참조하여 상기 제2도와 제4도의 동작을 설명한다. 번-인 전압이 메모리 장치내로 인가되면, 상기 제2도의 번-인 전압 검출회로 5가 상기 신호 BIMODE를 논리하이상태로 출력하고, 이에 따라 상기 신호 BIMODE가 논리하이가 되면 발진회로 10이 발진하게 된다. 상기 발진회로 10의 네거티브 에지(Negative Edge)에 트리거(trigger)되어 제4도의 디이-플립플롭 D1의 출력 Q1은 논리로우상태부터 토글링(Toggling)하게 되고 주기는 발진회로의 출력신호 OSC의 1/2이다. 상기 출력신호 Q1의 네거티브 에지(Negative Edge)에 트리거되어 상기 제4도의 디이-플립플롭 D2의 출력신호 Q2가 트리거하고, 포지티브 에지(Positive Edge)에 트리거되어 상기 신호 BPIC 가 논리하이에서부터 토글링하게 된다. 상기 디이-플립플롭 D2의 출력신호 Q2와 상기 신호 BPIC의 주기는 디이-플립플롭 D1의 출력신호 Q1의 1/2이다. 상기 신호 Q2의 네거티브 에지에 트리거되어 상기 신호 BPIR이 논리로우에서 토글링한다. 상기 신호 BIMODE가 논리하이이므로 상기 제2도의 멀티플렉서 25, 80은 상보로우어드레스스트로우브신호 버퍼인 RASB 버퍼 20의 출력신호 PIRA 및 상보컬럼어드레스스트로우브신호 버퍼인 CASB 버퍼 75의 출력신호 PICA 대신 상기 신호 BPIR, BPIC를 선택하여 각각 신호 PIR, PIC를 출력한다. 상기 제5도의 동작 타이밍에서 보듯이 상기 신호 BPIR 및 BPIC는 카스 비포어 라스 리프레쉬(CBR Refresh)시의 내부 타이밍과 같으므로 상기 제4도의 카스 비포어 라스 검출회로(CBR Detector) 30의 출력신호 RFHB가 논리로우로 액티브되어 리프레쉬 동작을 시켜 메모리 쎌에 스트레스(Stress)를 가할수 있게된다. 스트레스를 받을 상기 모오스 트랜지스터의 게이트신호 WL에 대한 어드레스는 상기 제2도의 리프레쉬 카운터 35에 의해 제공된다. 상기 신호 BIMODE는 번-인 전압이 유지되는 한 논리하이상태를 유지하므로, 발지회로의 출력신호 OSC도 계속적으로 발진하게되어 결과적으로 모든 상기 신호 WL에 대해 스트레스를 가할수 있어 번-인 테스트 모드를 수행할 수 있게 된다.

상술한 바와같이 본 발명에서는 번-인 전압을 검출하여 내부 번-인 타이밍을 발생하는 회로를 메모리 장치에 내장함으로써, 외부 제어신호의 입력이 필요없게되어 번-인 테스트가 극히 단순해지고, 번-인 보드의 구성도 단순해져, 많은 메모리 소자를 하나의 번-인 보드에 실장 가능하여 양산성을 향상시켜 메모리 장치의 제조원가를 절감할 수 있는 효과가 있다.

또한, 내부 발진회로의 주기를 조정할 수 있어 번-인 테스트 시간의 단축이 쉽게 가능하고, 아울러 번-인 테스터의 제작도 단순화 할 수 있는 효과가 있다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (9)

1. 다수개의 메모리 쎌과, 상기 메모리 쎌의 각각에 연결되는 워드라인과, 상기 워드라인을 선택하기 위한 로우디코더와, 상기 워드라인에 수직방향으로 상기 메모리 쎌의 각각에 연결되는 비트라인과, 상기 비트라인을 선택하기 위한 컬럼디코더와, 리프레쉬 상태를 검출하기 위한 카스 비포어 라스 모드의 카스 비포어 라스 검출회로 및 리프레쉬 카운터를 가지고 번-인 전압으로 상기 메모리 쎌에 스트레스를 가하여 결함 쎌을 검출하는 번-인 테스트 모드로서 테스트 동작을 하는 반도체 메모리 장치에 있어서, 내부전원전압을 입력으로 하여 상기 번-인 전압을 검출시 번-인 전압 검출신호를 액티브 시키기 위한 번-인 전압 검출회로와, 상기 번-인 전압 검출회로의 출력단자에 입력단자가 접속되며 상기 번-인 전압 검출신호를 입력으로 하여 이 신호를 일정주기로 싸이클링하기 위한 발진회로와, 상기 발진회로의 출력단자에 입력단자가 접속되어 상기 발진회로의 출력신호를 입력주기로 하여 제1 및 제2번-인 타이밍 제어신호를 발생시키는 번-인 타이밍 발생회로와, 상기 번-인 타이밍 발생회로의 출력단자에 입력단자가 접속되어 상기 번-인 전압 검출신호의 액티브시 상기 제1번-인 타이밍 제어신호에 의해 제어되고 버퍼링된 상보로우어드레스스트로우브신호를 입력으로 하여 멀티플렉싱하는 제1멀티플렉서와, 상기 제1멀티플렉서의 출력 단자에 입력단자가 접속되고 또한 외부어드레스에 응답하여 버퍼링된 로우어드레스신호를 출력하는 로우어드레스 버퍼와, 상기 로우어드레스 버퍼의 출력단자에 입력단자가 접속되며 상기 카스 비포어 라스 검출회로의 출력신호에 의해 제어되어 상기 로우어드레스와 상기 제1멀티플렉서의 소정시간 지연된 출력신호에 응답하여 상기 로우디코더로 멀티플레싱한 출력신호를 출력하기 위한 제2멀티플렉서와, 상기 번-인 타이밍 발생회로의 출력단자에 입력단자가 접속되어 상기 번-인 전압 검출신호의 액티브시 상기 제2번-인 타이밍 제어신호에 의해 제어되고 버퍼링된 상보컬럼어드레스스트로신호를 입력으로 하여 멀티플렉싱하는 제3멀티플렉서와, 상기 제3멀티플렉서의 출력단자에 입력단자가 접속되고 또한 외부어드레스에 응답하여 버퍼링된 컬럼어드레스신호를 상기 컬럼디코더로 출력하는 컬럼어드레스 버퍼를 메모리 내부에 가지는 셀프 번-인 테스트 회로를 구비함을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 번-인 전압 검출회로가 차동증폭기 형태로 구성됨을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 번-인 전압 검출회로가 전압 또는 주파수를 검출함을 특징으로 하는 반도체 메모리 장치.
4. 제1항에 있어서, 상기 발진회로가 상기 출력신호의 주기를 조절할 수 있음을 특징으로 하는 반도체 메모리 장치.
5. 제1항에 있어서, 상기 번-인 타이밍 발생회로가 다수개의 디이-플립플롭형태로 구성됨을 특징으로 하는 반도체 메모리 장치.
6. 제1항에 있어서, 상기 번-인 타이밍 발생회로의 제1번-인 타이밍 제어신호가 버퍼링된 상기 상보로우어드레스스트로우브신호의 타이밍을 제어함을 특징으로 하는 반도체 메모리 장치.
7. 제1항에 있어서, 상기 번-인 타이밍 발생회로의 제2번-인 타이밍 제어신호가 버퍼링된 상기 상보컬럼어드레스스트로우브신호의 타이밍을 제어함을 특징으로 하는 반도체 메모리 장치.
8. 제1항에 있어서, 상기 번-인 타이밍 발생회로가 카스 비포어 라스 타이밍을 가지며, 상기 로우어드레스 및 컬럼어드레스를 상기 카스 비포어 라스 모드의 리프레쉬 카운터로부터 공급하도록함을 특징으로 하는 반도체 메모리 장치.
9. 제1항에 있어서, 상기 번-인 타이밍 발생회로가 상기 번-인 타이밍 발생회로의 출력을 상기 메모리의 내부로 전송하여, 상기 외부어드레스가 직접 메모리내부로 전달되지 않도록 함을 특징으로 하는 반도체 메모리 장치.