JP6705604B2 - フラッシュメモリデバイスをリフレッシュする方法および装置 - Google Patents
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Description
Claims (16)
- フラッシュメモリデバイスをリフレッシュする方法であって、
ストレージコントローラが第1のデータを第1のフラッシュメモリブロックから読み出して前記第1のデータのビットエラーレートを決定する段階と、
前記ビットエラーレートが予め設定されたしきい値より高い場合、前記ストレージコントローラが前記第1のフラッシュメモリブロックの消去サイクルの数にしたがって前記第1のフラッシュメモリブロックのリフレッシュサイクルを決定する段階と、
前記リフレッシュサイクルにしたがって前記ストレージコントローラが前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行する段階と
を備え、
前記リフレッシュサイクルにしたがって前記ストレージコントローラが前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行する段階は、
前記第1のフラッシュメモリブロックにおける任意の有効ページのデータの格納時間が前記リフレッシュサイクルに到達する場合に、前記ストレージコントローラが前記第1のフラッシュメモリブロックに対して前記リフレッシュ処理を実行する段階
を有する、方法。 - 前記ストレージコントローラが第1のデータを第1のフラッシュメモリブロックから読み出して前記第1のデータのビットエラーレートを決定する段階は、
前記ストレージコントローラが前記第1のフラッシュメモリブロックから前記第1のデータを読み出して、エラー訂正符号を利用して前記第1のデータをデコードして第2のデータを取得する段階と、
前記ストレージコントローラが前記第1のデータおよび前記第2のデータにしたがって前記第1のデータの前記ビットエラーレートを決定する段階と
を有する、請求項1に記載の方法。 - 前記ストレージコントローラが前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行する段階は、
前記ストレージコントローラが前記第1のフラッシュメモリブロックから第3のデータを読み出す段階と、
前記ストレージコントローラがエラー訂正符号を利用して前記第3のデータをデコードして第4のデータを取得する段階と、
前記ストレージコントローラが前記フラッシュメモリデバイスから第2のフラッシュメモリブロックを選択して、前記第4のデータを前記第2のフラッシュメモリブロックに書き込む段階と
を有する、請求項1または2に記載の方法。 - 前記ストレージコントローラが前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行する段階は、
前記ストレージコントローラが前記第1のフラッシュメモリブロックから第3のデータを読み出す段階と、
前記ストレージコントローラがエラー訂正符号を利用して前記第3のデータをデコードして、第4のデータを取得する段階と、
前記ストレージコントローラが、前記第4のデータにしたがって、前記第1のフラッシュメモリブロックのフラッシュセルの浮遊ゲートに対して電荷を補完する段階と
を有する、請求項1または2に記載の方法。 - 前記方法は、
前記ストレージコントローラが書き込みアクセス要求を受信する段階と、
フラッシュメモリブロックのリフレッシュサイクルにしたがって前記ストレージコントローラが第3のフラッシュメモリブロックを決定して、前記書き込みアクセス要求の書き込み予定データを前記第3のフラッシュメモリブロックに書き込む段階と
をさらに備え、
前記第3のフラッシュメモリブロックは、利用可能なフラッシュメモリブロックのうちリフレッシュサイクルが最も長いフラッシュメモリブロックである
請求項1から4のいずれか一項に記載の方法。 - 前記方法は、
前記ストレージコントローラが書き込みアクセス要求を受信する段階と、
前記書き込みアクセス要求の書き込み予定データの予想格納時間にしたがって、前記ストレージコントローラが第4のフラッシュメモリブロックを決定して、前記書き込み予定データを前記第4のフラッシュメモリブロックに書き込む段階と
さらに備え、
前記第4のフラッシュメモリブロックのリフレッシュサイクルと、前記書き込み予定データの前記予想格納時間との間には、負の相関関係がある
請求項1から4のいずれか一項に記載の方法。 - プロセッサ、メモリおよびバスを備えるストレージコントローラであって、
前記メモリは、実行命令を格納し、前記プロセッサおよび前記メモリは、前記バスを利用して接続されており、前記ストレージコントローラが動作する場合、前記プロセッサが前記メモリに格納されている前記実行命令を実行することにより、前記ストレージコントローラは、請求項1から6のいずれか一項に記載の方法を実行する、
ストレージコントローラ。 - フラッシュメモリデバイスをリフレッシュする装置であって、
第1のフラッシュメモリブロックから第1のデータを読み出して前記第1のデータのビットエラーレートを決定する読出部と、
前記ビットエラーレートが予め設定されたしきい値より高い場合、前記第1のフラッシュメモリブロックの消去サイクルの数にしたがって前記第1のフラッシュメモリブロックのリフレッシュサイクルを決定する決定部と、
前記リフレッシュサイクルにしたがって前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行するリフレッシュ部と
を備え、
前記リフレッシュ部が前記リフレッシュサイクルにしたがって前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行することは、
前記リフレッシュ部が、前記第1のフラッシュメモリブロックにおける任意の有効ページのデータの格納時間が前記リフレッシュサイクルに到達する場合に、前記第1のフラッシュメモリブロックに対して前記リフレッシュ処理を実行することを含む、装置。 - 前記読出部は具体的には、
前記第1のフラッシュメモリブロックから前記第1のデータを読み出して、エラー訂正符号を利用して前記第1のデータをデコードして第2のデータを取得し、
前記第1のデータおよび前記第2のデータにしたがって前記第1のデータの前記ビットエラーレートを決定する
請求項8に記載の装置。 - 前記装置はさらに、書込部を備え、
前記リフレッシュ部が前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行することは、
前記リフレッシュ部が、前記第1のフラッシュメモリブロックから第3のデータを読み出すよう前記読出部を制御して、エラー訂正符号を利用して前記第3のデータをデコードして第4のデータを取得するよう前記読出部を制御することと、
前記リフレッシュ部が、前記フラッシュメモリデバイスから第2のフラッシュメモリブロックを選択するよう前記書込部を制御して、前記第4のデータを前記第2のフラッシュメモリブロックに書き込むよう前記書込部を制御することと
を含む、請求項8または9に記載の装置。 - 前記装置はさらに書込部を備え、
前記リフレッシュ部が前記第1のフラッシュメモリブロックに対してリフレッシュ処理を実行することは、
前記リフレッシュ部が、前記第1のフラッシュメモリブロックから第3のデータを読み出すよう前記読出部を制御して、エラー訂正符号を利用して前記第3のデータをデコードして第4のデータを取得するよう前記読出部を制御することと、
前記リフレッシュ部が、前記第4のデータにしたがって前記第1のフラッシュメモリブロックのフラッシュセルの浮遊ゲートに電荷を追加するよう前記書込部を制御することと
を含む、請求項8または9に記載の装置。 - 前記装置はさらに、受信部および書込部を備え、
前記受信部は、書き込みアクセス要求を受信し、
前記書込部は、フラッシュメモリブロックのリフレッシュサイクルにしたがって第3のフラッシュメモリブロックを決定し、前記書き込みアクセス要求の書き込み予定データを前記第3のフラッシュメモリブロックに書き込み、前記第3のフラッシュメモリブロックは、利用可能なフラッシュメモリブロックのうちリフレッシュサイクルが最も長いフラッシュメモリブロックである
請求項8から11のいずれか一項に記載の装置。 - 前記装置はさらに、受信部および書込部を備え、
前記受信部は、書き込みアクセス要求を受信し、
前記書込部は、前記書き込みアクセス要求の書き込み予定データの予想格納時間にしたがって第4のフラッシュメモリブロックを決定し、前記書き込み予定データを前記第4のフラッシュメモリブロックに書き込み、前記第4のフラッシュメモリブロックのリフレッシュサイクルと、前記書き込み予定データの前記予想格納時間との間には、負の相関関係がある
請求項8から11のいずれか一項に記載の装置。 - フラッシュメモリデバイスであって、前記フラッシュメモリデバイスは、フラッシュメモリアレイと請求項8から13のいずれか一項に記載の装置とを備え、前記フラッシュメモリアレイは、データを格納し、前記装置は、前記フラッシュメモリアレイにおけるフラッシュメモリブロックに対してリフレッシュ処理を実行する、フラッシュメモリデバイス。
- 請求項1から6のいずれか一項に記載の方法をコンピュータに実行させるコンピュータプログラム。
- 請求項15に記載のコンピュータプログラムを格納しているコンピュータ可読格納媒体。
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